DE19857838A1 - Aktives CMOS-Pixel mit Speicher für Bilderzeugungssensoren - Google Patents

Abstract

Eine Bilderzeugungsvorrichtung und ein Verfahren zum Erfassen und Speichern eines Bilds in digitaler Form innerhalb eines photoempfindlichen Bereichs der Vorrichtung umfassen das Integrieren eines Arrays von Speicherzellen innerhalb jedes Pixels des photoempfindlichen Bereichs. Vorzugsweise sind die Speicherzellen Doppeltorspeicherzellen, derart, daß Schreiboperationen auf eine parallele Art und Weise durchgeführt werden können, während Leseoperationen auf eine serielle Art und Weise durchgeführt werden. Bei dem bevorzugten Ausführungsbeispiel enthält jedes Array eine ausreichende Anzahl von Speicherzellen, um zwei digitale Worte zu speichern, die ein Photosignal und ein Bezugssignal darstellen. Ein Komparator innerhalb jedes Pixels, der im Gleichklang mit einem Zähler und einem Sägezahngenerator betrieben wird, erfaßt das Photosignal und das Bezugssignal in digitaler Form. Der Entwurf der Bilderzeugungsvorrichtung ermöglicht es jedem Pixel in dem photoempfindlichen Bereich, die Signale auf eine parallele Art und Weise zu erfassen und zu speichern.

Description

Diese Erfindung bezieht sich allgemein auf Bilderzeugungs­ sensoren und insbesondere auf einen Bilderzeugungssensor un­ ter Verwendung von aktiven CMOS-Pixeln.

Festkörperbilderzeugungssensoren werden in Teleskopen, di­ gitalen Kameras, Faximilegeräten, Scannern und anderen Bild­ erzeugungsgeräten verwendet. Ein Bilderzeugungssensor erfaßt ein Bild durch Umwandeln von einfallendem Licht, das von dem Bild reflektiert wird, in elektrische Signale in einer ana­ logen Form. Ein typischer Bilderzeugungssensor weist ein Array von "Pixeln" oder diskreten Regionen auf, wobei jedes Pixel ein lichtempfindliches Element enthält. Jedes licht­ empfindliche Element erzeugt ein elektrisches Signal, das proportional zu der Intensität des einfallenden Lichts auf dieses Pixel ist. Die elektrischen Signale von allen Pixeln werden in eine digitale Form umgewandelt und in dem Speicher gespeichert. Die digitalisierten Bilddaten können dann auf einem Monitor angezeigt werden, auf ein Papierblatt gedruckt werden oder für Informationen, die die Eigenschaften des Bilds betreffen, analysiert werden.

Herkömmliche Bilderzeugungsvorrichtungen verwenden in Bild­ erzeugungssensoren allgemein "ladungsgekoppelte Bauelemente" (CCD; CCD = Charge Coupled Device). Ein CCD nutzt die Eigen­ schaften eines Metalloxidhalbleiters (MOS), um einen Kon­ densator an jedem der Pixel desselben zu erzeugen. Der Kon­ densator in einem CCD kann elektrische Ladung ansammeln, die durch das einfallende Licht erzeugt wird. Die angesammelte elektrische Ladung wird dann als ein elektrisches Signal zu einer außerhalb des Chips befindlichen Schaltungsanordnung übertragen, wie z. B. einem Analog-zu-Digital-Wandler (ADC; ADC = Analog-to-Digital Converter) und einem Speicher.

Obwohl CCDs viele Stärken besitzen, einschließlich der hohen Empfindlichkeit, weisen CCDs ebenfalls eine Anzahl von Nach­ teilen auf. Ein wesentlicher Nachteil besteht darin, daß CCDs eine wesentliche Leistungsmenge für äußere Steuersig­ nale und große Taktausschläge erfordern. Ein weiterer wesentlicher Nachteil besteht darin, daß eine Integration von elektronischen Bauelementen auf dem Chip in CCDs sehr schwer herzustellen ist. Zusätzlich erfordern CCDs ein spezialisiertes Herstellungsverarbeiten, das teuerer als die herkömmliche MOS-Herstellung ist.

Aufgrund der Schwächen von CCDs wurde ein weiterer Bilder­ zeugungssensortyp entwickelt. Diese Bilderzeugungssensoren sind als aktive Pixelsensoren (APS) bekannt. Im Gegensatz zu CCDs verwenden APS eine komplementäre Hauptstrom-Metall- Oxid-Halbleiter- (CMOS-) Technologie zur Herstellung. Zu­ sätzlich bringen APS leichter eine auf dem Chip befindliche Schaltungsanordnung zusammen mit den lichtempfindlichen Elementen, wie z. B. auf dem Chip befindliche Pixelverstär­ ker, Takt- und Steuer-Schaltungen, Multiplexer und ADC, unter. APS erfordern ferner wesentlich weniger Leistung, um betrieben zu werden.

Das U.S.-Patent Nr. 5,461,425 an Fowler u. a. (im folgenden Fowler) mit dem Titel "CMOS Imaging Sensor with Pixel Level A/D Conversion" beschreibt einen Bilderzeugungssensor mit einer auf dem Pixel befindlichen ADC-Schaltungsanordnung auf einem einzigen Halbleiterchip. Der Bilderzeugungssensor von Fowler weist einen Array von Pixeln auf, wobei jedes Pixel einen Phototransistor und einen ADC (Analog-to-Digital-Con­ verter) umfaßt. Das analoge Signal, das durch den Phototran­ sistor erzeugt wird, wird in einen seriellen Strom von Bits von digitalen Daten durch den auf dem Pixel befindlichen ADC umgewandelt. Die digitalen Daten werden dann gefiltert und in einem äußeren Speicher gespeichert. Der sich auf dem Pixel befindliche ADC wird derart beschrieben, daß derselbe den Vorteil des Minimierens von parasitären Effekten und von Verzerrungen, die durch das niedrige Signal-zu-Rausch-Ver­ hältnis bewirkt werden, aufweist.

Ein weiterer interessierender Bilderzeugungssensor ist in dem U.S.-Patent Nr. 5,665,959 an Fossum u. a. (im folgenden Fossum) mit dem Titel "Solid-State Image Sensor with Focal- Plane Digital Photon-Counting Pixel Array" beschrieben. Der Bilderzeugungssensor von Fossum umfaßt einen oberen Halb­ leiterchip, der mit einem unteren Halbleiterchip "über Höcker verbunden" ist. Der obere Halbleiterchip umfaßt Pho­ todetektordioden mit entsprechenden Einheitszellen, wobei jede Einheitszelle eine Pufferverstärkerschaltungsanordnung enthält. Der untere Halbleiterchip umfaßt digitale Zähler und kann ferner eine Sammelvorrichtung (Pufferspeicher) um­ fassen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte, kompakte Bilderzeugungsvorrichtung und ein verbessertes Verfahren zum Erfassen, Digitalisieren und Speichern eines Bilds unter Verwendung eines Bildsensors zu schaffen.

Diese Aufgabe wird durch eine Bilderzeugungsvorrichtung gemäß Anspruch 1 und ein Verfahren zum Erfassen, Digitali­ sieren und Speichern eines Bilds unter Verwendung eines Bildsensors gemäß Anspruch 6 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß dieselbe einen Bilderzeugungssensor mit einer auf dem Chip befindlichen Schaltungsanordnung aufweist, die kompakt ist und eine Signalmanipulation ermöglicht.

Eine Bilderzeugungsvorrichtung und ein Verfahren zum Er­ fassen und Speichern eines Bilds in digitaler Form innerhalb eines photoempfindlichen Bereichs umfassen das Integrieren eines Arrays von Speicherzellen innerhalb jedes Pixels des photoempfindlichen Bereichs. Bei dem bevorzugten Ausfüh­ rungsbeispiel sind die Arrays auf einer monolithischen Struktur gebildet, und jedes Array enthält eine ausreichende Anzahl an Speicherzellen, um ein digitales 8-Bit-Wort oder mehr zu speichern, das die Intensität des einfallenden Lichts darstellt, das von dem Bild reflektiert wird. Bei dem bevorzugteren Ausführungsbeispiel weist das Array die Kapa­ zität auf, um ein zusätzliches digitales 8-Bit-Wort oder mehr zu speichern. Das zusätzliche Wort könnte ein Bezugs­ signal darstellen, das für eine Aufhebung eines Rauschens, das ein festes Muster aufweist, verwendet werden kann. Vor­ zugsweise sind die Speicherzellen innerhalb jedes Pixels Doppeltorspeicherzellen, die auf einem Halbleiterchip her­ gestellt sind. Die Doppeltorspeicherzellen ermöglichen un­ abhängige Schreib- und Lese-Operationen. Beispielsweise können bei einem einzigen Pixel die Schreiboperationen für alle Speicherzellen gleichzeitig (d. h. auf eine parallele Art und Weise) durchgeführt werden, während die Leseopera­ tionen auf eine serielle Art und Weise durchgeführt werden können.

Jede doppeltorige Speicherzelle kann eine Zelle eines dyna­ mischen Direktzugriffsspeichers (DRAM; DRAM = Dynamic Random Access Memory) sein, die durch ein Schreibtor, ein Speicher­ element und ein seriengeschaltetes Lesetor gebildet ist. Die doppeltorige Speicherzelle kann durch eine Serienschaltung von vier Elementen, wie z. B. vier Transistoren, gebildet sein. Alternativ kann die doppeltorige Speicherzelle durch eine Serienschaltung von drei Bauelementen und einem Konden­ sator, wie z. B. drei Transistoren und ein planarer, ein gestapelter oder ein Grabenkondensator, gebildet sein. Bei dem Ausführungsbeispiel mit vier Transistoren wirkt ein Transistor als ein Kondensator, um eine Ladung zu speichern, die den Wert eines Bits der Pixeldaten anzeigt. Auf einer Seite der Speichervorrichtung befindet sich ein Schreibzu­ griffselement, das während einer Schreiboperation manipu­ liert wird, um die Speichervorrichtung mit einer Schreib­ bitleitung zu verbinden, von der die digitalen Wortdaten empfangen werden. Mit der gleichen Speichervorrichtung sind zwei seriengeschaltete Lesevorrichtungen, die getrennt ge­ steuert sind, um Daten in eine lokale Lesebitleitung zu lesen, verbunden. Die seriengeschalteten Lesevorrichtungen wirken als ein lokaler Lesedecodierer. Das Bit des digitalen Worts innerhalb der Speichervorrichtung wird lediglich ge­ lesen, wenn beide Lesevorrichtungen leitend sind. Die Konfi­ guration der Doppeltorspeicherzelle bringt unabhängige Lese- und Schreib-Operationen unter.

Außerdem enthält jedes Pixel ein auf dem Chip befindliches photoempfindliches Element, wie z. B. eine Photodiode. Vor­ zugsweise bestehen die Photodioden aus Alpha-Silizium oder einem Kohlenstoffpolymertyp. Bei dem bevorzugten Ausfüh­ rungsbeispiel werden die Photodioden dazu verwendet, um so­ wohl Photosignale als auch Bezugssignale zu erzeugen, die dunkle Rahmen darstellen, die für die Aufhebung von Rauschen, das ein festes Muster aufweist, verwendet werden.

Ferner ist in jedem Pixel ein auf dem Chip befindlicher Kom­ parator umfaßt, der teilweise für eine Analog-Zu-Digital-(A/D-)­ Wandlungsoperation verwendet wird. Der Komparator wird mit einem A/D-Bezugssignal von einer auf dem Chip be­ findlichen Peripherieschaltungsanordnung gespeist. Bei dem bevorzugten Ausführungsbeispiel ist das A/D-Bezugssignal ein Sägezahnsignal von einem Sägezahngenerator, der ein Teil der auf dem Chip befindlichen Peripherieschaltungsanordnung für die Pixel ist. Der Komparator wird im Gleichklang mit dem Sägezahngenerator und einem Zähler betrieben, der ebenfalls ein Teil der Peripherieschaltungsanordnung ist, um ein digi­ tales Zählwort, das durch den Zähler erzeugt wird, zu er­ fassen und in dem Speicherarray innerhalb jedes Pixels zu speichern. Die Peripherieschaltungsanordnung kann ebenfalls eine Steuer- und Takt-Schaltungsanordnung sowie einen Ver­ stärker, ein Register und eine arithmetische Schaltung für die Rechnungen bezüglich des Rauschens, das ein festes Muster aufweist, umfassen.

Beim Betrieb vergleicht der Komparator in jedem Pixel das Sägezahnsignal mit dem Photosignal, das bei diesem Pixel erzeugt wird. Gleichzeitig beginnt der Zähler das Zählen und Zuführen der Pixel mit dem digitalen Zählwort. Ein Sägezahn­ signal und eine Serie von digitalen Zählworten werden durch alle Pixel in der Matrix der Bilderzeugungsvorrichtung ver­ wendet. Als ein Beispiel könnte das digitale Zählwort für einen Zählwert von 256 acht Bit breit sein. Wenn das Säge­ zahnsignal mit dem Photosignal übereinstimmt, erfaßt der Komparator das letzte digitale Zählwort in einer ersten Reihe von Speicherzellen innerhalb jedes Pixels. Das erfaßte digitale Zählwort stellt ein digitales Photosignalwort oder das Photosignal in einer digitalen Form dar.

Bei dem bevorzugten Ausführungsbeispiel wird die Erfassungs- und -Speicher-Operation ein zweites Mal für das "Doppelab­ tasten" durchgeführt. Das zweite Abtasten betrifft das Er­ zeugen und Umwandeln eines Bezugssignals und das Speichern des Bezugssignals in digitaler Form. Das digitale Bezugs­ signal wird in einer zweiten Reihe von Speicherzellen in jedem Pixel gespeichert.

Ein Vorteil der Erfindung besteht darin, daß das Photosignal in jedem Pixel auf eine parallele Art und Weise erfaßt wird. Dies wird unter Verwendung eines Sägezahnsignals und einer Serie von Zählwerten von dem Zähler zusammen mit dem Spei­ cherarray innerhalb jedes Pixels durchgeführt, das ein ge­ samtes digitales Wort speichern kann. Alle Photosignale in dem Pixel werden zum gleichen Zeitpunkt verglichen. Daher wird die A/D-Wandlungsrate für alle Photosignale wesentlich erhöht. Folglich wird die Geschwindigkeit des elektronischen Verschlusses erhöht, da die Verschlußgeschwindigkeit von der Rate der A/D-Wandlung abhängt.

Ein weiterer Vorteil der Erfindung besteht darin, daß die Schwierigkeiten, die typischerweise dem Übertragen eines analogen Signals zu einem digitalen Rahmenpufferspeicher zu­ geordnet sind, durch ein auf dem Chip stattfindendes A/D- Wandeln und ein auf dem Chip stattfindendes Speichern der Bildinformationen innerhalb des Arrays von Pixeln eliminiert werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Diagramm einer dynamischen Doppeltordirektzugriffsspeicherzelle gemäß der Er­ findung;

Fig. 2 ein schematisches Diagramm einer Speicherspalte, die durch zwei dynamische Doppeltordirektzugriffs­ speicherzellen von Fig. 1 gemäß der Erfindung ge­ bildet ist;

Fig. 3 ein schematisches Diagramm eines aktiven CMOS-Pixels mit 16-Bit-Speicher gemäß der Erfindung;

Fig. 4 ein Blockdiagramm eines Bilderzeugungssensors mit einer Matrix von aktiven CMOS-Pixeln gemäß der Erfindung; und

Fig. 5 ein Flußdiagramm eines Verfahrens zum Erfassen und Speichern eines Bilds in digitaler Form gemäß der Erfindung.

Unter Bezugnahme auf Fig. 1 ist eine dynamische Doppeltor­ direktzugriffsspeicher-Zelle (Doppeltor-DRAM-Zelle) 10 zur Verwendung in einem Bilderzeugungssensor mit einer Schreib­ bitleitung 12 und einer Lesebitleitung 14 verbunden gezeigt. Ein Schreibtransistor 16, ein Speichertransistor 18, ein Reihenlesetransistor 20 und ein Spaltenlesetransistor 22 sind seriell geschaltet, was einen Leitungsweg von der Schreibbitleitung 12 zu der Lesebitleitung 14 vorsieht. Die Transistoren 16, 18, 20 und 22 sind als Metalloxidhalblei­ ter-(MOS-)Transistoren gezeigt.

Ein Gate des Schreibtransistors 16 ist mit einer Schreib­ leitung 24 verbunden, während ein Gate des Speichertransis­ tors 18 mit einer Versorgungsspannung (VDD) verbunden ist. Das Gate des Reihenlesetransistors 20 und des Spaltenlese­ transistors 22 sind mit einer Reihenleseleitung 26 bzw. ei­ ner Spaltenleseleitung 28 verbunden.

Um ein Bit von Daten in die Doppeltor-DRAM-Zelle 10 zu schreiben, wird der Speichertransistor 18 anfangs auf eine eingestellte Spannung durch Anlegen der VDD, z. B. 5 Volt, an das Gate des Speichertransistors 18 aufgeladen. Der Spei­ chertransistor 18 wirkt im wesentlichen als ein Kondensator. Das tatsächliche Schreiben der Daten wird durch Adressieren der Schreibleitung 24, "Ein"-Schalten des Schreibtransistors 16 und Empfangen der Bit von Pixeldaten von der Schreiblei­ tung 12 durchgeführt, während der Leitungsweg zu der Lese­ bitleitung 14 durch entweder den Transistor 20 oder den Transistor 22 blockiert ist, wobei jeder derselben durch ein Steuersignal zu der Reihenleseleitung 26 bzw. der Spalten­ leseleitung 28 "aus" geschaltet wird. Abhängig davon, ob die Daten eine "0" oder eine "1" sind, wird sich die Spannung, die in dem Speichertransistor 18 gespeichert ist, auf einen von zwei Pegeln aufladen.

Das Lesen der Daten betrifft das Adressieren von sowohl der Reihenleseleitung 26 als auch der Spaltenleseleitung 28. Das gleichzeitige Adressieren der Leseleitungen 26 und 28 schal­ tet den Reihenlesetransistor 20 und den Spaltenlesetransi­ stor 22 ein, was einen Leitungsweg von dem Speichertransi­ stor 18 zu der Lesebitleitung 14 vorsieht, während der Lei­ tungsweg zu der Schreibbitleitung 12 durch den Transistor 16 blockiert wird, der durch ein Steuersignal zu der Schreib­ leitung 24 "aus"-geschaltet wird.

Die zwei getrennten Wege für die Schreib- und Lese-Operatio­ nen ermöglichen unabhängige Raten und/oder unabhängige Ver­ fahren zum Schreiben und Lesen von Daten zu und von einem Array von Doppeltor-DRAM-Zellen 10. Beispielsweise kann in dem Array von Doppeltor-DRAM-Zellen 10 eine Zellenreihe auf eine parallele Art und Weise geschrieben werden, während die Zellen auf eine serielle Art und Weise zu einem Satz von lokalen Leseleitungen gelesen werden können.

Ein Bilderzeugungssensor gemäß der vorliegenden Erfindung enthält eine Matrix von Pixeln und jedes Pixel umfaßt ein Array von Doppeltor-DRAM-Zellen. Bei dem bevorzugten Aus­ führungsbeispiel enthält das Array genügend Doppeltor-DRAM-Zellen, um alle Bits eines digitalen Photosignals und die Bits eines digitalen Bezugssignals zu speichern. Beispiels­ weise wird, wenn die zwei Signale beide digitale 8-Bit-Worte sind, das Array von Speicherzellen in jedem Pixel sechzehn Doppeltor-DRAM-Zellen aufweisen. Das Bezugssignal könnte einen "dunklen Rahmen" darstellen. Dann kann das Bezugssig­ nal für eine Aufhebung eines Rauschens mit fester Struktur verwendet werden.

Fig. 2 zuwendend wird ein schematisches Diagramm einer Spei­ cherspalte 30, die durch eine Serienschaltung von zwei Doppeltor-DRAM-Zellen von Fig. 1 gebildet ist, dargestellt. Eine obere Doppeltor-DRAM-Zelle 32 ist seriell zu einer unteren Doppeltor-DRAM-Zelle 34 geschaltet. Die DRAM-Zellen 32 und 34 sehen eine Hauptverbindung von einer Zähler­ schreibbitleitung 66 zu einer Signallesebitleitung 36 und einer Bezugssignallesebitleitung 38 vor.

Die DRAM-Zelle 32 umfaßt einen Schreibtransistor 40, einen Speichertransistor 42 (der als ein Kondensator gezeigt ist), einen Reihenlesetransistor 44 und einen Spaltenlesetransis­ tor 46. Ähnlich umfaßt die DRAM-Zelle 34 einen Schreibtran­ sistor 48, einen Speichertransistor 50 (der ferner als ein Kondensator gezeigt ist), einen Reihenlesetransistor 52 und einen Spaltenlesetransistor 54. Ein Gate des Schreibtran­ sistors 40 ist mit einer Signalschreibleitung 56 verbunden, während ein Gate des Schreibtransistors 48 mit einer Bezugs­ schreibleitung 58 verbunden ist. Die Speichertransistoren 42 und 50 weisen Gates auf, die mit einer VDD (nicht gezeigt) verbunden sind. Die Gates der Lesetransistoren 44 und 52 sind mit einer Signalreihenleseleitung 60 bzw. einer Bezugs­ reihenleseleitung 62 verbunden. Die Gates der Spaltenlese­ transistoren 46 und 54 sind jedoch mit einer Spaltenleselei­ tung 64 gekoppelt und verbunden. Zwischen die DRAM-Zellen 32 und 34 ist die Zählerschreibbitleitung 66 geschaltet.

Kurz gesagt, betrifft die Schreiboperation für die DRAM- Zelle 32 das Aufladen des Speichertransistors 42 durch Anlegen von VDD an das Gate desselben, das Empfangen von Daten von der Zählerschreibbitleitung 66 und das "Ein"-Schalten des Schreibtransistors 40 durch Anlegen einer Spannung an die Signalschreibleitung 56. Die Schreibopera­ tion für die DRAM-Zelle 34 wird auf eine ähnliche Art und Weise durch Aufladen des Speichertransistors 50, Empfangen der Daten von der gleichen Zählerschreibbitleitung 66 und "Ein"-Schalten des Schreibtransistors 48 durch Anlegen einer Spannung an die Bezugsschreibleitung 58 durchgeführt.

Die geschriebenen oder gespeicherten Daten in jeder DRAM-Zelle 32 und 34 werden durch "Einschalten" der zwei serien­ geschalteten Transistoren 44 und 46 oder 52 und 54 gelesen. Um aus der DRAM-Zelle 32 zu lesen, wird eine Spannung gleichzeitig an die Signalreihenleseleitung 60 und die Spal­ tenleseleitung 64 angelegt, was die Transistoren 44 und 46 "ein" schaltet. Für die DRAM-Zelle 34 wird Spannung gleich­ zeitig an die Bezugsreihenleseleitung 62 und die Spalten­ leseleitung 64 angelegt, was die Transistoren 52 und 54 "ein" schaltet. Die gespeicherten Daten in der DRAM-Zelle 32 werden durch die Signallesebitleitung 36 gelesen, während die gespeicherten Daten in der DRAM-Zelle 34 durch die Be­ zugslesebitleitung 38 gelesen werden. Da die Spaltenlese­ leitung 64 an den Gates der Transistoren 46 und 54 befestigt ist, wird Spannung an die Spaltenleseleitung 64 angelegt, wenn entweder die obere DRAM-Zelle 32 oder die untere DRAM-Zelle 34 gelesen wird.

In Fig. 3 ist ein schematisches Diagramm eines aktiven CMOS-Pixels 68 mit einem 16-Bit-Speicher gezeigt. Wenn an­ wendbar, werden die gleichen Bezugsziffern für die gleichen Komponenten, wie in Fig. 2 gezeigt, verwendet. Das aktive Pixel 68 umfaßt ein linkes Speicherarray 70 und ein rechtes Speicherarray 72. Die Speicherzellen, die in den Speicher­ arrays 70 und 72 enthalten sind, sind Doppeltor-DRAM-Typen, die unter Bezugnahme auf Fig. 1 beschrieben sind. Die Spei­ cherarrays 70 und 72 enthalten jeweils acht Doppeltor-DRAM-Zellen. Die acht Doppeltor-DRAM-Zellen, die in dem linken Speicherarray 70 enthalten sind, bilden Speicherspalten 74, 76, 78 und 80, während die acht Doppeltor-DRAM-Zellen des rechten Speicherarrays 72 Speicherspalten 82, 84, 86 und 88 bilden. Die oberen DRAM-Zellen der Speicherspalten 74-88 erzeugen eine Reihe von DRAM-Zellen. Die unteren DRAM-Zellen der Speicherspalten 74-88 erzeugen eine zweite Reihe von DRAM-Zellen.

Die Bauelemente, die jede Speicherspalte 74-88 enthält, sind identisch zu denselben der Speicherspalte 30 in Fig. 2 kon­ figuriert. Die obere DRAM-Zelle und die untere DRAM-Zelle in jeder Speicherspalte 74-88 sind jedoch mit der gleichen Lesebitleitung verbunden. Sowohl die obere als auch die un­ tere DRAM-Zelle des linken Speicherarrays 70 sind mit einer linken Lesebitleitung 90 an beiden Enden verbunden. Die obere und die untere DRAM-Zelle des rechten Speicherarrays 72 sind mit einer rechten Lesebitleitung 92 verbunden.

Zusätzlich gibt es gemeinsame elektrische Leitungen, die funktionell äquivalent Bauelemente in den Speicherspalten 74-88 verbinden. Die Signalreihenleseleitung 60 ist mit Gates von allen Reihenlesetransistoren 44 verbunden, während die Bezugsreihenleseleitung 62 mit Gates von allen Reihen­ lesetransistoren 52 verbunden ist. Ferner sind alle Schreib­ transistoren 40 mit der Signalschreibleitung 56 verbunden, und die Bezugsschreibleitung 58 ist mit allen Schreib­ transistoren 48 verbunden.

Auf der anderen Seite sind die verbundenen Spaltenlesetran­ sistoren 46 und 54 für unterschiedliche Speicherspalten 74-88 mit unterschiedlichen elektrischen Leitungen verbun­ den. Die Spaltenleseleitungen 94, 96, 98, 100, 102, 104, 106 und 108 sind mit Gates der Spaltenlesetransistoren 46 und 54 der Speicherspalten 74-88 jeweils verbunden. Zusätzlich sind die Zählerschreibbitleitungen 110, 112, 114, 116, 118, 120, 122 und 124 mit den Speicherspalten 74-88 jeweils verbunden.

Die Konfiguration der Speicherspalten 74-88 ermöglicht es, daß ein 8-Bit-Wort in den oberen DRAM-Zellen der Speicher­ spalten 74-88 gespeichert werden kann, und daß ein weiteres 8-Bit-Wort in den unteren DRAM-Zellen der Speicherspalten 74-88 gespeichert werden kann. Eine derartige Konfiguration erleichtert ein Doppelabtastverfahren, bei dem ein Bezugs­ signal und ein Photosignal einzeln abgetastet werden. Die zwei Signale können in einer äußeren Schaltungsanordnung für die Aufhebung eines Rauschens, das ein festes Muster auf­ weist, verwendet werden, bei der das Bezugssignal von dem Photosignal abgezogen wird. Die Aufhebung des Rauschens, das ein festes Muster aufweist, kann in der Peripherieschal­ tungsanordnung, die innerhalb einer Bilderzeugungsvorrich­ tung umfaßt ist, jedoch außerhalb der Pixel durchgeführt werden. Alternativ kann die Aufhebung des Rauschens, das ein festes Muster aufweist, in einem Hostcomputer unter Verwen­ dung von Computersoftware durchgeführt werden.

Die Lese- und Schreib-Operationen für die einzelnen Spei­ cherspalten 74-88 können auf die gleiche Art und Weise durchgeführt werden, wie es unter Bezugnahme auf die Spei­ cherspalte 30 von Fig. 2 beschrieben ist. Die Lese- und Schreib-Operationen für die Speicherspalten 74-88 als Ganzes werden vollständiger im folgenden angegangen.

Obwohl das aktive Pixel 68 sechzehn DRAM-Zellen enthält, ist die Erfindung nicht auf diese Anzahl von Doppeltor-DRAM-Zel­ len begrenzt, die in jedem Pixel enthalten sind. Andere Pi­ xelentwürfe unter Verwendung von zwanzig oder mehr Doppel­ tor-DRAM-Zellen sind denkbar. Die Anzahl von Doppeltor- DRAM-Zellen, die in einem einzigen Pixel hergestellt werden könnten, ist lediglich durch die Chipherstellungstechnologie begrenzt. Daher können zusätzliche Doppeltor-DRAM-Zellen in einem einzigen Pixel plaziert werden, um eine Vielzahl von aktiven Pixeln zu ergeben.

Mit den Speicherarrays 70 und 72 in dem aktiven Pixel 68 ist ein Erfassungsverstärker 26 verbunden. Die linke Lesebitlei­ tung 90 ist mit einem Ausgangsanschluß 128 des Erfassungs­ verstärkers 126 verbunden, und die rechte Lesebitleitung 92 ist mit einem zweiten Ausgangsanschluß 130 verbunden. Der Erfassungsverstärker 126 ist ein kreuzgekoppelter Latch-ge­ steuerter Erfassungsverstärker mit zwei P-Kanal-MOS-Transi­ storen 132 und 134 und zwei N-Kanal-MOS-Transistoren 136 und 138. Die Gates der Transistoren 132 und 136 sind mit dem Ausgangsanschluß gekoppelt und verbunden. Ähnlich sind die Gates der Transistoren 134 und 138 mit dem Ausgangsanschluß 128 gekoppelt und verbunden. Der Ausgangsanschluß 128 ist ferner mit den Source/Drain-Elektroden der Transistoren 132 und 136 verbunden, wobei die zwei Transistoren 132 und 136 verbunden sind. Der Ausgangsanschluß 130 ist mit den Sour­ ce/Drain-Elektroden von Transistoren 134 und 138 auf die gleiche Art und Weise verbunden. Die Ausgangsanschlüsse 128 und 130 sind ferner mit einem Schalter 140 (der als ein Transistor gezeigt ist) verbunden, der einen schaltbaren direkten Weg zwischen den zwei Ausgangsanschlüssen 128 und 130 vorsieht.

Der Erfassungsverstärker 126 liefert einen Weg von der VDD zu Masse. Ein Schalter 142 (der als ein Transistor gezeigt ist) liefert eine Verbindung von der VDD zu dem Erfassungs­ verstärker 126, während ein Schalter 144 (der als ein Tran­ sistor gezeigt ist) eine Verbindung von dem Erfassungsver­ stärker 126 zu Masse vorsieht.

Der Erfassungsverstärker 126 ist eine dynamische Vorrichtung und erfordert eine präzise Taktsequenz. Während eines an­ fänglichen Vorladezustands wird der Schalter 140 "ein" ge­ schaltet, was die Ausgangsanschlüsse 128 und 130 miteinander verbindet. Das verbinden gleicht die Ausgangsanschlüsse 128 und 130 des Erfassungsverstärkers 126 auf etwa die Hälfte von VDD oder 2,5 Volt an. Dann wird der Schalter 140 ge­ öffnet, was die Ausgangsanschlüsse 128 und 130 des Er­ fassungsverstärkers 126 trennt. Der Erfassungsverstärker 126 ist nun bereit, um ein Bit von Pixeldaten zu empfangen.

An diesem Punkt wird eine der 16 Doppeltor-DRAM-Zellen des aktiven Pixels 68 ausgewählt, um zu dem Erfassungsverstärker 126 gelesen zu werden. Die ausgewählte Doppeltor-DRAM-Zelle könnte in dem linken Speicherarray 70 oder dem rechten Spei­ cherarray 72 positioniert sein. Abhängig von der Position und dem Bit der gespeicherten Pixeldaten wird die ausgewähl­ te Doppeltor-DRAM-Zelle die linke Lesebitleitung 90 oder die rechte Lesebitleitung 92 entweder in einen niedrigen oder einen hohen Zustand ziehen. Dann ist der Schalter 142 ge­ schlossen, was die zwei P-Kanal-MOS-Transistoren 132 und 134 des Erfassungsverstärkers 126 mit der VDD verbindet. Gleich­ zeitig ist der Schalter 144 geschlossen, was einen Leitungs­ weg von den N-Kanal-MOS-Transistoren 136 und 138 des Er­ fassungsverstärkers 126 zu Masse vorsieht.

Das Ungleichgewicht zwischen den zwei Ausgangsanschlüssen 128 und 130 des Erfassungsverstärkers 126, das durch das Bit von Pixeldaten bewirkt wird, läßt den Erfassungsverstärker 126 auf eine Seite "ausschlagen". Das Ausschlagen des Er­ fassungsverstärkers 126 treibt einen der Ausgangsanschlüsse 128 und 130 des Erfassungsverstärkers 126 auf eine hohe Spannung (VDD) und den anderen Ausgangsanschluß auf eine niedrige Spannung (Masse) in Richtung der Speicherzelle, die ausgewählt wurde. Die hohe oder die niedrige Spannung be­ wirkt, daß die Doppeltor-DRAM-Zelle, die ausgewählt wurde, neu aufgefrischt oder wiederhergestellt wird.

Das Bit von Pixeldaten, das ausgewählt wurde, kann aus den aktiven 16-Bit-Pixel 68 zu der äußeren Schaltungsanordnung durch eine Lesepixelleitung 146 extrahiert werden. Die Lese­ pixelleitung 146 führt zu einem Knoten 148, bei dem die Da­ ten, die gelesen wurden, zu einer Peripherieschaltungsan­ ordnung des aktiven Pixels 68 übertragen werden können. Die Lesepixelleitung 146 sieht einen Leitungsweg von der linken Lesebitleitung 90 zu dem Knoten 148 durch einen Schalter 150 (der als ein Transistor gezeigt ist) vor. Das Gate des Schalters 150 ist mit einer Reihenleseleitung 152 verbunden.

Nachdem das Bit von Pixeldaten erfaßt wurde, wird eine Span­ nung an die Reihenleseleitung 152 angelegt, was den Schalter 150 schließt. Wenn die Doppeltor-DRAM-Zelle, die ausgewählt wurde, in dem linken Speicherarray 70 positioniert ist, stellen die Spannung an dem Ausgangsanschluß 128 und die linke Lesebitleitung 90 das Bit von Pixeldaten dar, das ge­ lesen wurde. Das Bit von Pixeldaten wird an dem Knoten 148 erscheinen. Wenn die Doppeltor-DRAM-Zelle, die ausgewählt wurde, in dem rechten Speicherarray 72 positioniert ist, stellt die Spannung an dem Ausganganschluß 128 und die linke Lesebitleitung 90 eine Umkehrung des Bits von Pixeldaten dar, das gelesen wurde, was ebenfalls an dem Knoten 148 er­ scheinen wird, jedoch innerhalb der äußeren Schaltungs­ anordnung invertiert wird. Bei einem alternativen Entwurf ist eine zweite Lesepixelleitung an der rechten Lesebitlei­ tung 92 ähnlich zu der Lesepixelleitung 146 befestigt.

Ferner ist mit den Speicherarrays 70 und 72 ein Komparator 154 verbunden. Der Komparator 154 weist einen Signalaus­ gangsanschluß 156 und einen Bezugsausgangsanschluß 158 auf. Zusätzlich weist der Komparator 154 einen Eingangsanschluß 160, einen Sägezahnanschluß 162 und einen Sig/Bez-Auswahl­ anschluß 164 auf. Der Eingangsanschluß 160 ist mit einer Photodiode 166 und einem Neueinstellschalter 168 (der als ein Transistor gezeigt ist) verbunden. Die Photodiode 166 ist ferner mit Masse verbunden, während der Schalter 168 mit der VDD verbunden ist. Der Schalter 168 weist ein Gate auf, das mit einem Neueinstellanschluß 170 verbunden ist. Der spezielle Typ der Photodiode 166 ist für die Erfindung nicht entscheidend. Die Photodiode 166 könnte eine Photodiode vom Alpha-Siliziumtyp oder eine Photodiode vom Kohlenstoffpoly­ mertyp sein, die auf einem Halbleiterchip hergestellt wird.

Der Betrieb des aktiven 16-Bit-Pixels 68 betrifft zunächst das Abtasten des Bezugssignals, das digitalisiert und ge­ speichert wird, und dann das Abtasten des Photosignals, das durch die Photodioden 166 erzeugt wird, das ebenfalls digi­ talisiert und gespeichert wird. Anfangs wird ein Auswahl­ signal zu dem Komparator 154 durch den Sig/Bez-Auswahlan­ schluß 164 gesendet, um das Abtasten des Bezugssignals vorzubereiten. Das Auswahlsignal steuert den Komparator 154, um ein hohes Spannungssignal lediglich durch den Bezugsaus­ gangsanschluß 158 zu senden. Um das Bezugssignal zu erzeu­ gen, wird ein Puls einer Spannung an den Neueinstellanschluß 170 angelegt, was den Schalter 168 für eine kurze Zeitdauer schließt, wodurch die Photodiode 166 mit VDD verbunden wird. Die Verbindung mit VDD bewirkt, daß die Photodiode 166 eine Bezugsspannung quer zu der Photodiode 166 erzeugt. Die Be­ zugsspannung erscheint an dem Eingangsanschluß 160 als das Bezugssignal.

Gleichzeitig wird ein Sägezahnsignal an den Sägezahnanschluß 162 von einem äußeren Spannungsägezahngenerator (nicht ge­ zeigt) angelegt. Zusätzlich wird eine Serie von digitalen 8-Bit-Zählworten an die Zählerschreibbitleitungen 110-124 von einer weiteren äußeren Vorrichtung, einem einzelnen 8-Bit-Zähler (nicht gezeigt), angelegt. Bei diesem Aus­ führungsbeispiel erzeugt der 8-Bit-Zähler Zählwerte von 1 bis 255.

Der Komparator 154 beginnt durch Senden eines hohen Span­ nungssignals durch den Bezugsausgangsanschluß 158 und eines niedrigen Spannungssignals durch den Signalausgangsanschluß 156. Das hohe Signal erscheint an der Bezugsschreibleitung 58, die alle Schreibtransistoren 48 "ein" schaltet, die an der Bezugsschreibleitung 58 befestigt sind. Das niedrige Signal durch den Signalausgangsanschluß 156 schaltet alle Schreibtransistoren 40 "aus". Der Komparator 154 vergleicht das Bezugssignal mit dem Sägezahnsignal, während der 8-Bit- Zähler betrieben wird. Wenn das Sägezahnsignal mit dem Be­ zugssignal übereinstimmt, sendet der Komparator 154 ein niedriges Signal durch den Bezugsausgangsanschluß 158, der alle Schreibtransistoren 48 "aus" schaltet. Der Endzählwert durch den 8-Bit-Zähler wird in den Speichertransistoren 50 in einer digitalen 8-Bit-Form erfaßt, wobei jedes Bit des 8-Bit-Zählwortes in jedem Speichertransistor 50 gespeichert wird. Folglich wurde das Bezugssignal digitalisiert und in den acht niedrigeren DRAM-Zellen der Speicherspalten 74-88 gespeichert. Da die Schreibtransistoren 40 während des Bezugssignalabtastens "aus" geschaltet wurden, werden die oberen DRAM-Zellen der Speicherspalten 74-88 nicht beein­ flußt.

Das Abtasten des Photosignals wird auf eine ähnliche Art und Weise durchgeführt. Ein Auswahlsignal wird an dem Sig/Bez- Auswahlanschluß 164 angelegt, was den Komparator 154 steu­ ert, um ein hohes Spannungssignal lediglich durch den Si­ gnalausgangsanschluß 156 zu senden. Der Komparator 154 sen­ det ein hohes Signal durch den Signalausgangsanschluß 156 und ein niedriges Signal durch den Bezugsausgangsanschluß 158. Das hohe Signal schaltet die Schreibtransistoren 40 "ein", was es ermöglicht, daß auf die Speichertransistoren 42 zugegriffen werden kann, während das niedrige Signal die Speichertransistoren 48 "aus" schaltet.

Während des vorhergehenden Bezugssignalabtastens war die Photodiode 166 mit der VDD verbunden. Um das Photosignal zu erzeugen, wird der Neueinstellschalter 168 geöffnet, und die Photodiode 166 wird mit dem einfallenden Licht von einem Bild für eine festgelegte Zeitdauer belichtet. Die physi­ schen Eigenschaften der Photodiode 166 ermöglichen es, daß die angesammelte elektrische Ladung sich in der Photodiode 166 entlädt. Während der Belichtung mit dem einfallenden Licht verbessert die Photodiode 166 die Entladung der an­ gesammelten elektrischen Ladung derart, daß die Entladung proportional zu der Intensität des einfallenden Lichts ist. Die elektrische Entladung erscheint an dem Eingangsanschluß 160 als das Photosignal.

Identisch zu dem Bezugssignalabtastverfahren wird das Photo­ signal mit einem Sägezahnsignal in dem Komparator 154 ver­ glichen. Gleichzeitig beginnt der 8-Bit-Zähler das Zählen, wobei Bits von Zählworten zu den Zählerschreibbitleitungen 110-124 in den Speicherspalten 74-88 gesendet werden. Wenn das Sägezahnsignal mit dem Photosignal übereinstimmt, sendet der Komparator 154 ein niedriges Spannungssignal durch die Signalschreibleitung 56, was alle Schreibtransistoren 40 "aus" schaltet, die durch die Signalschreibleitung 56 ge­ steuert werden. Folglich wird der letzte Zählwert von dem 8-Bit-Zähler digital in den Speichertransistoren 42 ge­ speichert.

Sobald das Bezugssignal und das Photosignal digital erfaßt sind, können die Bits von Daten, die in jeder DRAM-Zelle in dem aktiven 16-Bit-Pixel gespeichert sind, aufgefrischt und/oder gelesen werden. Die Leseoperation betrifft den gleichen Prozeß wie die Auffrischoperation mit einem zu­ sätzlichen Schritt des Extrahierens der Bits von Daten, die zu der äußeren Schaltungsanordnung gelesen wurden. Um zu lesen oder aufzufrischen, wird der Schalter 140 "ein" ge­ schaltet, was die Ausgangsanschlüsse 128 und 130 miteinander verbindet. Die Verbindung gleicht zwei Seiten des Er­ fassungsverstärkers 126 auf etwa die Hälfte von VDD an. Dann wird der Schalter 140 "aus" geschaltet, was die Ausgangsan­ schlüsse 128 und 130 von dem Erfassungsverstärker 126 trennt.

Als nächstes wird eine der 16 Doppeltor-DRAM-Zellen der aktiven 16-Bit-Pixel 68 ausgewählt, um gelesen/aufgefrischt zu werden. Die ausgewählte Doppeltor-DRAM-Zelle könnte in dem linken Speicherarray 70 oder dem rechten Speicherarray 72 positioniert sein. Abhängig von der Position und von dem Bit von gespeicherten Pixeldaten wird die ausgewählte Doppeltor-DRAM-Zelle die linke Lesebitleitung 90 oder die rechte Lesebitleitung 92 entweder in einen niedrigen oder einen hohen Zustand ziehen. Dann ist der Schalter 142 ge­ schlossen, was den Erfassungsverstärker 126 mit VDD ver­ bindet. Gleichzeitig ist der Schalter 144 geschlossen, was einen Leitungsweg von dem Erfassungsverstärker 126 zu Masse vorsieht.

Das Ungleichgewicht zwischen den zwei Ausgangsanschlüssen 128 und 130 des Erfassungsverstärkers 126, das durch das Bit von Pixeldaten bewirkt wird, läßt den Erfassungsverstärker 126 auf eine Seite ausschlagen. Das Ausschlagen des Er­ fassungsverstärkers 126 treibt einen der Ausgangsanschlüsse 128 und 130 des Erfassungsverstärkers 126 auf eine hohe Spannung (VDD) und den anderen Ausgangsanschluß auf eine niedrige Spannung (Masse) in der Richtung der Speicherzelle, die ausgewählt wurde. Die hohe oder niedrige Spannung be­ wirkt, daß die Doppeltor-DRAM-Zelle, die ausgewählt wurde, aufgefrischt oder wiederhergestellt wird.

Das Bit von Pixeldaten kann aus den aktiven 16-Bit-Pixel 68 durch die Lesepixelleitung 146 ausgelesen werden. Um die Daten, nachdem dieselben erfaßt wurden, zu extrahieren, wird eine Spannung an die Reihenleseleitung 152 angelegt, was den Schalter 150 schließt. Der geschlossene Schalter 150 ermög­ licht es, daß das Bit von Daten zu der äußeren oder Peri­ pherieschaltungsanordnung gelesen wird, die mit dem Knoten 148 verbunden ist.

Das aktive Pixel 68 weist mehrere Vorteile gegenüber be­ kannten Bilderzeugungssensoren auf. Ein Bilderzeugungssensor der keinen auf dem Pixel befindlichen ADC an jedem Pixel aufweist, erfordert einen Hochgeschwindigkeits-ADC, der die Effekte der Bildverschlechterung während eines seriellen Auslesens der analogen Pixeldaten mindert. Außerdem werden durch die Verfügbarkeit des Speichers innerhalb der Pixel die zusätzlichen Komplexitäten, die einem äußeren Rahmen­ pufferspeicher zugeordnet sind, eliminiert.

Unter Bezugnahme auf Fig. 4 ist ein Blockdiagramm eines Bilderzeugungssensors mit einer Matrix 172 von aktiven Pi­ xeln 68 mit einer umgebenden Peripherieschaltungsanordnung gezeigt. Die aktiven Pixel 68 sind von dem gleichen Typ, der in Fig. 3 beschrieben ist. Die Matrix 172 enthält N.M aktive Pixel 68. Für einen VGA-Bilderzeugungssensor sind die 307,200 aktiven Pixel 68 in der Matrix 172 enthalten. Die Anzahl der aktiven Pixel 68 in der Matrix 172 ist jedoch für die Erfindung nicht entscheidend.

Ein Zähler 174 ist mit der Matrix 172 verbunden. Der Zähler 174 erzeugt die digitalen Zählwerte, die in der Matrix 172 während der Bezugssignal- und der Photosignal-Abtastprozedur verwendet werden. Der Zähler 174 steuert ferner einen Säge­ zahngenerator 176, der das Sägezahnsignal liefert, das durch den Komparator 154 in jedem aktiven Pixel 68 verwendet wird.

Eine Nachextraktionsschaltungsanordnung 178, die ferner mit der Matrix 172 verbunden ist, umfaßt einen zweiten DRAM- Erfassungsverstärker, eine Rauschsubtraktionsschaltung und ein Register. Der zweite DRAM-Erfassungsverstärker innerhalb der Nachextraktionsschaltungsanordnung 178 verstärkt die Daten, die aus der Matrix 172 gelesen werden. Die Rausch­ subtraktionsschaltung führt die Aufhebung des Rauschens, das ein festes Muster aufweist, durch. Schließlich dient das Register als ein vorübergehender Speicher für Daten, die aus der Matrix 172 gelesen werden. Beispielsweise können N- Reihen innerhalb der Matrix 172 gleichzeitig gelesen werden. Für einen VGA-Bilderzeuger mit aktiven 16-Bit-Pixeln, muß das Datenregister eine Kapazität aufweisen, um 640 × 16 Bits Daten zu speichern.

Ein DRAM-Taktgenerator 180 liefert die Signale, um die Er­ fassungsverstärker 126 innerhalb jedes Pixels der Matrix 172 zu initialisieren und zu betreiben. Ein Lesetaktgenerator 182 initialisiert die Signale, die benötigt werden, um die zwei Lesezugriffstransistoren 44 und 46 oder 52 und 54 in jedem Pixel "ein" zu schalten. Der Lesetaktgenerator 182 ist mit einer lokalen Leseleitungssteuerung 184 und einer globa­ len Reihenleseleitungssteuerung 186 verbunden. Die globale Reihenleseleitungssteuerung 186 liefert das Signal, um die Reihenlesetransistoren 44 oder 52 für entweder die gespei­ cherten Photosignaldaten oder die gespeicherten Bezugssi­ gnaldaten in allen Pixeln einzuschalten. Die lokale Lese­ leitungssteuerung 184 liefert das Signal, um die Spalten­ transistoren 46 oder 54 in einer speziellen Speicherspalte in jedem Pixel der Matrix 172 "ein" zu schalten.

Ein Neueinstell- und A/D-Takt-Generator 188 liefert ein Neu­ einstellsteuersignal für die aktiven Pixel 68. Zusätzlich steuert der Neueinstell- und A/D-Takt-Generator 188 den Start des Zählers 174 und des Sägezahngenerators 176 während der Abtastprozeduren.

Der Betrieb des Bilderzeugungssensors in Fig. 4 und das Ver­ fahren zum Erfassen, Digitalisieren und Speichern eines Bilds gemäß der Erfindung werden unter Bezugnahme auf die Fig. 3, 4 und 5 beschrieben. Bei einem Schritt 510 in Fig. 5 wird ein Bezugssignal in jedem Pixel der Matrix 172 erzeugt. Die Reihenfolge der Signale, die erzeugt werden und an­ schließend abgetastet werden, ist für die Erfindung nicht entscheidend. Das bevorzugte Verfahren besteht jedoch darin, das Bezugssignal gefolgt von dem Photosignal abzutasten. Das Erzeugen des Bezugssignals wird durchgeführt, wenn der Neu­ einstell- und A/D-Takt-Generator 188 ein Neueinstellsignal zu dem Gate des Schalters 168 sendet. Wie im Vorhergehenden unter Bezugnahme auf Fig. 3 beschrieben, erzeugt die Ver­ bindung von VDD mit der Photodiode 166 eine Bezugsspannung quer zu der Photodiode 166. Die Bezugsspannung erscheint an dem Eingangsanschluß 160 als das Bezugssignal in jedem Pi­ xel. Daher werden N × M-Bezugssignale in der Matrix 172 mit N × M-Pixeln erzeugt.

Als nächstes wird bei einem Schritt 520 das Sägezahnsignal durch den Sägezahngenerator 176 erzeugt, und die Zählwerte werden durch den Zähler 174 erzeugt. Sowohl der Zähler 174 als auch der Sägezahngenerator 176 werden durch Signale von dem Neueinstell- und A/D-Takt-Generator 188 initialisiert. Der Bilderzeugungssensor von Fig. 4 erfordert lediglich ein Sägezahnsignal und einen Zählwert, da die Signale auf eine parallele Art und Weise abgetastet werden. Das Sägezahnsig­ nal wird durch den Komparator 154 durch den Sägezahnanschluß 162 in jedem Pixel empfangen. Für einen Bilderzeugungssensor mit aktiven 16-Bit-Pixeln, wird der Zählwert in einem 8- Bit-Format an die Zählerschreibbitleitungen 110-124 ange­ legt, die mit allen Pixeln in der Matrix 172 verbunden sind. Für eine 8-Bit-Analog-zu-Digital-Wandlung kann die Zähler­ frequenz, die verwendet werden soll, zwischen 10 MHz bis 1 KHz variieren. Zum Beispiel könnte das Zählertakten ein 10-MHz-Zählertakt (Zählerperiode = 100 ms) sein, was eine Zählerzeit von 25,6 µs ergibt.

Zu diesem Zeitpunkt wird ein Signal an dem Sig/Bez-Auswahl­ anschluß 164 in jedem Pixel angelegt, was den Bezugsaus­ gangsanschluß 158 auswählt. Der Komparator 154 sendet ein hohes Spannungssignal durch den Bezugsausgangsanschluß 158, was die Schreibtransistoren 48 in allen Pixeln "ein" schal­ tet.

Der Vergleich des Sägezahnsignals mit dem Bezugssignal wird während des Schritts 530 durchgeführt. Der Komparator 154 in jedem Pixel vergleicht das Sägezahnsignal mit dem Bezugs­ signal. Der Komparator 154 wird solange weiter betrieben, bis das Sägezahnsignal dem Bezugssignal gleicht. Während des Vergleichsverfahrens fährt der Zähler 174 das Zählen fort und sendet digitalisierte Zählwerte in einem 8-Bit-Format durch die Zählerschreibbitleitungen 110-124.

Bei einem Schritt 540 wird das Bezugssignal erfaßt. Wenn das Sägezahnsignal mit dem Bezugssignal übereinstimmt, sendet der Komparator 154 in jedem Pixel ein niedriges Spannungssi­ gnal durch den Bezugsausgangsanschluß 158, was die Schreib­ transistoren 48 "aus" schaltet. Der letzte Zählwert von dem Zähler wird erfaßt und in den Speichertransistoren 50 ge­ speichert. Da die Bezugssignale von Pixel zu Pixel variieren können, wird der Zählwert zu verschiedenen Zeitpunkten er­ faßt. Da alle Pixel eine einzige Serie von Zählwerten ver­ wenden, werden jedoch alle Bezugssignale in digitale Form auf eine parallele Art und Weise umgewandelt. Beispielsweise verarbeitet der Bilderzeugungssensor von Fig. 4 für eine VGA-Bilderzeugungsvorrichtung 300.000 A/D-Umwandlungen. Der erfaßte Zählwert stellt das Bezugssignal in digitaler Form dar.

Ein Schritt 550 betrifft das Erzeugen des Photosignals zum Abtasten. Ein niedriges Signal wird zu dem Neueinstell­ schalter 168 in jedem Pixel zugeführt, was den Schalter 168 schließt. Wie im vorhergehenden unter Bezugnahme auf Fig. 3 erwähnt, erzeugen die Eigenschaften der Photodiode 166 das Photosignal, wenn einfallendes Licht an die Photodiode 166 für eine Zeitdauer (Integrationszeit) angelegt wird. Die Integrationszeit wird durch den Neueinstell- und A/D-Takt- Generator 188 bestimmt, um ein bedeutungsvolles Photosignal zu entwickeln.

Bei einem Schritt 560 werden das Sägezahnsignal und die di­ gitalen Zählwerte auf die gleiche Art und Weise erzeugt, wie es im vorhergehenden für den Schritt 520 beschrieben ist. Es wird jedoch ein anderes Auswahlsignal an den Sig/Bez-Aus­ wahlanschluß 164 in jedem Pixel angelegt, was den Signalaus­ gangsanschluß 156 bezeichnet. Der Komparator 154 sendet ein hohes Spannungssignal durch den Signalausgangsanschluß 156, was die Schreibtransistoren 40 in allen Pixeln "ein" schal­ tet.

Ein Schritt 570 des Vergleichs des Sägezahnsignals mit dem Photosignal wird auf eine ähnliche Art und Weise, wie in Schritt 530 beschrieben, durchgeführt. Der einzigste Unter­ schied besteht darin, daß das Sägezahnsignal mit dem Photo­ signal statt dem Bezugssignal verglichen wird.

Bei einem Schritt 580 wird, wenn das Sägezahnsignal mit dem Photosignal übereinstimmt, der Zählwert in den Speicher­ transistoren 42 erfaßt. Zu diesem Zeitpunkt sendet der Kom­ parator 154 in jedem Pixel ein niedriges Spannungssignal durch den Signalausgangsanschluß 156, was die Schreibtran­ sistoren 40 "aus" schaltet. Daher wird der letzte Zählwert von dem Zähler erfaßt und in digitaler Form in den Spei­ chertransistoren 42 gespeichert. Da die Photosignale wie­ derum von Pixel zu Pixel variieren können, wird der Zählwert zu verschiedenen Zeitpunkten während der Zählwertserie er­ faßt. Der erfaßte Zählwert stellt in digitaler Form das Photosignal dar.

Da der Bilderzeugungssensor von Fig. 4 die A/D-Wandlungs- und Speicher-Operationen auf eine parallele Art und Weise durchführt, wird die Geschwindigkeit des elektronischen Ver­ schlusses wesentlich erhöht. Die Geschwindigkeit des elek­ tronischen Verschlusses gleicht der Integrationszeit der Photodiode 166 plus der Zählerzeit. Die wesentliche Zunahme der Verschlußgeschwindigkeit ist das Resultat der parallelen A/D-Wandlungen, die durch den Bilderzeugungssensor durch­ geführt werden. Für eine Integrationszeit von 256 µs weist der Bilderzeugungssensor von Fig. 4 eine maximale elek­ tronische Verschlußgeschwindigkeit von 256 µs oder 1/4000 s auf.

Ein optionaler Schritt 590 betrifft das Auffrischen der Daten, die in den Pixeln der Matrix 172 gespeichert sind. Der Lesetaktgenerator 182 nimmt die lokale Leseleitungs­ steuerung 184 und die globale Reihenleseleitungssteuerung 186 in Anspruch. Da das Zugreifen auf eine spezielle Doppel­ tor-DRAM-Zelle das "Ein"-Schalten" sowohl der Lesetran­ sistoren 44 und 46 oder 52 und 54 betrifft, sind zwei Signa­ le notwendig. Beispielsweise müssen, um auf die oberste linke Doppeltor-DRAM-Zelle in dem linken Speicherarray 70 in Fig. 3 zuzugreifen beide Lesetransistoren 44 und 46 "ein" geschaltet sein. Die globale Reihenleseleitungsteuerung 186 sendet ein Signal zu der Signalreihenleseleitung 60, was die Reihenlesetransistoren 44 "ein" schaltet. Die lokale Lese­ leitungssteuerung 184 sendet ein weiteres Signal zu der Spaltenleseleitung 94, was die Spaltentransistoren 46 und 54 in der Speicherspalte 74 einschaltet.

Sobald auf eine DRAM-Zelle zugegriffen wird, erscheinen die Daten entweder in der linken Lesebitleitung 90 oder der rechten Lesebitleitung 92. Die Anwesenheit von Daten in einer der Lesebitleitungen 92 und 90 bewirkt ein Ungleich­ gewicht in dem Erfassungsverstärker 126 in jedem Pixel. Wie im Vorgehenden unter Bezugnahme auf Fig. 3 beschrieben, schlägt der Erfassungsverstärker 126 aus und bewirkt, daß Daten zurück in die DRAM-Zelle, auf die zugegriffen wurde, wieder hergestellt werden oder aufgefrischt werden. Die erforderlichen Signale für den Erfassungsverstärker 126 werden durch den DRAM-Taktgenerator 168 zugeführt. Auf eine ähnliche Art und Weise können alle DRAM-Zellen in jedem Pixel der Matrix 172 aufgefrischt werden.

Das Extrahieren oder Lesen der digitalen Photosignale und der digitalen Bezugssignale aus der Matrix 172 wird bei einem Schritt 600 durchgeführt. Der Schritt 600 betrifft das Abgreifen der linken Lesebitleitung 90, während jede DRAM- Zelle aufgefrischt wird. Nachdem auf eine DRAM-Zelle zuge­ griffen wurde, und dieselbe durch den Erfassungsverstärker 126 erfaßt wurde, wird ein Signal an den Schalter 150 ange­ legt. Der Schalter 150 ermöglicht eine Verbindung von der linken Lesebitleitung 90 zu der Peripherieschaltungsanord­ nung durch den Knoten 148. Die Bits von Daten in einem ein­ zigen Pixel werden auf eine serielle Art und Weise für eine gesamte Reihe von Pixeln in der Matrix 172 gelesen. Nachdem eine Reihe von Pixeln gelesen wurde, wird eine weitere Reihe von Pixeln auf eine serielle Art und Weise gelesen.

Bei einem Schritt 610 werden eine Verstärkung und eine Auf­ hebung eines Rauschens, das ein festes Muster aufweist, so­ wie andere Nachextraktionsoperationen durchgeführt. Die Nachextraktionsoperationen werden innerhalb der Nachextrak­ tionsschaltungsanordnung 178 in dem Bilderzeugungssensor von Fig. 4 durchgeführt.

Claims (20)

1. Bilderzeugungsvorrichtung mit einem photoempfindlichen Bereich (172), der durch eine Matrix von Pixeln (68) gebildet ist, in dem einfallendes Licht erfaßt, digi­ talisiert und gespeichert wird, wobei die Pixel auf ei­ nem monolithischen Chip gebildet sind, und wobei jedes Pixel folgende Merkmale aufweist:
Photodetektoren (166), die innerhalb einer Pixelregion des monolithischen Chips positioniert sind, zum Erzeugen eines analogen Photosignals, das eine Intensität des einfallenden Lichts auf jedes Pixel darstellt;
einen Analog-zu-Digital-Wandler (48, 154, 174 und 176), der innerhalb der Pixelregion positioniert ist, und der wirksam mit den Photodetektoren verbunden ist, zum Transformieren des analogen Photosignals in ein digi­ tales Photosignalwort, wobei das digitale Photosignal­ wort Informationen über die Intensität des einfallenden Lichts anzeigt; und
einen Speicher (10; 30; 70 und 72), der mit dem Ana­ log-zu-Digital-Wandler verbunden ist, um das digitale Photosignalwort zu empfangen, wobei der Speicher min­ destens eine Speicherzelle (10; 32 und 34) aufweist, die innerhalb der Pixelregion des monolithischen Chips posi­ tioniert ist.

2. Bilderzeugungsvorrichtung gemäß Anspruch 1, bei der min­ destens eine Speicherzelle (10; 32 und 34) eine Doppel­ torspeicherzelle ist, wobei die Doppeltorspeicherzelle eine Schreibbitleitung (12; 66; 110, 112, 114, 116, 118, 120, 122 und 124), die verbunden ist, um das digitale Photosignal zu empfangen, und eine Lesebitleitung (14, 36 und 38; 90 und 92) aufweist, wobei die Schreib- und die Lese-Bitleitung derart getrennt sind, daß auf die Doppeltorspeicherzelle unabhängig bezüglich der Lese- und Schreib-Operationen zugegriffen werden kann.

3. Bilderzeugungsvorrichtung gemäß Anspruch 1 oder 2, bei der mindestens eine Speicherzelle (10; 32 und 34) eine dynamische Direktzugriffsspeicherzelle ist, die eine Bitspeichervorrichtung (18; 42 und 52) zwischen min­ destens einem Schreibzugriffsschalter (16; 40 und 48) und mindestens einem Lesezugriffsschalter (20 und 22; 44, 46, 52 und 54) aufweist.

4. Bilderzeugungsvorrichtung gemäß Anspruch 1, 2 oder 3, bei der der Speicher (10; 30; 70 und 72) eine Mehrzahl von Speicherzellen (10; 32 und 34) aufweist, mit min­ destens so vielen Speicherzellen, wie es Bits in dem digitalen Photosignalwort gibt.

5. Bilderzeugungsvorrichtung gemäß einem der vorhergehenden Ansprüche, die ferner eine Einrichtung zum Erzeugen ei­ nes digitalen Bezugssignalworts zum Vorsehen einer Rauschaufhebung aufweist, wobei die Anzahl der Speicher­ zellen (10; 32, 34) der Summe der Bits des digitalen Photosignalworts und des digitalen Bezugssignalworts entspricht.

6. Bilderzeugungsvorrichtung gemäß Anspruch 5, bei der das digitale Photosignalwort und das digitale Bezugssignal­ wort mindestens 8-Bit-Worte sind.

7. Bilderzeugungsvorrichtung gemäß einem der vorhergehenden Ansprüche, die ferner einen Zähler (174) aufweist, der wirksam mit jedem Pixel (68) verbunden ist, um eine Mehrzahl von digitalen Zählworten zu jedem Pixel zu lie­ fern, um parallele Analog-zu-Digital-Umwandlungen zu er­ möglichen.

8. Bilderzeugsvorrichtung gemäß einem der vorhergehenden Ansprüche, die ferner einen Sägezahngenerator (176) auf­ weist, der wirksam mit jedem Pixel verbunden ist, um ein Sägezahnsignal zu jedem Pixel zu liefern.

9. Bilderzeugungsvorrichtung gemäß einem der vorhergehenden Ansprüche, bei der die Photodetektoren (166) jeweils ei­ ne Photodiode aufweisen und der monolitische Chip ein Halbleiterchip ist.

10. Bilderzeugungssensor mit folgenden Merkmalen:
einem monolitischen Halbleitersubstrat;
einer Matrix von Pixeln (68), die auf dem monolitischen Halbleitersubstrat positioniert sind, wobei jedes Pixel einen Photodetektor (166) und ein Array von Speicher­ zellen (70, 72) aufweist;
einer Peripherieschaltungsanordnung, die mit den Pixeln (68) verbunden ist, zum Liefern von Steuer- und Takt-Si­ gnalen zu den Pixeln (68) und zum Verarbeiten von Signa­ len, die von den Pixeln (68) empfangen werden.

11. Bilderzeugungssensor gemäß Anspruch 10, bei dem die Speicherzellen (70, 72) Doppeltorspeicherzellen sind, die eine Speichervorrichtung aufweisen, die durch min­ destens zwei Schalter getrennt ist.

12. Bilderzeugungssensor gemäß Anspruch 11, bei dem jedes Pixel (68) mindestens 16 der Doppeltorspeicherzellen aufweist.

13. Bilderzeugungssensor gemäß Anspruch 10, 11 oder 12, bei dem die Peripherieschaltungsanordnung auf dem mono­ litischen Halbleitersubstrat positioniert ist, und einen Zähler (174) zum Erzeugen eines digitalen Zählwertworts aufweist, wobei das digitale Zählwertwort gleichzeitig zu jedem Pixel (68) in der Matrix geliefert wird.

14. Bilderzeugungssensor gemäß einem der Ansprüche 10 bis 13, bei dem die Peripherieschaltungsanordnung einen Sä­ gezahngenerator (176) zum Liefern eines Sägezahnsignal zu jedem Pixel (68) in der Matrix aufweist.

15. Bilderzeugungssensor gemäß Anspruch 14, bei dem jedes Pixel (68) einen Komperator (154) zum Vergleichen eines Photosignals, das durch den Photodetektor (166) erzeugt wird, mit dem Sägezahnsignal aufweist.

16. Verfahren zum Erfassen, Digitalisieren und Speichern eines Bilds unter Verwendung eines Bilderfassungssensors mit einer Mehrzahl von Pixeln (68) in einer monolithi­ schen Struktur, wobei das Verfahren folgende Schritte aufweist:
Erzeugen (550) eines Photosignals in einem analogen Format bei jedem Pixel der Mehrzahl von Pixeln, wobei das Photosignal auf eine Intensität eines einfallenden Lichts anspricht, die bei jedem Pixel erfaßt wird;
Umwandeln des Photosignals in ein digitales Photosignal­ wort bei jedem der Mehrzahl von Pixeln; und
Speichern (580) des digitalen Photosignalworts in einem Speicherarray, das innerhalb von jedem der Mehrzahl von Pixeln positioniert ist.

17. Verfahren gemäß Anspruch 16, bei dem der Schritt des Umwandelns des Photosignals auf eine parallele Art und Weise bezüglich aller Pixel (68) in dem Bildsensor durchgeführt wird.

18. Verfahren gemäß Anspruch 16 oder 17, bei dem der Schritt des Speicherns (580) des digitalen Photosignalworts auf eine parallele Art und Weise bezüglich aller Pixel (68) in dem Bildsensor durchgeführt wird.

19. Verfahren gemäß Anspruch 16, 17 oder 18, das ferner einen Schritt des selektiven Auffrischens des digitalen Photosignalworts aufweist, das in jedem Speicherarray (70, 72) der Mehrzahl von Pixeln gespeichert ist.

20. Verfahren gemäß Anspruch 16, das ferner folgende Schritte aufweist:
Erzeugen (510) eines Bezugssignals in einem analogen Format bei jedem der Pixel (68), wobei das Bezugssignal einen dunklen Rahmen darstellt;
Umwandeln des Bezugssignals in ein digitales Bezugssi­ gnalwort bei jedem der Pixel (68); und
Speichern (540) des digitalen Bezugssignalworts in dem Speicherarray bei jedem der Pixel (68).