ITMI20082344A1 - Metodo per indicizzare piastrine comprendenti circuiti integrati - Google Patents

Description

DESCRIZIONE

La presente invenzione si riferisce in generale ai dispositivi elettronici integrati in piastrine di materiale semiconduttore, ed in particolare alla loro fabbricazione. Più specificamente, la presente invenzione riguarda un metodo per indicizzare piastrine, che includono dispositivi integrati, ottenute a partire da una fetta di materiale semiconduttore.

Grazie alle attuali tecnologie di integrazione, è possibile integrare in una piastrina ottenuta da una fetta (in gergo, “wafer”) di materiale semiconduttore (ad esempio, silicio) micro-dispositivi quali circuiti elettronici, strutture micromeccaniche e/o strutture ottiche. In particolare, la fetta di silicio viene sottoposta ad una serie di processi litografici selettivi, alla fine dei quali sulla fetta di materiale semiconduttore viene formata una pluralità di repliche dei dispositivi integrati desiderati. A questo punto, la fetta così lavorata viene sottoposta ad operazioni di sezionamento, per ottenere le piastrine desiderate; alla fine delle operazioni di sezionamento, ciascuna piastrina ottenuta risulterà comprendere un corrispondente dispositivo integrato. Tipicamente, le piastrine vengono poi incapsulate in rispettivi contenitori (in gergo, “package”) le cui caratteristiche dipendono dall’utilizzo a cui i dispositivi sono destinati.

Se i dispositivi integrati nelle piastrine sono difettosi o soggetti a guasti durante il funzionamento, e le piastrine sono restituite al produttore allo scopo di effettuare un’analisi del guasto, risulta di importanza strategica essere in grado di recuperare la posizione originale del dispositivo nella fetta di materiale semiconduttore (ovvero prima delle operazioni di sezionamento per l’ottenimento delle piastrine), in quanto tale informazione permette di gestire la qualità del processo di fabbricazione in maniera ottimale. Infatti, le prestazioni, l’affidabilità e diversi parametri funzionali (ad esempio, elettrici e/o ottici) dei dispositivi integrati in ciascuna piastrina possono variare con la posizione del dispositivo stesso nella fetta di materiale semiconduttore, ad esempio perché la qualità cristallografica del materiale della fetta può variare con la posizione all’interno della fetta. Di conseguenza, mediante analisi di questo tipo, i produttori sono in grado di pianificare strategie opportune per migliorare la qualità di produzione delle piastrine e la qualità dei circuiti integrati in esse.

Per questo motivo, ciascuna piastrina è provvista di un’indicazione -denominata in gergo “indice di piastrina” - della zona in cui il circuito integrato in tale piastrina era posizionato nella fetta di materiale semiconduttore prima di essere sottoposto alle operazioni di sezionamento.

Attualmente, nello stato della tecnica sono noti diversi metodi di indicizzazione che fanno uso di indici di piastrina “visibili”, ovvero segni visibili collocati su ciascuna piastrina - ad esempio su uno strato di passivazione superiore nella pila di strati di materiali della fetta - durante il processo di fabbricazione. In questo modo è possibile leggere un indice di piastrina tramite ispezione non-invasiva anche quando il dispositivo elettronico integrato nella piastrina è guasto. Per esempio, a ciascuna piastrina ottenuta dalla fetta può essere assegnato un indice di piastrina formato da un numero facente parte di una sequenza ordinata di numeri; tale numero può essere collocato in una porzione periferica della piastrina.

Un processo per la fabbricazione delle piastrine a partire da una fetta di materiale semiconduttore comprende tipicamente una sequenza di stadi. Come noto ai tecnici del settore, durante tali stadi di processo vengono normalmente impiegate delle maschere fotolitografiche per la definizione di forme nei vari strati di materiale che compongono la fetta. Una maschera fotolitografia – in breve, maschera- è una lastra che contiene delle immagini fotografiche (comprendenti delle aree opache e delle aree trasparenti) ad altissima definizione di forme e strutture utili per implementare il dispositivo sui vari strati di materiale della fetta.

In certi stadi di processo prestabiliti, la fetta è ricoperta con uno strato di materiale fotosensitivo, denominato in gergo “resist” fotosensitivo o “photoresist”, ed una maschera allineata alla fetta in modo opportuno viene illuminata mediante un sistema ottico con radiazioni aventi lunghezze d’onda adatte per l’esposizione del photoresist. Di conseguenza, le immagini sulla maschera sono proiettate e trasferite sullo strato di photoresist che copre la fetta. Il photoresist esposto viene quindi sviluppato producendo sulla fetta delle forme che permettono di identificare le aree di materiale da rimuovere e quelle da mantenere.

Il processo di fabbricazione appena descritto può essere eseguito utilizzando un sistema di proiezione tradizionale, in cui la fetta è posizionata ed allineata con le maschere necessarie per la fabbricazione dei dispositivi sulla fetta. Finché le dimensioni della fetta sono relativamente ridotte, ogni maschera include un numero d’immagini pari al numero di piastrine che si vogliono ottenere dalla fetta, e l’intera fetta è esposta all’illuminazione attraverso tale maschera in una volta sola.

Tramite tale sistema di proiezione risulta possibile indicizzare le piastrine con un indice visibile, in particolare formando su una delle maschere che vengono utilizzate durante il processo di fabbricazione le immagini degli indici di piastrina di tutte le piastrine ottenibili dalla fetta.

L’incremento delle dimensioni delle fette di materiale semiconduttore ha portato all’introduzione di sistemi di proiezione passo-passo (in gergo, “wafer steppers”), tramite i quali le immagini della maschera necessarie alla produzione dei dispositivi non sono proiettate in una volta sola, ma sono proiettate sulla fetta in diversi passi consecutivi.

Un sistema di proiezione passo-passo include il sistema ottico ed un sistema di allineamento per allineare il sistema ottico, la maschera e la fetta in una modalità “passo-passo”. In particolare, l’immagine proiettata della maschera copre tipicamente un’area che è una porzione dell’area totale della fetta (in gergo, tale porzione viene spesso denominata “shot”). Dopo ciascuna esposizione, la fetta posta sotto il sistema ottico viene mossa di una quantità esattamente pari alla dimensione della proiezione della maschera sulla fetta.

I sistemi di proiezione passo-passo consentono di ottenere un maggior numero di piastrine, a partire da fette di materiale semiconduttore più grandi delle fette usate con i sistemi di proiezione tradizionali. Le maschere utilizzate per i sistemi di proiezione tradizionali non sono quindi compatibili con le dimensioni delle fette di materiale semiconduttore lavorabili mediante l’utilizzo dei sistemi di proiezione passo-passo; di conseguenza, utilizzando sistemi di proiezione passopasso non è inoltre possibile proiettare le immagini degli indici visibili di tutte le piastrine della fetta in una volta sola.

Tra le varie soluzioni note nello stato della tecnica, nella domanda di brevetto europea EP 1589578 viene descritto un metodo per la generazione di indici di piastrina visibili atto ad essere impiegato nei sistemi di proiezione passo-passo. In breve, su ciascuna piastrina viene generata una coppia di indici di piastrina comprendenti un primo indice atto ad identificare la posizione della piastrina all’interno della maschera, ed un secondo indice atto ad identificare la posizione che aveva la maschera rispetto alla superficie della fetta durante il passo in cui la porzione della fetta comprendente la piastrina è stata esposta. Tali indici possono essere realizzati utilizzando un particolare strato di materiale deposto sulla fetta di materiale semiconduttore durante le fasi precedenti del processo, ad esempio in uno degli strati metallici. Ad esempio, in una delle forme di realizzazione descritte nella domanda di brevetto EP 1589578, il primo indice comprende un elemento di riferimento e due ulteriori elementi indice le cui posizioni relative all’elemento di riferimento determinano una coppia di coordinate che identificano la posizione della piastrina nella maschera. Il secondo indice comprende invece una struttura di riferimento di forma dentata in cui ciascuna combinazione possibile di coppie dei denti della struttura è associata ad una particolare posizione della maschera nella fetta di materiale semiconduttore. Incidendo in maniera selettiva una coppia di denti della struttura di riferimento di forma dentata, è quindi possibile registrare la posizione che aveva la maschera rispetto alla superficie della fetta durante il passo in cui la porzione della fetta comprendente la piastrina è stata esposta. In questo modo, tramite questi due indici risulta possibile risalire in maniera univoca all’esatta posizione che aveva la piastrina nel wafer prima delle operazioni di sezionamento.

Tuttavia, una tale soluzione, ed in generale qualsiasi soluzione che fa utilizzo di indici di piastrina visibili, non è vantaggiosa sotto diversi punti di vista.

Infatti, dato che la maggior parte delle piastrine viene venduta incapsulata in un contenitore rispettivo, per potere leggere un indice visibile è necessario aprire il contenitore, con il rischio di provocare ulteriori danneggiamenti alla piastrina. Inoltre, una volta aperto il contenitore, oppure anche utilizzando sistemi di rilevazione ad infrarossi o a raggi X, distinguere le strutture che formano gli indici di piastrina dal resto dei componenti che formano il circuito integrato nella piastrina non è un’operazione semplice, date le dimensioni assai ridotte e la quantità assai elevata dei componenti elettronici che attualmente si è in grado di integrare in una singola piastrina. Un’ulteriore problema legato all’utilizzo di indici di piastrina visibili strettamente correlato con il problema appena citato riguarda i costi – anche in termini di tempo impiegato – richiesti per eseguire operazioni d’ispezione di tale genere, che possono risultare assai elevati; in particolare, un’ispezione visiva di tale genere, oltre a dover in certi casi richiedere l’apertura del contenitore, sono difficilmente eseguibili in maniera automatizzata, richiedendo invece l’impiego di un operatore esperto, conoscitore della topologia del dispositivo integrato.

Metodi alternativi d’indicizzazione prevedono invece l’integrazione in ciascuna piastrina di indici di piastrina formati da elementi di memoria non volatile – ad esempio, celle di memoria flash – atti ad immagazzinare le informazioni riguardanti le coordinate della piastrina nella fetta di materiale semiconduttore. Ad esempio, durante una fase di collaudo del circuito integrato nella piastrina, negli elementi di memoria degli indici di piastrina di ciascuna piastrina viene memorizzata una stringa numerica corrispondente alle coordinate della piastrina.

Tuttavia, anche le soluzioni di questo tipo incrementano i costi, ed in particolare i costi del processo di fabbricazione delle piastrine. Infatti, per integrare nella piastrina delle celle di memoria è necessario eseguire dei passi di processo dedicati di costo non indifferente, ed occupare porzioni attive all’interno della piastrina. In aggiunta, una soluzione di questo tipo rende la piastrina ancor più sensibile ai guasti; nel caso in cui tali guasti siano tali da pregiudicare completamente il circuito integrato nella piastrina, l’informazione immagazzinata negli elementi di memoria viene perduta.

In vista dello stato della tecnica qui illustrato, è oggetto della presente invenzione superare gli inconvenienti appena citati.

Diversi aspetti della soluzione in accordo con una forma di realizzazione della presente invenzione sono indicati nelle rivendicazioni indipendenti.

Forme di realizzazione vantaggiose sono descritte nelle rivendicazioni dipendenti.

In particolare, un aspetto della presente invenzione riguarda un metodo per indicizzare una pluralità di piastrine ottenibili da una fetta di materiale comprendente una pluralità di strati di materiale impilati. Ciascuna piastrina è ottenuta in una rispettiva posizione nella fetta; la pluralità di piastrine è ottenuta mediante un processo di fabbricazione eseguito in almeno uno stadio di fabbricazione utilizzando almeno una maschera fotolitografia per trattare una superficie della fetta di materiale attraverso un’esposizione ad una radiazione opportuna. Detto almeno uno stadio di fabbricazione comprende almeno due passi per trattare una porzione superficiale rispettiva della fetta di materiale corrispondente ad un sottoinsieme di detta pluralità di piastrine utilizzando l’almeno una maschera litografica attraverso l’esposizione alla radiazione opportuna in successione temporale. Il metodo include fornire un indice di piastrina su ciascuna piastrina indicativo della posizione della piastrina rispettiva formando un indice esterno indicativo della posizione della porzione superficiale della fetta di materiale corrispondente al sottoinsieme della pluralità di piastrine includente tale piastrina. Detto formare l’indice esterno comprende formare in un’insieme di strati di materiale della piastrina una prima struttura di riferimento adatta a definire una mappatura delle porzioni superficiali della fetta; detta prima struttura di riferimento comprende una pluralità di componenti elettronici elettricamente accoppiati fra loro mediante una rispettiva linea di controllo in comune. Il metodo comprende inoltre interrompere la linea di controllo in una posizione sulla base della posizione della porzione superficiale corrispondente al sottoinsieme della pluralità di piastrine includente la piastrina.

Un ulteriore aspetto della presente invenzione riguarda una piastrina di semiconduttore ottenuta da una fetta di materiale comprendente una pluralità di strati di materiale impilati.

La soluzione in accordo con una o più forme di realizzazione dell’invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate. A tale riguardo, è espressamente inteso che le figure non sono necessariamente in scala e che, a meno di indicazione contraria, esse sono intese semplicemente ad illustrare concettualmente le strutture e le procedure descritte. In particolare:

Figura 1A illustra in maniera schematica una fetta di materiale semiconduttore allineata ad una maschera fotolitografia durante un processo per la fabbricazione di piastrine in cui può essere applicata una forma di realizzazione della presente invenzione;

Figura 1B illustra la fetta della Figura 1A alla fine del processo di fabbricazione;

le Figure 2A-2C sono viste planari di indici esterni di piastrine della fetta di Figura 1B durante uno stadio del processo di fabbricazione delle piastrine in accordo con una forma di realizzazione della presente invenzione;

Figura 3 illustra una maschera litografica di servizio utilizzabile durante il processo di fabbricazione delle piastrine in accordo con una forma di realizzazione della presente invenzione;

La Figura 4 è una vista planare di un indice esterno di una piastrina durante uno stadio d’indicizzazione in accordo con una forma di realizzazione della presente invenzione;

La Figura 5 è una vista planare dell’indice esterno di Figura 4 durante uno stadio successivo del processo di fabbricazione;

Figura 6 mostra un circuito equivalente dell’indice esterno in accordo con una forma di realizzazione della presente invenzione;

Figura 7 mostra un circuito equivalente dell’indice esterno in accordo con una forma di realizzazione alternativa della presente invenzione;

Figura 8 mostra un circuito equivalente dell’indice esterno in accordo con un’ ulteriore forma di realizzazione alternativa della presente invenzione; e Figura 9 mostra un esempio della struttura finale di indici interni della piastrina ottenibili secondo una forma di realizzazione della presente invenzione.

Riferendosi in particolare a Figura 1A, è schematicamente illustrata una fetta di materiale semiconduttore 100 allineata ad una maschera fotolitografia 105 durante un processo per la fabbricazione di piastrine a partire dalla fetta 100 in cui può essere applicata la presente invenzione. Le piastrine sono rappresentate da aree della fetta 100 in cui vengono formati dei circuiti elettronici integrati.

Il processo di fabbricazione viene eseguito in una pluralità di stadi, durante i quali vengono utilizzate diverse maschere 105 per definire in maniera selettiva gli strati di materiale impilati sulla fetta 100 che formano i circuiti integrati delle piastrine. Una generica maschera 105 include un insieme di immagini 110a tracciate sulla propria superficie per la fabbricazione di un numero prescritto di piastrine sulla fetta 100. Nell’esempio considerato, tale numero è pari a quattro; in particolare, la maschera 105 è suddivisa in quattro porzioni, ciascuna contenente una immagine 110a dedicata alla fabbricazione di una rispettiva piastrina sulla fetta 100.

Ciascuna immagine 110a include una prima porzione comprendente delle configurazioni geometriche - formate da aree opache e da aree trasparenti -necessarie per la definizione dei circuiti integrati delle piastrine negli strati di materiale della fetta 100 che vengono lavorati nello stadio di processo che fa utilizzo della maschera 105. Tale prima porzione dell’immagine 110a, denominata nel seguito con il termine di “immagine di circuito”, è identificata in Figura 1A con il riferimento 115.

Durante uno stadio del processo di fabbricazione in cui si utilizza la maschera 105, la fetta 100 viene rivestita con un photoresist e la maschera 105, allineata alla fetta rivestita con il photoresist, viene illuminata mediante una sorgente di luce corrispondente ad un intervallo di lunghezze d’onda opportuno, al fine di esporre lo strato di photoresist con l’immagine 110a proiettata dalla maschera 105.

Utilizzando un sistema di proiezione passo-passo, la fetta 100 viene spostata al di sotto della maschera 105, la quale viene illuminata più volte. In questo modo lo strato di photoresist viene esposto completamente in una pluralità di passi (nell’esempio considerato in figura, in sedici passi). In maggior dettaglio, considerando la maschera 105 dell’esempio di Figura 1A comprendente quattro immagini 110a, lo stadio di processo che fa utilizzo della maschera si compone di sedici passi distinti, per un totale di sessantaquattro immagini proiettate sulla fetta 100 secondo una disposizione bidimensionale (come mostrato dalle frecce in Figura 1A). Il rapporto tra l’area delle immagini 110a della maschera 105 e l’area delle immagini proiettate sulla fetta 100 dipende dal sistema ottico del sistema di proiezione passo-passo; nell’esempio considerato, tale rapporto è di 1:1.

Ciascun passo eseguito durante lo stadio di processo considerato corrisponde ad una particolare posizione relativa della fetta 100 rispetto alla maschera 105. Lo spostamento della fetta 100 può essere controllato in maniera precisa mediante un programma di posizionamento caricato nel sistema di proiezione passo-passo.

Secondo la geometria specifica della fetta 100 e della maschera 105, ad un primo passo (passo 1) la maschera 105 è proiettata sulla fetta 100 in maniera parziale. Al passo successivo (passo 2) la fetta 100 è traslata lungo un asse x di una distanza prescritta D (uguale alla larghezza della maschera 105 che viene proiettata sulla superficie della fetta 100) per esporre una porzione della fetta 100 adiacente alla porzione esposta al passo precedente. In maniera del tutto simile, ai due passi successivi (passi 3,4) la fetta 100 viene traslata lungo l’asse x della distanza D, per esporre la porzione della fetta 100 adiacente alla porzione esposta al passo precedente. In accordo con l’esempio considerato, al passo 5 la fetta 100 è traslata lungo un asse y, ortogonale all’asse x, della distanza D; ai passi 6, 7 e 8 la fetta 100 è mossa ancora lungo l’asse x, ma nella direzione opposta a quella corrispondente ai passi 2-4, e così via. Utilizzando come sistema di riferimento gli assi x ed y, ed associando alla posizione della maschera 105 una coppia di coordinate (x,y) rispetto a tali assi, la sequenza di passi del generico stadio di processo vede la maschera 105 assumere, in ordine, la le seguenti posizioni: (0,0) – (1,0) – (2,0) – (3,0) – (3,1) – (2,1) – (1,1) – (0,1) - (0,2) – (1,2) – (2,2) – (3,2) – (3,3) – (2,3) – (1,3) – (0,3).

In Figura 1B è illustrata in maniera schematica la fetta 100 alla fine del processo di fabbricazione. In particolare, il risultato finale del processo di fabbricazione sulla fetta 100 consiste di una disposizione bidimensionale di piastrine 110b, ottenute mediante l’esposizione – nella modalità passo-passo appena descritta – delle porzioni dell’area della fetta 100 attraverso la pluralità di maschere utilizzate durante i vari stadi del processo. In particolare, ciascuna piastrina 110b comprende un rispettivo circuito integrato – identificato in figura con il riferimento 120 – ottenuto mediante esposizione della fetta 100 attraverso le immagini circuitali 115 incluse nelle immagini 110a delle maschere 105 utilizzate durante gli stadi di processo.

Ad ogni stadio di processo, esponendo in sedici passi la fetta 100 attraverso una rispettiva maschera 105 che include quattro immagini 110a, si ottengono trentadue piastrine 110b. In Figura 1B, ciascuna piastrina 110b è indicata con un riferimento rispettivo 1 - 32.

A questo punto, le piastrine 110b vengono separate tagliando la fetta 100 con un dispositivo sezionatore opportuno, ad esempio una sega a diamante; tipicamente, una volta separate dalla fetta 100, le piastrine 110b sono montate in contenitori adeguati per essere consegnate ed utilizzate.

Per poter essere in grado di recuperare la posizione 1-16 della piastrina 110b generica all’interno della fetta 100 anche dopo le operazioni di sezionamento, su ciascuna piastrina 110b viene generato un rispettivo indice di piastrina, identificato con il riferimento 130.

Ciascun indice di piastrina 130 è formato a sua volta da due sotto-indici, ed in particolare da un primo indice denominato “indice esterno” - identificato in figura con il riferimento 140 – e da un secondo indice denominato “indice interno” – identificato in figura con il riferimento 150.

L’indice esterno 140 di una generica piastrina 110b permette di identificare la posizione che aveva la maschera 105 rispetto alla fetta 100 quando tale piastrina è stata esposta – attraverso la maschera - all’illuminazione durante il processo di fabbricazione. In altre parole, grazie all’indice esterno 140 è possibile risalire al passo dello stadio di processo in cui è stata utilizzata la maschera 105 per la fabbricazione della piastrina 110b indicizzata da tale indice esterno 140. Nell’esempio considerato, il numero di tali passi è pari a sedici - il sistema di proiezione passo-passo utilizza infatti una stessa maschera 105 sedici volte durante ciascuno stadio di processo -, e quindi l’indice esterno 140 potrà assumere sedici valori differenti.

L’indice interno 150 di una generica piastrina 110b permette invece di identificare la posizione della piastrina stessa rispetto alla maschera 105 – ovvero all’immagine della maschera proiettata sulla fetta. Ad ogni passo dello stadio di processo che utilizza una maschera 105, tale maschera è atta a definire contemporaneamente un insieme di piastrine 110b adiacenti – nell’esempio considerato, quattro piastrine. Tramite l’indice interno 150 posto su una generica piastrina 110b è possibile distinguere la posizione di tale piastrina 110b tra quelle delle altre piastrine 110b appartenenti all’insieme definite dalla maschera 105 nello stesso passo.

Di conseguenza, facendo riferimento all’esempio considerato, la piastrina 110b di posizione 1 nella fetta 100 illustrata in Figura 1B, risulterà avere:

- un indice esterno 140 di valore pari ad (1,0), corrispondente al passo 2 dello stadio di processo durante il quale la maschera 105 è posizionata alle coordinate (1,0); e

- un indice interno 150 di valore pari a 3, corrispondente alla terza immagine 110a proiettata dalla maschera 105, ovvero l’immagine in basso a sinistra.

Facendo sempre riferimento all’esempio considerato, la piastrina 110b di posizione 4 nella fetta 100 illustrata in Figura 1B, risulterà avere:

- un indice esterno 140 di valore pari a (2,0), corrispondente al passo 3 dello stadio di processo durante il quale la maschera 105 è posizionata alle coordinate (2,0); e

- un indice interno 150 di valore pari a 4, corrispondente alla quarta immagine 110a proiettata dalla maschera 105, ovvero l’immagine in basso a destra.

Come risulterà più chiaro nel seguito della presente descrizione, in accordo con una forma di realizzazione della presente invenzione, l’indice esterno 140 di ciascuna piastrina 110b è un circuito elettronico integrato - ottenuto mediante lavorazione fotolitografica degli strati di materiale della fetta 100 – atto ad immagazzinare l’informazione della posizione in maniera non volatile..

Facendo di nuovo riferimento alla Figura 1A, l’indice di piastrina 130 è generato mediante l’utilizzo delle stesse maschere 105 usate per la generazione dei circuiti integrati 120 durante i vari stadi di processo. Per questo motivo, l’immagine 110a di ciascuna maschera 105 include una seconda porzione comprendente configurazioni geometriche atte a definire l’indice di piastrina 130 negli strati di materiale della fetta 100 che vengono lavorati nello stadio di processo che fa utilizzo della maschera 105. Tale seconda porzione dell’immagine 110a, denominata nel seguito con il termine di “immagine di indice”, è identificata in Figura 1A con il riferimento 160. Ciascuna immagine di indice 160 comprende a sua volta una prima immagine di riferimento 170 per la definizione dell’indice esterno 140 ed una seconda immagine di riferimento 180 per la definizione dell’indice interno 150.

Si sottolinea che, sebbene in Figura 1A le dimensioni delle immagini di circuito 115 siano paragonabili alle dimensioni delle immagini di indice 160, il rapporto tra tali dimensioni è in genere assai differente, in quanto l’indice di piastrina 130 avrà in generale una dimensione assai inferiore rispetto a quella del circuito integrato 120.

Nel seguito della presente invenzione verrà descritto in maggior dettaglio come l’indice esterno 140 viene realizzato in accordo con una forma di realizzazione della presente invenzione. In particolare, facendo riferimento alle Figure 2A-2C verranno illustrate tramite una vista planare le strutture di alcuni indici esterni 140 durante uno stadio del processo di fabbricazione delle piastrine 110b.

In accordo con una forma di realizzazione della presente invenzione, l’indice esterno 140 include una doppia schiera di componenti elettronici, ovvero una prima schiera – identificata nelle figure con il riferimento 205- atta ad indicare la posizione della maschera 105 sull’asse x, ed una seconda schiera - identificata nelle figure con il riferimento 210 - atta ad indicare la posizione della maschera 105 sull’asse y.

In particolare, la schiera 205 comprende un numero di componenti elettronici pari al numero di valori differenti che può assumere la coordinata x della posizione della maschera 105 sull’asse x (nell’esempio considerato, quattro, ovvero x = 0, 1, 2, 3), mentre la schiera 210 comprende un numero di componenti elettronici pari al numero di valori differenti che può assumere la coordinata y della posizione della maschera 105 sull’asse y (nell’esempio considerato, quattro, ovvero y = 0, 1, 2, 3).

In accordo ad una forma di realizzazione della presente invenzione, i componenti elettronici che formano ciascuna schiera 205, 210 sono transistori integrati di tipo MOS a canale n. Come risulterà più chiaro nel seguito della presente descrizione, la struttura complessiva delle due schiere 205, 210 che formano l’indice esterno 140 può essere utilizzata per registrare una generica posizione della maschera 105 relativamente alla fetta di materiale semiconduttore nel sistema di riferimento definito dagli assi x, y di Figura 1A.

La Figura 2A illustra in dettaglio la struttura di un indice esterno 140 alla fine di uno degli stadi del processo di fabbricazione delle piastrine 110b in accordo con una forma di realizzazione della presente invenzione. In particolare, la Figura 2A illustra la struttura di tale indice alla fine dello stadio di processo atto alla generazione dei transistori sulla fetta di materiale semiconduttore.

Come può essere osservato in Figura 2A, la schiera 205 risulta essere formata da una pluralità di transistori 215(i) (i = 0, 1, …n, con n uguale a 3 nell’esempio considerato). Nel dettaglio, un primo transistore 215(0) della schiera ha una regione di drain d(0) realizzata mediante diffusione nella fetta di materiale semiconduttore, un terminale di gate g(0) realizzato in polisilicio, ed una regione di source s(0), anch’essa realizzata mediante diffusione. Il transistore 215(1) successivo nella schiera ha la regione di source s(1) coincidente con la regione di source s(0) del transistore precedente 215(0), il terminale di gate g(1) di polisilicio e la regione di drain d(1) coincidente con la regione di drain d(2) del transistore seguente 215(2) nella schiera. Tale transistore 215(2) ha il terminale di gate g(2) realizzato in polisilicio, e la regione source s(2) coincidente con la regione di source s(3) del transistore seguente 215(3) nella schiera. In altre parole, come si può osservare dal circuito equivalente indicato con il riferimento 220, la schiera 205 è formata da una sequenza ordinata di transistori 215(i) aventi alternativamente le regioni di source e le regioni di drain in comune. Tutti i terminali di gate dei transistori 215(i) sono connessi ad una linea di gate in comune realizzata in polisilicio, identificata in figura con il riferimento 230.

La schiera 210 è strutturata in maniera del tutto simile alla schiera 205. Anch’essa è formata da una pluralità di transistori 235(j) (j = 0, 1, …m, con m uguale a 3 nell’esempio considerato). Nel dettaglio, un primo transistore 235(0) della schiera ha una regione di drain d’(0) realizzata mediante diffusione nella fetta di materiale semiconduttore, un terminale di gate g’(0) realizzato in polisilicio, ed una regione di source s’(0), anch’essa realizzata mediante diffusione. Il transistore 235(1) successivo nella schiera ha la regione di source s’(1) coincidente con la regione di source s’(0) del transistore precedente 235(0), il terminale di gate g’(1) di polisilicio e la regione di drain d’(1) coincidente con la regione di drain d’(2) del transistore seguente 235(2) nella schiera. Tale transistore 235(2) ha il terminale di gate g’(2) realizzato in polisilicio, e la regione source s’(2) coincidente con la regione di source s’(3) del transistore seguente 235(3) nella schiera. Anche in questo caso, come si può osservare dal circuito equivalente indicato con il riferimento 240, la schiera 210 è formata da una sequenza ordinata di transistori 235(j) aventi alternativamente le regioni di source e le regioni di drain in comune. Tutti i terminali di gate dei transistori 235(j) sono connessi ad una linea di gate in comune realizzata in polisilicio, identificata in figura con il riferimento 245.

La definizione delle linee di gate 230, 245, delle regioni di source e drain d(i), d’(j), s(i), s’(j) dei transistori 215(i), 2135(j), e delle regioni di gate – non visibili in figura- di tali transistori è stata effettuata negli stadi precedenti del processo di fabbricazione facendo uso delle prime immagini di riferimento 170 poste sulle varie maschere 105 utilizzate durante tali stadi di processo.

Facendo corrispondere la schiera 205 all’asse x, e la schiera 210 all’asse y, è possibile associare a ciascuna coppia di transistori 215(i), 215(j) una rispettiva coppia di coordinate (x,y) nel sistema di riferimento determinato da tali assi, ad esempio secondo la relazione (x = i, y = j).

In accordo con una forma di realizzazione della presente invenzione, per registrare una posizione della maschera 105 corrispondente alla coppia di coordinate generiche x = i, y = j:

- la linea di gate 230 viene interrotta in un tratto compreso fra il terminale di gate g(i) del transistore 235(j) ed il terminale di gate g(i-1) del transistore 215(i-1), e - la linea di gate 245 viene interrotta in un tratto compreso tra il terminale di gate g’(j) del transistore 235(j) ed il terminale di gate g’(j-1) del transistore 235(j-1).

Se la coordinata x = i è uguale a zero, la porzione della linea di gate 230 viene interrotta prima del terminale di gate g(0) del transistore 215(0); se invece è la coordinata y = j ad essere uguale a zero, la linea di gate 245 viene interrotta prima del terminale di gate g’(0) del transistore 235(0).

L’indice esterno 140 illustrato nella Figura 2A corrisponde alla coppia di coordinate (x = 0, y = 0). Infatti, la linea di gate 230 presenta una prima interruzione –identificata con il riferimento x0 – posizionata prima del terminale di gate g(0) del transistore 215(0), mentre la linea di gate 245 presenta una seconda interruzione – identificata con il riferimento y0 – posizionata prima del terminale di gate g’(0) del transistore 235(0). In questa situazione, i terminali di gate di tutti i transistori 215(i) risultano essere connessi ad un’unica porzione della linea di gate 230; allo stesso modo, anche i terminali di gate di tutti i transistori 235(j) risultano essere connessi ad un’unica porzione della linea di gate 245.

La Figura 2B illustra invece l’indice esterno 140 corrispondente alla coppia di coordinate (x = 1, y = 0). In questo caso, la linea di gate 230 presenta una prima interruzione – identificata con il riferimento x1- tra il terminale di gate g(1) del transistore 215(1) ed il terminale di gate g(0) del transistore 215(0), mentre la linea di gate 245 presenta una seconda interruzione y0 avente la stessa posizione dell’interruzione y0 illustrata in Figura 2A. In questa situazione, i terminali di gate di tutti i transistori 235(j) risultano essere connessi ad un’unica porzione della linea di gate 245; inoltre, mentre i terminali di gate dei transistori 215(1), 215(2) e 215(3) sono connessi ad una prima porzione della linea di gate 230, il terminale di gate del transistore 215(0) è connesso ad una seconda porzione della linea di gate 230, separata dalla prima porzione per mezzo dell’interruzione x1.

Infine, la Figura 2C illustra l’indice esterno 140 corrispondente alla coppia di coordinate (x = 2, y = 3). In questo caso, la linea di gate 230 presenta una prima interruzione – identificata con il riferimento x2- tra il terminale di gate g(2) del transistore 215(2) ed il terminale di gate g(1) del transistore 215(1), mentre la linea di gate 245 presenta una seconda interruzione identificata con il riferimento y3- tra il terminale di gate g’(3) del transistore 235(3) ed il terminale di gate g’(2) del transistore 215(2). In questa situazione, i terminali di gate dei transistori 215(0) e 215(1) sono connessi ad una prima porzione della linea di gate 230, mentre i terminali di gate dei transistori 215(2) e 215(3) sono connessi ad una seconda porzione della linea di gate 230, separata dalla prima porzione per mezzo dell’interruzione x2. Inoltre, mentre i terminali di gate dei transistori 235(0), 235(1) e 235(2) sono connessi ad una prima porzione della linea di gate 245, il terminale di gate del transistore 235(3) è connesso ad una seconda porzione della linea di gate 245, separata dalla prima porzione per mezzo dell’interruzione y3.

In accordo con una forma di realizzazione della presente invenzione, per registrare una posizione della maschera 105, ovvero una coppia di coordinate (x,y), ed ottenere la struttura degli indici esterni 140 illustrata nelle figure precedenti si utilizza una maschera litografica di servizio del tipo illustrato in Figura 3, che viene sovrapposta alla maschera 105 utilizzata per la generazione delle linee di gate 230 e 245.

Ciascuna prima immagine di riferimento 170 contenuta nella maschera 105 utilizzata per la generazione delle linee di gate 230 e 245 comprende configurazioni geometriche atte a definire le linee di gate 230, 245 nella loro completezza (ovvero senza alcuna interruzione). La maschera di servizio, identificata in figura con il riferimento 300, include un insieme d’immagini 310a identiche tracciate sulla propria superficie. Il numero delle immagini 310a coincide con quello delle immagini 110a tracciate su ciascuna delle maschere 105 utilizzate durante i vari stadi del processo di fabbricazione (tale numero nell’esempio considerato è pari a quattro). Ciascuna immagine 310a è completamente opaca alla luce, tranne che per una finestra trasparente a forma di L, identificata con il riferimento 320.

Durante lo stadio di fabbricazione delle linee di gate 230 e 245, denominato “stadio di indicizzazione”, la superficie della fetta 100 viene rivestita da uno strato di photoresist, e successivamente illuminata passo-passo attraverso la maschera 105 sovrapposta alla maschera di servizio 300.

Al primo passo, corrispondente alle coordinate (x = 0, y = 0), la maschera di servizio 300 viene sovrapposta esattamente alla maschera 105, con ciascuna delle immagini 310a che si sovrappone ad una piastrina 110b corrispondente della fetta 100 (escluse le immagini che corrispondono ad eventuali piastrine incomplete vicino al bordo della fetta).

Ciascuna finestra 320 è posizionata in modo tale che al primo passo dello stadio di indicizzazione essa vada a sovrapporsi all’indice esterno 140 di una piastrina 110b corrispondente. In dettaglio, al primo passo ciascuna finestra 320 si sovrappone al tratto della linea di gate 230 che precede il terminale di gate g(0) del transistore 215(0) - corrispondente alla coordinata x = 0 – , ed al tratto della linea di gate 245 che precede il terminale di gate g’(0) del transistore 235(0) – corrispondente alla coordinata y = 0.

Dopo che la porzione della fetta 100 coperta dalla maschera 105 sovrapposta alla maschera di servizio 300 è stata illuminata, la maschera 105 viene traslata lungo l’asse x della distanza D, per raggiungere le coordinate corrispondenti al passo successivo – ovvero le coordinate (1,0); a differenza della maschera 105, la maschera di servizio 300 viene invece traslata lungo l’asse x di una distanza inferiore alla distanza D, ed in particolare in modo che la finestra vada ora a sovrapporsi al tratto della linea di gate 230 compreso tra il terminale di gate g(1) del transistore 215(1) -corrispondente alla coordinata x = 1 – ed il terminale di gate g(0) del transistore 215(0) – corrispondente alla coordinata x = 0 - ed al tratto della linea di gate 245 che precede il terminale di gate g’(0) del transistore 235(0) – corrispondente alla coordinata y = 0.

In accordo con una forma di realizzazione della presente invenzione, lo stadio di indicizzazione procede in maniera simile per gli altri passi necessari all’esposizione completa della fetta 100, con il sistema di proiezione che trasla ad ogni passo la maschera di servizio 300 di una distanza pari alla distanza prescritta D modificata di una quantità dipendente dalle coordinate (x, y) corrispondenti a tale passo. In particolare, al generico passo corrispondente alle coordinate x = i ed y = j, con i, j diversi da zero, la maschera di servizio 300 risulta essere traslata rispetto alla posizione assunta dalla maschera 105 di una quantità lungo l’asse x e/o lungo l’asse y tale che la finestra 320 di ciascuna immagine 310a vada a sovrapporsi al tratto della linea di gate 230 compreso tra il terminale di gate g(i) del transistore 215(i) ed il terminale di gate g(i-1) del transistore 215(i-1), ed al tratto della linea di gate 245 compreso tra il terminale di gate g’(j) del transistore 235(j) ed il terminale di gate g’(j-1) del transistore 235(j-1). Se la coordinata x = i è uguale a zero, la porzione della linea di gate 230 che viene sovrapposta dalla finestra 320 è quella che precede il terminale di gate g(0) del transistore 215(0); se invece è la coordinata y = j ad essere uguale a zero, la porzione della linea di gate 245 che viene sovrapposta dalla finestra 320 è quella che precede il terminale di gate g’(0) del transistore 235(0).

A scopo di ulteriore chiarificazione, in Figura 4 è illustrata la situazione relativa al quattordicesimo passo dello stadio d’indicizzazione, corrispondente alle coordinate (x = 2, y = 3). In questo caso, la finestra 320 si sovrappone al tratto della linea di gate 230 compreso tra il terminale di gate g(2) del transistore 215(2) ed il terminale di gate g(1) del transistore 215(1), ed al tratto della linea di gate 245 compreso tra il terminale di gate g’(3) del transistore 235(3) ed il terminale di gate g’(2) del transistore 235(3).

Alla fine dell’ultimo passo dello stadio di indicizzazione, lo strato di photoresist che copre la superficie della fetta 100 viene sviluppato, scoprendo in ciascun indice esterno 140 di ciascuna piastrina 110b i contorni delle linee di gate 230 e 245 ed i due tratti delle linee che corrispondono alla coppia di coordinate (x,y) della posizione assunta dalla maschera 105 per la fabbricazione di tale piastrina 110b. A questo punto, lo strato di materiale utilizzato per la formazione delle linee di gate 230 e 245 (nella forma di realizzazione considerata, uno strato di polisilicio) viene attaccato in maniera selettiva, e le porzioni che non risultano essere coperte dal photoresist vengono rimosse.

Alla fine di questa operazione, in ciascun indice esterno 140 di ciascuna piastrina 110b viene realizzata una linea di gate 230 comprendente un’interruzione xi determinata dalla coordinata x della posizione della maschera, ed una linea di gate 245 comprendente un’interruzione yj determinata dalla coordinata y della posizione della maschera.

Ad esempio, facendo riferimento al caso illustrato in Figura 4, la posizione della finestra 320 corrispondente alle coordinate (x = 2, y = 3) permette di ottenere l’indice esterno 140 illustrato in Figura 2C, in cui la linea di gate 230 presenta una interruzione x2 tra il terminale di gate g(2) del transistore 215(2) ed il terminale di gate g(1) del transistore 215(1), e la linea di gate 245 presenta una interruzione y3 tra il terminale di gate g’(3) del transistore 235(3) ed il terminale di gate g’(2) del transistore 215(2).

Successivamente allo stadio d’indicizzazione, gli indici esterni 140 sono sottoposti ad ulteriori stadi di processo.

In particolare, la Figura 5 illustra in dettaglio la struttura dell’indice esterno 140 corrispondente alle coordinate (x = 2, y = 3) alla fine di uno stadio di processo successivo, ed in particolare alla fine dello stadio di processo atto alla generazione delle linee di connessione metalliche sulla fetta di materiale semiconduttore.

A questo punto del processo di fabbricazione, le regioni di drain d(0)-d(n) dei transistori 215(i) che formano la schiera 205 risultano essere connesse ad una linea di drain comune, identificata in figura con il riferimento 250. In particolare, la linea di drain 250 è realizzata a partire da uno strato metallico deposto sulla fetta di materiale semiconduttore e definito mediante le prime immagini di riferimento 170 poste sulle varie maschere 105 utilizzate negli stadi di processo precedenti. La connessione tra la linea di drain 250 e le varie regioni di drain d(0)-d(n) dei transistori 215(i) è garantita da contatti opportuni, identificati in figura con il riferimento 255.

Allo stesso modo, anche le regioni di drain d’(0)-d’(n) dei transistori 235(j) che formano la schiera 210 sono connesse ad una linea di drain comune, identificata in figura con il riferimento 260 mediante contatti identificati in figura con il riferimento 265.

Le regioni di source s(0)-s(n) dei transistori 215(i) che formano la schiera 205 e le regioni di source s’(0)-s’(m) dei transistori 235(j) che formano la schiera 210 risultano risultano essere connesse ad una linea di source comune, identificata in figura con il riferimento 270. Anche la linea di source 270 è realizzata a partire da uno strato metallico deposto sulla fetta di materiale semiconduttore e definito mediante le prime immagini di riferimento 170 poste sulle varie maschere 105 utilizzate negli stadi di processo precedenti. La connessione tra la linea di source 270, le varie regioni di source s(0)-s(n) dei transistori 215(i) e le regioni di source s’(0)-s’(m) dei transistori 235(j) è garantita da contatti opportuni, identificati in figura con il riferimento 275.

In accordo con una forma di realizzazione della presente invenzione, una prima estremità della linea di gate 230 della schiera 205 è connessa alla linea di source 270 mediante contatti identificati in figura con il riferimento 280, ed una seconda estremità della linea di gate 230 è connessa alla linea di drain 250 mediante ulteriori contatti identificati in figura con il riferimento 282.

Allo stesso modo, una prima estremità della linea di gate 245 della schiera 210 è connessa alla linea di source 270 mediante contatti identificati in figura con il riferimento 285, ed una seconda estremità della linea di gate 245 è connessa alla linea di drain 260 mediante ulteriori contatti identificati in figura con il riferimento 290.

Il circuito equivalente delle schiere 205 e 210 è illustrato in figura con il riferimento 292. Come si può osservare dal circuito 292, a questo stadio del processo di fabbricazione ciascuna schiera 205, 210 risulta essere formata da un insieme di transistori connessi in parallelo fra loro.

Nel dettaglio, i transistori 215(i) della schiera 205 hanno i terminali di drain – identificati con lo stesso riferimento delle regioni di drain corrispondenti d(0)-d(3) -connessi fra loro, ed i terminali di source – identificati con lo stesso riferimento delle regioni di source corrispondenti s(0)-s(3) – connessi fra loro. Come descritto in precedenza, nell’indice esterno 140 corrispondente alle coordinate (x = 2, y = 3) i terminali di gate g(0), g(1) sono connessi tra loro; allo stesso modo, anche i terminali di gate g(2) e g(3) risultano essere connessi fra loro. Inoltre, i terminali di gate g(2), g(3) sono connessi ai terminali di source s(0)-s(3), mentre i terminali di gate g(0), g(1) sono connessi ai terminali di drain d(0)-d(3) della schiera 205.

Allo stesso modo, i transistori 235(i) della schiera 210 hanno i terminali di drain – identificati con lo stesso riferimento delle regioni di drain corrispondenti d’(0)-d(3) - connessi fra loro, ed i terminali di source – identificati con lo stesso riferimento delle regioni di source corrispondenti s’(0)-s’(3) – connessi fra loro. Come descritto in precedenza, nell’indice esterno 140 corrispondente alle coordinate (x = 2, y = 3) i terminali di gate g’(0)-g’(2) sono connessi tra loro. Inoltre, tali terminali di gate g’(0)-g’(2) sono connessi ai terminali di drain d’(0)-d’(3), mentre il terminale di gate g’(3) è connesso ai terminali di source s(0)-s(3).

I terminali di source di entrambe le schiere sono inoltre connessi fra loro, in modo da formare una linea di source comune.

In accordo con una forma di realizzazione della presente invenzione, i terminali di drain d(i), d’(j) ed i terminali di source s(i), s’(j) dei transistori delle schiere 205, 210 possono essere acceduti dall’esterno della piastrina 110b che integra l’indice esterno 140 mediante delle apposite piazzole di contatto (in gergo, “pad”) integrate sulla piastrina. Una prima piazzola di contatto 294 è connessa ai terminali di drain d(i) dei transistori 215(i) della prima schiera 205, ed in particolare alla linea di drain 250; una seconda piazzola di contatto 296 è connessa ai terminali di drain d’(j) dei transistori 235(j) della seconda schiera 210, in particolare alla linea di drain 260; la linea di source 270 – e, quindi, i terminali di source s(i) s’(j) - è invece connessa ad una terza piazzola di contatto 298.

Il circuito equivalente delle schiere 205 e 210 corrispondenti all’esempio considerato è illustrato in figura con il riferimento 500. Osservando tale circuito, si nota che nella schiera 205 i transistori 215(2) e 215(3) hanno i terminali di gate g(3), g(2) connessi alla linea di source 270, ed i transistori 215(0) e 215(1) hanno i terminali di gate g(0) e g(1) connessi alla linea di drain 250; nella schiera 215 il transistore 235(3) ha il terminale di gate g’(3) connesso alla linea di source 270, ed i transistori 235(0), 235(1) e 235(2) hanno i terminali di gate g’(0), g’(1) e g’(2) connessi alla linea di drain 260.

Generalizzando, in accordo con una forma di realizzazione della presente invenzione, nell’indice esterno 140 di una piastrina 110b generica corrispondente ad una coppia di coordinate (x = x0, y = y0):

- i transistori 215(x0) – 215(n) della schiera 205 hanno i terminali di gate g(x0) – g(n) connessi alla linea di source 270;

- i transistori 235(y0) – 235(m) della schiera 210 hanno i terminali di gate g’(y0) – g’(m) connessi alla linea di source 270;

- i transistori 215(0) – 215(x0- 1) della schiera 205 hanno i terminali di gate g(0) – g(x0- 1) connessi alla linea di drain 250, ed

- i transistori 235(0) – 215(y0- 1) della schiera 210 hanno i terminali di gate g’(0) – g’(y0- 1) connessi alla linea di drain 260.

In accordo con una forma di realizzazione della presente invenzione, data una piastrina 110b generica, risulta possibile risalire alle coordinate (x = x0, y = y0) corrispondenti ad essa mediante una misura elettrica effettuata sulle schiere 205, 210 dell’indice esterno 140 integrato in tale piastrina 110b.

Secondo la soluzione proposta, per determinare la coordinata rispetto all’asse x, la linea di source 270 viene polarizzata ad una tensione di riferimento - ad esempio la tensione di massa - mentre la linea di drain 250 viene polarizzata ad una tensione di alimentazione Vdd della piastrina 110b.

In questa situazione, illustrata in Figura 6, i transistori 215(x0) – 215(n) della schiera 205 sono spenti, dato che i terminali di gate g(x0) – g(n) sono connessi ai terminali di source s(x0) – s(n), i quali sono polarizzati alla tensione di massa. I transistori 215(0) – 215(x0- 1) della schiera 205 risultano essere invece attivi, in quanto i terminali di gate g(x0) – g(n) sono connessi ai terminali di drain d(x0) – d(n), che risultano essere polarizzati alla tensione d’alimentazione Vdd. Supponendo che ciascun transistore 215(i) della schiera 205 sia dimensionato in modo tale da assorbire una corrente I0quando la differenza di potenziale tra gate g(i) e source s(i) è pari alla tensione di alimentazione Vdd, la corrente totale assorbita dalla schiera 205, identificata con il riferimento Ix, risulta essere sostanzialmente pari a (x0)·(I0).

In maniera del tutto simile, i transistori 235(y0) – 235(m) della schiera 215 sono spenti, dato che i terminali di gate g’(y0) – g’(n) sono connessi ai terminali di source s’(y0) – s’(n), i quali sono polarizzati alla tensione di massa. I transistori 235(0) – 235(y0- 1) della schiera 215 risultano essere invece attivi, in quanto i terminali di gate g’(y0) – g(m) sono connessi ai terminali di drain d’(y0) – d’(n), che risultano essere polarizzati alla tensione d’alimentazione Vdd. Supponendo che ciascun transistore 235(j) della schiera 215 sia dimensionato in modo tale da assorbire una corrente I0quando la differenza di potenziale tra gate g’(j) e source s(j) è pari alla tensione di alimentazione Vdd, la corrente totale assorbita dalla schiera 215, identificata con il riferimento Iy, risulta essere sostanzialmente pari a (y0)·(I0).

Di conseguenza, per risalire alla coppia di coordinate (x = x0, y = y0) corrispondenti ad una piastrina 110b comprendente un indice esterno 140 del tipo appena descritto, è sufficiente polarizzare in maniera opportuna la linea di source 270 e le linee di drain 250, 260, e misurare le correnti assorbite dalle due schiere. In particolare, conoscendo il valore della corrente I0assorbita da ciascun transistore, la coordinata x0si deduce dividendo il valore misurato della corrente Ixper il valore della corrente I0. Allo stesso modo, la coordinata y0si deduce dividendo il valore misurato della corrente Iyper il valore della corrente I0.

Facendo riferimento all’esempio illustrato nella Figura 5, la corrente Ixassorbita dalla schiera 205 è data dalla corrente assorbita dai transistori 215(0) e 215(1), ed è quindi pari a due volte il valore della corrente I0, mentre la corrente Iyassorbita dalla schiera 210 è data dalla corrente assorbita dai transistori 235(0), 235(1) e 235(2), ed è quindi pari a tre volte il valore della corrente I0. Dividendo i due valori misurati per il valore della corrente I0si deduce che in questo caso x0è pari a 2 ed y0è pari a 3.

Secondo una forma di realizzazione della presente invenzione, le tensioni di polarizzazione possono essere fornite dall’esterno della piastrina 110b mediante sonde opportune (non illustrate in figura) atte a cooperare con le piazzole di contatto connesse all’indice esterno 140. In questo caso, una prima sonda viene messa in contatto con la piazzola di contatto 298 per fornire la tensione di massa alla linea di source 270, una seconda sonda viene messa in contatto con la piazzola di contatto 294 per fornire la tensione d’alimentazione Vdd alla linea di drain 250 della schiera 205 ed una terza sonda viene messa in contatto con la piazzola di contatto 296 per fornire la tensione d’alimentazione Vdd alla linea di drain 260 della schiera 210. La corrente Ixassorbita dalla schiera 205 viene misurata misurando la corrente che fluisce attraverso la sonda contattata alla piazzola di contatto 294, mentre la corrente Iyassorbita dalla schiera 210 viene misurata misurando la corrente che fluisce attraverso la sonda contattata alla piazzola di contatto 296.

La soluzione proposta possiede numerosi vantaggi rispetto alle soluzioni note che prevedono l’impiego di indici visibili. Infatti, in accordo alla soluzione proposta, l’indice esterno 140 può essere letto senza dover aprire per forza l’eventuale contenitore che incapsula la piastrina 110b esaminata, in quanto la lettura viene eseguita misurando una corrente che fluisce in una sonda in contatto elettrico con le piazzole di contatto, le quali possono essere accedute dall’esterno anche in presenza di contenitori che incapsulano la piastrina.

Inoltre, non richiedendo alcuna ispezione visiva, in quanto sono sufficienti delle misure di corrente, effettuabili tramite dispositivi quali amperometri, la soluzione proposta si presta ampliamente ad essere automatizzata. In questo modo è possibile ridurre drasticamente i costi– anche in termini di tempo impiegato – delle operazioni d’ispezione delle piastrine.

La presente soluzione risulta essere vantaggiosa anche rispetto ai metodi d’indicizzazione noti che fanno uso di elementi di memoria non volatile atti ad immagazzinare le informazioni riguardanti le coordinate. Infatti, la soluzione proposta non richiede l’integrazione nelle piastrine di celle di memoria, e quindi non necessita l’impiego di alcun un processo dedicato e costoso. Inoltre, visto che la soluzione proposta richiede semplicemente una misura di corrente, effettuabile mediante un dispositivo di lettura esterno alla piastrina – ad esempio, un amperometro connesso ad una sonda -, l’occupazione di area attiva della piastrina risulta essere assai ridotta rispetto al caso che fa utilizzo di celle di memoria, in quanto per leggere le informazioni contenute in tali celle di memoria sono necessari degli appositi dispositivi di lettura (da integrare sulla piastrina).

Un vantaggio addizionale offerto dalla presente soluzione consiste nel fatto che l’indice interno 140 può essere considerato anche un indice visibile, in quanto la coppia di coordinate (x,y) può essere dedotta mediante ispezione visiva controllando le posizioni delle interruzioni sulle linee di gate 230, 245 delle schiere. In questo modo è possibile risalire alla coppia di coordinate (x,y) della piastrina 110b anche in presenza di guasti della piastrina che impediscono di effettuare la lettura in corrente descritta precedentemente.

Per ridurre ulteriormente l’area della piastrina occupata dall’indice esterno 140, è possibile non prevedere l’impiego di piazzole di contatto dedicate per la polarizzazione delle linee di drain 250, 260 e per la lettura della corrente - quali le piazzole di contatto identificate nelle figure con i riferimenti 296, 294 - ma utilizzare delle piazzole di contatto del circuito integrato 120 mediante circuiti di commutazione opportuni.

Sebbene nella forma di realizzazione descritta i componenti elettronici che formano le schiere 205, 210 dell’indice esterno 140 sono dei transistori di tipo MOS a canale n, i concetti della presente invenzione possono essere applicati a componenti elettronici di tipo differente, quali transistori MOS a canale p, transistori bipolari di tipo npn o pnp e resistori.

Ad esempio, in accordo con una forma di realizzazione alternativa della presente invenzione, l’indice esterno 140 può essere formato da schiere di transistori bipolari. In Figura 7 è mostrato il circuito equivalente 700 di una generica schiera formata da transistori bipolari, in cui i terminali di emettitore sono connessi fra loro mediante una linea di emettitore per ricevere una tensione di massa ed i terminali di collettore sono connessi fra loro mediante una linea di collettore per ricevere la tensione di alimentazione Vdd. In maniera equivalente al caso dei transistori MOS, i terminali di base di ciascuna schiera sono connessi fra loro mediante una linea di base comune – ad esempio realizzata in uno strato metallico – connessa ad un’estremità alla linea di collettore, ed all’altra estremità alla linea di emettitore; ad un particolare stadio del processo di fabbricazione, tale linea viene interrotta in un punto determinato dalle coordinate (x,y) della piastrina. Di conseguenza, in maniera del tutto simile al caso dei transistori MOS descritto in precedenza, la coppia di coordinate (x,y) può essere letta misurando la corrente totale assorbita da ciascuna schiera; tale corrente dipende del numero di transistori bipolari della schiera aventi i terminali di base connessi alla linea di collettore.

In accordo con un’ulteriore forma di realizzazione della presente invenzione, l’indice esterno 140 è formato da schiere di resistori aventi lo stesso valore di resistenza, come illustrato in Figura 8 con il riferimento 800. In questo caso i resistori di ogni schiera hanno un primo terminale connesso ad una prima linea comune per ricevere una tensione di massa, ed un secondo terminale connesso ad una seconda linea comune – ad esempio realizzata in uno strato metallico – per ricevere la tensione di alimentazione Vdd; ad un particolare stadio del processo di fabbricazione, tale seconda linea viene interrotta in un punto determinato dalle coordinate (x,y) della piastrina. In questo modo, la coppia di coordinate (x,y) può essere letta misurando la corrente assorbita da ciascuna schiera; tale corrente dipende del numero di resistori della schiera aventi il secondo terminale alla tensione di alimentazione Vdd.

In accordo con una forma di realizzazione della presente invenzione, anche l’indice interno 150 delle piastrine 110b, ovvero l’indice che permette di identificare la posizione della piastrina stessa rispetto alla maschera 105 può essere realizzato in maniera equivalente all’indice interno 140. In particolare, ciascun indice esterno 150 può essere realizzato mediante una doppia schiera di componenti elettronici, ad esempio transistori MOS, associando a ciascuna coppia di tali componenti elettronici una particolare posizione all’interno della maschera 105.

Senza entrare nei dettagli, in quanto del tutto simili al caso dell’indice esterno 140, una possibile implementazione degli indici esterni 150 di una piastrina 110b è illustrata in Figura 9. In particolare, la Figura 9 fa riferimento all’esempio considerato in precedenza, in cui ciascuna maschera 105 comprende quattro immagini 110a per la fabbricazione di quattro piastrine 110b sulla fetta 100. Dato che in questo caso le immagini 110a di una maschera 105 sono posizionate secondo una disposizione a matrice, ed in particolare secondo una matrice avente due righe e due colonne, una possibile realizzazione degli indici esterni 150 può prevedere l’impiego di una doppia schiera formata da due transistori MOS. In particolare, con il riferimento 910 è indicata una possibile implementazione dell’indice interno 150 corrispondente all’immagine 110a posizionata in alto a sinistra nella maschera 105, con il riferimento 920 quella corrispondente all’immagine in alto a destra, con il riferimento 930 quella corrispondente all’immagine in basso a destra, e con il riferimento 940 quella corrispondente all’immagine in basso a sinistra. In maniera simile al caso dell’indice esterno 140, la linea che connette i terminali di gate dei transistori di ciascuna schiera risulta essere interrotta in un punto determinato dalla posizione dell’immagine 110a all’interno della maschera 105; tale posizione può quindi essere identificata effettuando una misura della corrente totale assorbita da ciascuna schiera dell’indice interno 150. Considerazioni analoghe possono essere applicate nel caso in cui le schiere di transistori di un indice esterno sono disposte in altro modo, ad esempio con le schiere parallele tra loro. Infatti, per la formazione dell’indice interno 150 non è necessario utilizzare una maschera di servizio addizionale dotata di finestre a forma di L e posizionare le due schiere lungo direzioni perpendicolari, in quanto gli indici interni 150 vengono replicati in maniera identica ad ogni passo utilizzando esclusivamente le seconde immagini di riferimento 180 della maschera 105.

Naturalmente alla soluzione sopra descritta un tecnico del ramo, allo scopo di soddisfare esigenze contingenti e specifiche, potrà apportare numerose modifiche e varianti. In particolare, sebbene la presente invenzione sia stata descritta con un certo livello di dettaglio con riferimento a sue forme di realizzazione preferite, è chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili; inoltre, è espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione esposta dell'invenzione possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno.

Ad esempio, per semplificare le operazioni durante lo stadio di indicizzazione, le finestre 320 della maschera di servizio possono essere sovrapposte ai gate dei transistori delle schiere 205 e 210. In questo modo, le interruzioni xi, yi sulle linee di gate 230 e 245 possono essere realizzate con maggiore facilità, rimovendo interamente i terminali di gate dei transistori corrispondenti alle coordinate da registrare.

Secondo la convenzione utilizzata nelle forme di realizzazione esemplificative descritte nel presente documento, la corrente Ixassorbita dalla schiera 205 di un indice esterno 140 corrispondente alla coordinata x = x0è pari a (x0)(I0), mentre la corrente Iyassorbita dalla schiera 210 di un indice esterno 140 corrispondente alla coordinata y = y0è pari a (y0)(I0). Di conseguenza, se x0= 0, la corrente Ixassorbita dalla schiera 205 è nulla; allo stesso modo, se y0= 0, la corrente Iyassorbita dalla schiera 210 è nulla. Tuttavia, tali valori nulli di corrente potrebbero essere determinati da eventuali guasti nei circuiti di controllo e/o polarizzazione della piastrina. Di conseguenza, per non confondere una corrente di valore nullo dovuta alla coppia di coordinate (0,0) con una corrente di valore nullo dovuta a guasti nei circuiti di controllo e/o polarizzazione della piastrina, si potrebbe utilizzare una convenzione differente, ad esempio associando alle coordinate di valore 0 dei valori di correnti Ix, Iydiversi da zero, e facendo decrescere tali valori di corrente al crescere del valore assunto dalle coordinate (senza mai raggiungere valori di corrente nulli). Per attuare una convenzione di questo tipo è sufficiente modificare la struttura degli indici esterni 140 descritta in precedenza, invertendo la posizione dei contatti tra le linee di drain/source e le linee di gate, ovvero contattando la linea di drain 250 alla linea di gate 230 in corrispondenza dell’estremità adiacente al transistore associato alla coordinata più elevata della schiera 205 (nell’esempio considerato, il transistore 215(3)), e contattando la linea di source 280 alla linea di gate 230 in corrispondenza dell’estremità adiacente al transistore associato alla coordinata più bassa della schiera 205 (nell’esempio considerato, il transistore 215(0)). Considerazioni simili possono essere applicate alla schiera 210.

Claims (10)

1. RIVENDICAZIONI 1. Un metodo per indicizzare una pluralità di piastrine (110b) ottenibili da una fetta di materiale (100) comprendente una pluralità di strati di materiale impilati, ciascuna piastrina essendo ottenuta in una rispettiva posizione (1-32) nella fetta, la pluralità di piastrine essendo ottenuta mediante un processo di fabbricazione eseguito in almeno uno stadio di fabbricazione utilizzando almeno una maschera fotolitografia (105) per trattare una superficie della fetta di materiale attraverso un’esposizione ad una radiazione opportuna, detto almeno uno stadio di fabbricazione comprendendo almeno due passi per trattare una porzione superficiale rispettiva della fetta di materiale corrispondente ad un sottoinsieme di detta pluralità di piastrine utilizzando l’almeno una maschera litografica attraverso l’esposizione alla radiazione opportuna in successione temporale, il metodo includendo fornire un indice di piastrina (130) su ciascuna piastrina indicativo della posizione della piastrina rispettiva, detto fornire un indice di piastrina su ciascuna piastrina comprendendo formare un indice esterno (140) indicativo della posizione della porzione superficiale della fetta di materiale corrispondente al sottoinsieme della pluralità di piastrine includente tale piastrina, detto formare l’indice esterno comprendendo: - formare in un’insieme di strati di materiale della piastrina una prima struttura di riferimento adatta a definire una mappatura delle porzioni superficiali della fetta, detta prima struttura di riferimento comprendendo una pluralità di componenti elettronici (215(i), 235(j)) elettricamente accoppiati fra loro mediante una rispettiva linea di controllo (230, 245) in comune; - interrompere la linea di controllo in una posizione sulla base della posizione della porzione superficiale corrispondente al sottoinsieme della pluralità di piastrine includente la piastrina.
2. 2. Il metodo di rivendicazione 1, in cui detta prima struttura di riferimento identifica un sistema di riferimento ad una prima e ad una seconda coordinata, ed in cui la pluralità di componenti elettronici comprende una prima schiera (205) di componenti elettronici associata alla prima coordinata ed una seconda (210) schiera di componenti elettronici associata alla seconda coordinata.
3. 3. Il metodo di rivendicazione 2, in cui detta posizione della porzione superficiale è associata ad una coppia corrispondente di valori della prima coordinata e della seconda coordinata, ed in cui detto interrompere la linea di controllo sulla base della posizione della porzione superficiale comprende: - interrompere una prima linea di controllo associata alla prima schiera sulla base del valore della prima coordinata, e - interrompere una seconda linea di controllo associata alla seconda schiera sulla base della valore della seconda coordinata.
4. 4. Il metodo di rivendicazione 3, in cui: - ciascun componente elettronico della prima schiera è associato ad un valore rispettivo della prima coordinata, e - ciascun componente elettronico della seconda schiera è associato ad un valore rispettivo della seconda coordinata.
5. 5. Il metodo di rivendicazione 4, in cui detti componenti elettronici sono dei transistori comprendenti un terminale di controllo ed un primo ed un secondo terminale di conduzione.
6. 6. Il metodo di rivendicazione 5, in cui: - ciascun transistore della prima schiera ha il terminale di controllo connesso alla prima linea di controllo, il primo terminale di conduzione connesso ad una prima linea di polarizzazione per ricevere una tensione di alimentazione ed il secondo terminale di conduzione connesso ad una linea di riferimento per ricevere una tensione di riferimento, e - ciascun transistore della seconda schiera ha il terminale di controllo connesso alla seconda linea di controllo, il primo terminale di conduzione connesso ad una seconda linea di polarizzazione per ricevere la tensione di alimentazione ed il secondo terminale di conduzione connesso ad una linea di riferimento per ricevere la tensione di riferimento.
7. 7. Il metodo di rivendicazione 6, in cui: - la prima linea di controllo ha una prima estremità connessa alla prima linea di polarizzazione ed una seconda estremità connessa alla linea di riferimento, e - la seconda linea di controllo ha una prima estremità connessa alla seconda linea di polarizzazione ed una seconda estremità connessa alla linea di riferimento.
8. 8. Il metodo di rivendicazione 7, in cui detto interrompere la prima linea di controllo comprende interrompere la prima linea di controllo in corrispondenza del transistore della prima schiera associato al valore della prima coordinata, ed in cui detto interrompere la seconda linea di controllo comprende interrompere la prima linea di controllo in corrispondenza del transistore della seconda schiera associato al valore della seconda coordinata.
9. 9. Il metodo di una qualsiasi fra le rivendicazioni da 5 a 8, in cui i componenti elettronici sono transistori di tipo MOS ed in cui la prima e la seconda linea di controllo sono realizzate in uno strato di polisilicio.
10. 10. Una piastrina di semiconduttore ottenuta da una fetta di materiale comprendente una pluralità di strati di materiale impilati, detta piastrina essendo ottenuta in una rispettiva posizione nella fetta mediante un processo di fabbricazione, la piastrina includendo un indice di piastrina indicativo della posizione nella fetta, caratterizzato dal fatto che detto indice di piastrina è formata in accordo con una qualunque tra le rivendicazioni precedenti.