TWI524445B

TWI524445B - Manufacturing method of semiconductor device

Info

Publication number: TWI524445B
Application number: TW099121226A
Authority: TW
Inventors: Hiroki Shinkawata
Original assignee: Renesas Electronics Corp
Priority date: 2009-07-28
Filing date: 2010-06-29
Publication date: 2016-03-01
Also published as: TW201130066A; JP5565767B2; CN101986426A; JP2011029498A; US8367432B2; US20110027917A1; CN101986426B

Description

半導體裝置之製造方法

本發明關於半導體裝置之製造方法，特別關於具有切斷半導體晶圓之工程的半導體裝置之製造方法。

半導體裝置通常藉由進行晶圓等級之諸工程的前工程，以及包含劃片(scribling)工程的後工程來製造。

前工程所形成之半導體晶圓，係具有分別成為半導體晶片的複數個半導體晶片區域，及設於該複數個半導體晶片區域之間的劃片區域。劃片區域，係進行劃片(切割)用而設置之區域之同時，亦為微影(lithography)用之定位標記，以及製程管理用之各種測試(PCM：Process Control Monitor，製程監控測試)被配置之區域。

例如依據特開2007-49067號公報(專利文獻1)，半導體晶圓係包含沿著第1方向被形成之第1劃片區域。第1劃片區域係藉由平行於第1方向的假想線被分割為第1區域及第2區域。第1區域具有對準標記(微影(lithography)用定位標記)區域，第2區域具有檢測用標記(PCM)區域。

於後工程係使用PCM進行半導體晶片區域之各個檢測。之後，藉由劃片將複數個半導體晶片區域之各個切斷成為複數個半導體晶片。於該切斷時若PCM未被切落，則PCM會殘留於半導體晶片，因為該殘留之PCM，半導體裝置及其製造方法相關之隱密資訊有可能洩漏。因此，防止該資訊洩漏之技術被提案。

例如特開平10-256324號公報(專利文獻2)之技術，其特徵為介由形成於劃片上之測試用焊墊來進行ROM(唯讀記憶體)內部電路之測試之半導體晶圓，測試用焊墊在沿劃片被切斷時係被破壞為其特徵。

(專利文獻)

專利文獻1：特開2007-49067號公報

專利文獻2：特開平10-256324號公報

半導體裝置之微細化伴隨著構造之複雜化及配線多層化，微影用定位標記及PCM之總數變為增大。因此，欲將微影用定位標記及PCM，構成為沿著劃片區域之延伸方向以單列並列之圖案時，變為無法配列完全。此情況下，微影用定位標記及PCM之配列，必須沿著劃片區域之延伸方向以並行之複數列予以並列之圖案。

此種將並行之複數列予以並列之圖案之中僅1列藉由劃片被切落時，包含於殘留之列之PCM有可能使資訊洩漏之問題存在。

又，上述並行之複數列予以並列之圖案之全體藉由劃片被切落時，劃片之寬度變大。因此，須配合上述大的寬度而使用專用之切刃(dicer)。另外，藉由劃片被切落之量變多時，切屑產生較多，該切屑附著於半導體晶片導致良品率降低。

本發明有鑑於上述問題，目的在於提供可以設置更多之微影用定位標記及PCM，而且可防止PCM引起之資訊洩漏的半導體裝置之製造方法。

本實施形態之半導體裝置之製造方法係具有以下工程。形成具有複數個第1半導體晶片區域及第1劃片區域之第1半導體晶圓。藉由切掉第1半導體晶圓之第1劃片區域之一部分，而將複數個第1半導體晶片區域切斷成為複數個第1半導體晶片。在複數個第1半導體晶片區域所挾持之上述第1劃片區域之一部分，使第1區域與第2區域被平行配置。於該第1區域係配置有由第1監控測試、第2監控測試、以及第3監控測試所選擇之其中至少1個監控測試，該第1監控測試係用於進行主動元件與被動元件之其中至少之一之電氣評估，該第2監控測試係用於進行尺寸管理，該第3監控測試係用於進行膜厚測定者。於該第2區域係配置有微影用定位標記。於上述切斷工程係切掉上述第1區域。

依據本實施形態，在第1劃片區域之一部分係使第1區域與第2區域被平行配置。亦即，第1區域與第2區域，係以沿著第1劃片區域並行之複數列予以並排之圖案而被配置。如此則，可以設置更多數之定位標記及PCM。

另外，藉由切掉第1區域，如此則，用於進行主動元件與被動元件之其中至少之一之電氣評估的第1監控測試、用於進行尺寸管理的第2監控測試、以及用於進行膜厚測定的第3監控測試之任一均被除去。因此可防止第1～第3監控測試之其中至少之一引起之資訊洩漏。

以下依據圖面說明本發明之實施形態。

(第1實施形態)

參照圖1、2，本實施形態之半導體裝置之製造方法所形成之第1半導體晶片CHa，係經由劃片工程，於平面上以被第1～第4晶片端面CE1～CE4包圍的方式而形成。第1～第4晶片端面CE1～CE4，於平面上以構成長方形(包含正方形，以下亦同)之4邊的方式被配置，另外，第1晶片端面CE1與第3晶片端面CE3係被平行配置，第2晶片端面CE2與第4晶片端面CE4係被平行配置。

又，第1半導體晶片CHa，係具有：半導體基板SUB，第1半導體晶片區域CRa，及複數個微影用定位標記MK。半導體基板SUB例如為矽基板，第1半導體晶片區域CRa及微影用定位標記MK之各個係被形成於半導體基板SUB上。

第1半導體晶片區域CRa係具有：內部電路區域CT，密封環SR，及外周部PR。密封環SR係藉由環狀形狀來區隔第1半導體晶片區域CRa。亦即，密封環SR係區隔位於第1半導體晶片區域CRa中央的內部電路區域CT與位於第1半導體晶片區域CRa之外周側的外周部PR。

具體言之為，於平面上，密封環SR係以被沿著第1晶片端面CE1配置的第1邊S1、沿著第2晶片端面CE2配置的第2邊S2、沿著第3晶片端面CE3配置的第3邊S3、以及沿著第4晶片端面CE4配置的第4邊S4包圍的方式而形成。第1邊S1與第3邊S3係被平行配置，第2邊S2與第4邊S4係被平行配置。

第1晶片端面CE1與第1邊S1間之距離D1，係大於第3晶片端面CE3與第3邊S3間之距離D3。另外，CE2與第2邊S2間之距離D2，係大於第4晶片端面CE4與第4邊S4間之距離D4。藉由此一距離關係，於平面上第1半導體晶片區域CRa，係偏向第3晶片端面CE3及第4晶片端面CE4之各個被配置。結果，在第1晶片端面CE1與第1邊S1之間，以及在CE2與第2邊S2之間，分別設置配置第2區域RB1及RB2用的充分之空間。

複數微影用定位標記MK係作為微影工程之標記，係於第2區域RB1、RB2(總稱為RB)之各個之中，沿第1邊S1及第2邊S2被配類。第2區域RB1、RB2以及微影用定位標記MK之詳細連同製造方法係如如後述說明。

主要參照圖3，本實施形態之半導體裝置之製造方法所形成之第2半導體晶片CHb，係和第1半導體晶片CHa不同，不具備第2區域RB。另外，第2半導體晶片區域CRb，係和第1半導體晶片區域CRa(圖1)不同，於平面上未被偏心配置於第2半導體晶片CHb內。另外，第2半導體晶片CHb，係取代第1半導體晶片CHa之第1半導體晶片區域CRa，而具有第2半導體晶片區域CRb。

以下說明第1半導體晶片CHa(圖1、2)之製造方法。參照圖4、5，首先，第1半導體晶圓WFa被形成。亦即，於半導體基板SUB上，複數個第1半導體晶片區域CRa以及第1劃片區域SCa，係藉由包含微影法之半導體製造技術被形成，而形成第1半導體晶圓WFa。

第1劃片區域SCa，係被插入相鄰之第1半導體晶片區域CRa，具有寬度SWa。寬度SWa，係設為於其中能配置複數列LP、亦即第1列LA及第2列LB之充分之寬度。第1列LA係用於配置如後述說明之第1區域的列，另外，除第1區域以外亦可配置第2區域RB之列。第2列LB，係用於配置第2區域RB的列，為禁止第1區域之配置之列。

於本實施形態之微影中，於圖4使2×2=4個第1半導體晶片區域CRa以1區塊(1 shot)進行曝光。之後，複數區塊以互相之外緣相接的方式被進行，而於第1半導體晶圓WFa上進行所要個數之第1半導體晶片區域CRa之曝光。

主要參照圖6更詳細說明第1半導體晶圓WFa之中，微影法之和1區塊相當之區域。在被相鄰之第1半導體晶片區域CRa挾持之第1劃片區域SCa之一部分，使第1區域RA及第2區域RB被平行配置。

於第1區域RA，係被配置由第1監控測試、第2監控測試MN2a～MN2c(圖8(A)～(C))以及第3監控測試MN3(圖9)所選擇之至少1個監控測試。

第1監控測試，係進行形成於內部電路區域CT之主動元件(電晶體等)及被動元件(電阻、電容等)之其中至少之一之電氣評估者，詳細說明如後。第2監控測試MN2a～MN2c(圖8(A)～(C))，係進行形成於內部電路區域CT之電路之尺寸管理者，例如藉由電子顯微鏡來進行尺寸測定而進行尺寸管理。第3監控測試MN3(圖9)，係進行形成於內部電路區域CT之薄膜之膜厚測定者，例如藉由光學方法來測定膜厚。

於第2區域RB，係被配置作為微影用定位標記MK(圖1)之例如微影用定位標記MKa～MKc(圖7(A)～(C))。微影用定位標記MKa係微影工程中之重疊檢測用之標記，微影用定位標記MKb、MKc係步進機(stepper)之對準用標記。

之後，藉由使用切刃(dicer)之劃片(scribing)工程(切斷工程)，切掉第1半導體晶圓WFa之第1劃片區域SCa(圖4)之中沿著劃線SL(圖6)之部分。如此則，複數個第1半導體晶片區域CRa被切斷成為複數個第1半導體晶片CHa(圖1)。

劃線SL係沿第1列LA被定位。另外，切刃所切掉之區域之寬度，係設為和第1區域RA之寬度大約相同，或較其稍大之寬度。因此，實施劃片時，沿著第1列LA被配置之第1區域RA(圖6)係被切掉，第1區域RA不殘留於第1半導體晶片CHa(圖1)。反之，第2區域RB之至少一部分，係沿著未被切掉之第2列LB被配置，而殘留於第1半導體晶片CHa。以下更進一步說明該第2區域RB。

在第1半導體晶圓WFa(圖4)被實施劃片前之時點，於平面上至少第2區域RB(圖6)之一部分，係被配置於成為第1晶片端面CE1(圖2)之位置與第1邊S1之間。於平面上(圖2)第2區域RB係具有：和第1邊S1平行之長邊LS，及和第1邊S1垂直的短邊SS。於實施劃片時，第2區域RB之一部分於垂直於長邊LS之方向被切掉的動作，以及第2區域RB完全未被切掉之動作之其中任一被執行。如此則，至少第2區域RB之一部分會殘留於第1半導體晶片CHa。

又，於圖6，1點虛線所示劃線SL，係關於如圖6所對應之1區塊形成之第1畫線區域SCa區域，又，2點虛線所示劃線SL，係關於和上述區塊鄰接之其他區塊所形成之第1畫線區域SCa區域(未圖示)。

接著說明第1監控測試。參照圖10、11，第1監控測試MN1a，係對形成於內部電路區域CT之主動元件(電晶體等)與被動元件(電阻、電容等)之其中至少之一進行電氣評估者，係1種之TEG(Test Element Group)。另外，第1監控測試MN1a係被配置於第1區域RA，具有複數個測試元件TE，及複數個測試電極焊墊TP。測試電極焊墊TP，具體言之為，測試電極焊墊TP0～TP7被整列配置成為1列。於彼等測試電極焊墊TP0～TP7之下部被配置有測試元件TE。於圖11，係代表性圖示形成於測試電極焊墊TP3及TP4正下方區域之測試元件TE3及TE4。彼等測試元件TE3及TE4之一例可使用MOS電晶體(絕緣閘極型場效電晶體)。MOS電晶體為4端子元件，具有源極端子S、汲極端子D、控制閘極端子G及背閘極(back gate)端子B。

測試元件TE3，其之控制閘極端子G係介由第1金屬配線ML0及導孔(via)V0電連接於測試電極焊墊TP0，其之源極端子S係介由第1金屬配線ML0及導孔V2，被連接於鄰接之測試電極焊墊TP2，其之汲極端子D係介由第1金屬配線ML0及導孔V4，電連接於鄰接之測試電極焊墊TP4，其之背閘極端子B係介由第1金屬配線ML0及導孔V6，電連接於鄰接之測試電極焊墊TP6。

測試元件TE4，其之控制閘極端子G介由第2金屬配線ML1及導孔V1電連接於測試電極焊墊TP1，源極端子S係介由第2金屬配線ML1及導孔V3電連接於鄰接之測試電極焊墊TP3，汲極端子D係介由第2金屬配線ML1及導孔V5電連接於鄰接之測試電極焊墊TP5，另外，背閘極端子B係介由第2金屬配線ML1及導孔V7電連接於測試電極焊墊TP4。

金屬配線ML0、ML1係不同配線層之配線，例如第1金屬配線ML0為第1層金屬配線層之配線，第2金屬配線為上層之第2層金屬配線層之配線。

如圖11所示，1個測試元件TE(TE3或TE4)，係被電連接於鄰接之電極焊墊，另外，被電連接於在其兩側所鄰接之電極焊墊以每隔1個測試電極焊墊而呈鄰接之測試電極焊墊。因此，測試元件TE，係於測試電極焊墊列被電連接於偶數編號之測試電極焊墊或奇數編號之測試電極焊墊。

第1金屬配線ML0及第2金屬配線ML1為不同配線層之配線。藉由使用不同配線層之配線，獲取鄰接之測試電極焊墊與測試元件TE間之電連接，可以迴避配線之衝突而形成對於鄰接測試電極焊墊之連接。

參照圖12，測試電極焊墊TP0～TP6被配置。和彼等測試電極焊墊TP0～TP6之各個對應，而使第1層島狀金屬部IM1～IM4作為接觸用之中間配線被配置。彼等第1層島狀金屬部IM1～IM4係互呈分離，可通過彼等之間配設配線。

第1層島狀金屬部IM1～IM4，係使用和在半導體晶片上形成之半導體裝置使用之第1層金屬配線層之配線之製造工程同一工程而形成。另外，於各測試電極焊墊，係對應於半導體晶片上之各配線層設置島狀金屬部，但於圖12以形成於第1層金屬配線層之島狀金屬部為代表予以圖示。

和島狀金屬部IM1～IM4之各個對應而設置導孔VA。導孔VA係包含貫穿孔及填充該貫穿孔之導電性材料兩者。如此則，可將配設於1個配線層之配線連接於島狀金屬部，進而藉由配置於上層之島狀金屬部來電連接最上層之測試電極焊墊。彼等之第1層島狀金屬部，係於測試電極焊墊以同一配置被形成。因此，於各測試電極焊墊對應之第1層島狀金屬部係以同一參照符號表示。

測試元件TE3及TE4，係如圖11所示，為4端子電晶體(MOS電晶體)。該4端子電晶體係被形成於半導體基板區域上之活化區域。該活化區域係包含源極雜質區域SI、汲極雜質區域DI、及背閘極取出用之雜質區域(背閘極雜質區域)BI。彼等之雜質區域SI、DI、及BI為低電阻區域。介由背閘極雜質區域BI對形成有電晶體之基板區域(背閘極)供給偏壓。

於源極雜質區域SI與汲極雜質區域DI之間被形成閘極電極GE。源極端子S、汲極端子D及背閘極端子B，係分別藉由雜質區域SI、DI、及BI以及對應之接觸部CT分別構成。

閘極電極GE，係藉由較金屬配線下層之多晶矽來形成，介由被形成於閘極電極取出區域的導孔VA而電連接於對應之閘極電極配線(金屬配線)。

於測試元件TE3，閘極電極GE係介由導孔VA電連接於第1層金屬配線M01。該閘極電極配線GE所連接之第1層金屬配線M01，係通過對測試電極焊墊TP3設置之島狀金屬部IM1與IM3之間之區域，而且沿著測試電極焊墊TP1及TP2延伸，而電連接於測試電極焊墊TP0之島狀金屬部IM1。該島狀金屬部IM1及第1層金屬配線M01係形成於同一配線層。另外，源極雜質區域SI係介由接觸部CT電連接於第1層金屬配線M02。該第1層金屬配線M02，係通過測試電極焊墊TP3之島狀金屬部IM3與IM4之間之區域，而且延伸於測試電極焊墊TP2之島狀金屬部IM1與IM2之間，而電連接於測試電極焊墊TP2之島狀金屬部IM1。汲極雜質區域DI係介由導孔電連接於第1層金屬配線M03。該第1層金屬配線M03，係通過對測試電極焊墊TP3而設之第1層島狀金屬部IM1與IM2之間，而電連接於針對鄰接之測試電極焊墊TP4設置之第1層島狀金屬部IM3。

測試元件TE3之背閘極雜質區域BI，係介由接觸部電連接於第1層金屬配線M04。該第1層金屬配線M04，係通過對測試電極焊墊TP3而設之第1層島狀金屬部IM2與IM4之間，沿著測試電極焊墊TP4、TP5而延伸，而電連接於設於測試電極焊墊TP6之第1層島狀金屬部IM4。

關於測試元件TE4，閘極電極GE係介由導孔(鎢栓塞)電連接於第2層金屬配線M11。該第2層金屬配線M11，係通過對測試電極焊墊TP4設置之第1層島狀金屬部IM1與IM3之間(亦即上層之第2層島狀金屬部)之區域，由測試電極焊墊TP3至PT2延伸，而電連接於在測試電極焊墊TP1之第1層島狀金屬部IM1上層所設置之第2層島狀金屬部。

源極雜質區域SI係介由導孔(鎢栓塞)電連接於第2層金屬配線M12。該第2層金屬配線M12，係通過對測試電極焊墊TP4設置之島狀金屬部IM3與IM5之間(亦即第2層島狀金屬部之間)之區域，而電連接於在針對鄰接之測試電極焊墊TP3而設的島狀金屬部IM1之上層被設置之島狀金屬部。於該圖12並未圖示藉由第2層金屬配線形成之第2層島狀金屬部。

汲極雜質區域DI，係介由導孔(鎢栓塞)電連接於第2層金屬配線M13。該第2層金屬配線M13，係通過對測試電極焊墊TP4設置之第1層島狀金屬部IM1與IM2之間(亦即上層之第2層島狀金屬部之間)之區域，而電連接於在鄰接之測試電極焊墊TP5的島狀金屬部IM3之上層被設置之第2層島狀金屬部。

背閘極雜質區域BI，係介由導孔(鎢栓塞)電連接於第2層金屬配線M14。該第2層金屬配線M14，係通過對測試電極焊墊TP4設置之島狀金屬部IM2與IM4之區域之間(上層之第2層島狀金屬部之間)，而介由測試電極焊墊TP5及TP6電連接於如圖11所示測試電極焊墊TP7之第2層島狀金屬部(對應於第1層島狀金屬部IM4被設置)。

如圖12所示，利用第1層金屬配線M01～M04作為如圖11所示第1金屬配線ML1，利用第2層金屬配線M11～M14作為第2金屬配線ML1。彼等第1層金屬配線及第2層金屬配線為不同之配線層之配線，可將各測試元件之端子，與正上方對應之測試電極焊墊以及每隔1個鄰接之測試電極焊墊，在不伴隨配線衝突之情況下予以電連接。

另外，針對測試電極焊墊，將中間配線層之金屬部形成為島形狀，將各個予以分離而形成配線通過區域。如此則，可將和測試電極焊墊正下方之區域近接之測試元件，在和對應之正上方之測試電極焊墊之金屬部不衝突之情況下，予以電連接於鄰接之測試電極焊墊。

參照圖13表示由第1層金屬配線及第2層金屬配線構成之島狀金屬部。彼等島狀金屬部並未出現於沿著線L13～L13之斷面構造，因此，於圖13以虛線表示彼等之島狀金屬部。

於測試元件TE3，源極雜質區域SI及汲極雜質區域DI，係分別介由接觸部CT電連接於第1層金屬配線M02及第1層金屬配線M03。第1層金屬配線M02係電連接於對測試電極焊墊TP2設置之第1層島狀金屬部IM1。

第1層島狀金屬部IM1，係電連接於由第2層金屬配線形成之第2層島狀金屬部IM21。和該第2層金屬部IM21鄰接，針對測試電極焊墊TP3設置第2層島狀金屬部IM23。第1層金屬配線M03，係介由對測試電極焊墊TP4設置之第1層島狀金屬部IM3電連接於第2層島狀金屬部IM23。

於測試元件TE4，源極雜質區域SI及汲極雜質區域DI，係分別介由接觸部CT電連接於第1層中間配線。彼等中間配線，係介由導孔(栓塞)電連接於第2層金屬配線M12及M13。第2層金屬配線M12，係電連接於對測試電極焊墊TP3設置之第2層島狀金屬部IM21，第2層金屬配線M13，係電連接於對測試電極焊墊TP5設置之第2層島狀金屬部IM23。彼等第2層島狀金屬部IM21及IM23，係分別電連接於第1層島狀金屬部IM1及IM3。

金屬配線係使用銅配線，藉由鑲嵌法形成配線及栓塞(導孔填衝)。接觸部CT，通常由鎢栓塞形成。最上層之測試電極焊墊係由鋁配線形成。較該測試電極焊墊TP更下層、而且較閘極電極更上層之金屬配線均使用銅配線形成。

參照圖14，對測試電極焊墊TP0設置之島狀金屬部IM1，係電連接於第1層金屬配線M01。對測試電極焊墊TP1設置之第2層島狀金屬部IM21，係電連接於第2層金屬配線M11。如此則，藉由使用不同配線層之配線，可實現測試元件TE3與TE4之閘極電極之電連接。

關於對測試電極焊墊TP3而設置之島狀金屬部IM3、IM23、IM1及21，於圖12所示配置中，配線未被連接。

對各測試電極焊墊而設置之島狀金屬部係介由導孔(栓塞)電連接於對應之測試電極焊墊。如此則，可將測試元件TE3及TE4電連接於，鄰接之測試電極焊墊以及鄰接焊墊、甚至沒隔1個之鄰接測試電極焊墊。

又，第2層以上之金屬配線(銅配線)以及其下部之導孔，係使用鑲嵌法形成，配線形成及導孔填充可同時進行。

參照圖15，表示測試電極焊墊TP0～TP3之構造。又，於圖15，和如圖12所示構成要素對應之部分附加同一參照符號。

測試電極焊墊TP0～TP3係由最上層之鋁配線形成。針對彼等測試電極焊墊TP0～TP3，係對應於各半導體晶片上被形成之金屬配線層之配線而設置島狀金屬部。圖15之例係表示使用4層之銅配線以及最上層之鋁配線之5層金屬配線構造。於該構成，測試電極焊墊之島狀金屬部之配置為相同。於某一測試電極焊墊TP(TP0～TP3)，配列於高度方向的第1層、第2層、第3層及第4層島狀金屬部IM1、IM21、IM31及IM41，係介由導孔VA互相電連接，另外電連接於對應之測試電極焊墊TP。同樣，配列於高度方向的第1層、第2層、第3層及第4層島狀金屬部IM2、IM22、IM32及IM42係介由導孔VA互相電連接，而且，另外電連接於對應之測試電極焊墊TP。配列於高度方向的島狀金屬部IM3、IM23、IM33及IM43係介由導孔VA互相電連接，而且，另外電連接於對應之測試電極焊墊TP。同樣，配列於高度方向的島狀金屬部IM4、IM24、IM34及IM44係介由導孔VA互相電連接，而且，另外電連接於對應之測試電極焊墊TP。

對於測試元件TE3及TE4，係以針對源極雜質區域SI及閘極電極GE之接觸部CT之電連接為代表圖示。該測試元件TE3之源極雜質區域SI係4介由接觸部CT電連接於第1層金屬配線M02。第1層金屬配線M02，係通過對應之測試電極焊墊TP3之第1層島狀金屬部IM3與IM4之間之區域，而電連接於鄰接之測試電極焊墊TP2之第1層島狀金屬部IM1。測試元件TE之閘極電極GE，係介由接觸部CT電連接於第1層金屬配線M01。該第1層金屬配線M01，係通過對應之測試電極焊墊TP3之第1層島狀金屬部IM3與IM1之間之區域，而且通過測試電極焊墊TP2及TP1之外部，電連接於測試電極焊墊TP3之第1層島狀金屬部IM1。

於測試元件TE4，其之源極雜質區域SI，係介由接觸部CT及中間配線及導孔(栓塞)電連接於第2層金屬配線M12。該第2層金屬配線M12，係電連接於測試電極焊墊TP3之第2層島狀金屬部IM21。閘極電極GE，係介由接觸部CT及中間配線及導孔電連接於第2層金屬配線M11。該第2層金屬配線M11，係超出測試電極焊墊TP3及T2朝外部延伸被配置，被電連接於測試電極焊墊TP1之第2層島狀金屬部IM21。

如圖15所示，測試元件TE3及TE4，其之金屬配線係以通過對應之測試電極焊墊之島狀金屬部之間之間隙區域而被配設，被電連接於鄰接之測試電極焊墊或於其之1個鄰接之測試電極焊墊之同一層之島狀金屬部，因此被電連接於鄰接之測試電極焊墊。

針對最上層之測試電極焊墊，將金屬部設為島狀(L字型形狀)，如此則，即使對各測試電極焊墊整列配置測試元件時，以可以迴避配線之衝突之同時，於鄰接之測試電極焊墊，將各測試元件之端子予以電連接。另外，針對鄰接之測試元件使用不同配線層之配線，如此則，可防止配線之衝突進行對電極/端子之配線配置。

又，於圖15，4層之金屬配線被使用於測試元件與測試電極焊墊之間之配線，各配線係於同一層之島狀金屬部被電連接。但是，對測試電極焊墊被配置之島狀金屬部，其層數係依據近接於半導體晶片上之半導體裝置所利用之配線層之數而予以決定。

參照圖16～19說明測試元件TE及測試電極焊墊TP之形成方法。

首先，如圖16所示，在形成有分斷線(劃線)的分斷區域(劃片區域)的半導體基板SUB上，對應於各測試電極焊墊配置區域而形成元件形成區域EFR。該元件形成區域EFR，在測試元件TE3及TE4如上述說明為MOS電晶體時，係作為背閘極區域被利用。於該元件形成區域EFR4之表面，作為活化區域而形成源極雜質區域SI、汲極雜質區域DI及背閘極雜質區域BI。背閘極雜質區域BI與元件形成區域EFR為同一導電型，介由背閘極雜質區域BI對元件形成區域EFR施加背閘極偏壓。源極雜質區域SI及汲極雜質區域DI係和元件形成區域EFR為不同之導電型。

之後，於源極雜質區域SI與汲極雜質區域DI之間，介由閘極絕緣膜(未圖示)形成閘極電極GE。

之後，如圖17所示，對各測試元件TE3及TE4形成電極配線，針對汲極雜質區域DI、源極雜質區域SI及背閘極雜質區域BI，分別形成例如由鎢栓塞構成之接觸部CT，另外，對閘極電極GE亦形成接觸部CT。之後，將第1層金屬配線形成為特定之圖案。於測試元件TE3，源極雜質區域SI所連接之接觸部CT，係介由第1層金屬配線M0電連接於，被形成於鄰接之測試電極焊墊的第1層島狀金屬部IM1。同樣，對汲極雜質區域DI而設置之接觸部CT，亦介由第1層金屬配線M03電連接於，針對鄰接之測試電極焊墊而設的第1層島狀金屬部IM3。另外，對閘極電極GE及背閘極雜質區域BI，分別之接觸部CT亦被電連接於第1層金屬配線M01及M04。

關於測試元件TE4，亦對於接觸部CT而形成以第1層金屬配線形成之中間配線IL。對於測試元件TE4，在第1層金屬配線之形成時，係無法對設於其他測試電極焊墊之島狀金屬部進行連接。

如圖17所示測試元件TE3之第1層金屬配線之配線係如下進行。亦即，如圖18所示，通過設於對應之測試電極焊墊之第1層島狀金屬部IM3與IM4之間，而配設第1層金屬配線M01，而被電連接於鄰接之測試電極焊墊之第1層島狀金屬部IM1。如此則，即使對應於測試電極焊墊而配設測試元件時，亦可以將測試元件之電極配線，在不和對應之測試電極焊墊之島狀金屬部衝突情況下，電連接於鄰接之測試電極焊墊之島狀金屬部。關於其他之汲極電極配線、背閘極電極取出配線以及閘極電極配線，彼等之配線亦可以通過鄰接之對應之島狀金屬部之間之區域而被配置。

之後，如圖19所示，第2層金屬配線被形成為特定圖案。於該工程，關於測試元件TE4，第2層金屬配線係被電連接於設於下部之接觸部CT的中間配線IL。亦即，源極雜質區域SI，係介由接觸部CT、中間配線IL及第2層金屬配線M12，被電連接於設於鄰接之測試電極焊墊的島狀金屬部IM1及I21。汲極雜質區域DI，係藉由第2層金屬配線M13電連接於設於鄰接之測試電極焊墊的第2層島狀金屬部IM23，而且另外，電連接於下層之第1層島狀金屬部IM3。針對閘極電極GE及背閘極雜質區域BI，亦分別形成第2層金屬配線M11及M14，被電連接於設於對應之測試電極焊墊的第2層島狀金屬部。

在使用該第2層金屬配線之電連接時，如圖18所示，可以通過設於對應之測試電極焊墊TP3的第2層島狀金屬部之間而配設第2層金屬配線，可迴避配線之衝突而將測試元件電連接於鄰接之測試電極焊墊。

之後，藉由和半導體晶片上之半導體裝置之元件之配線同一工程，由各上層之金屬配線(銅配線)來形成島狀金屬部。於金屬配線之最終工程，作為最上層金屬配線係使用鋁配線來形成測試電極焊墊TP，如圖12～15所示TEG被形成。

彼等圖16～19所示測試元件、島狀金屬部、及測試電極焊墊之製造，係藉由和形成於半導體晶片上之半導體裝置之元件之形成及配線同一工程來進行。

參照圖20簡單說明本實施形態之半導體裝置之製造工程。

首先，晶圓製程被執行(步驟SS1)，於半導體晶圓上之各晶片區域形成所要目標之半導體裝置。和該半導體裝置之元件及配線之形成並行，於劃片之區域形成TEG。

晶圓製程結束後，執行晶圓級之測試(步驟SS2)。於該測試工程係執行元件及半導體晶片之評估。另外，使用TEG進行MOS電晶體之臨限值電壓以及互導(trans conductance)等各種管理項目對應之信賴性評估。於利用該TEG之測試工程中，如圖21所示，1個測試項目分2階段執行。參照圖21說明使用該TEG之測試工程。

如圖21之上段所示，作為TEG可考慮測試電極焊墊TP0～TP(2n+1)被配列之狀態。於該測試工程，係使探針PP0～PPn(總稱為探針PP)接觸偶數測試電極焊墊TP0、TP2、…、TP(2n)。該測試用探針PP0～PPn之間距為2‧LT，另外，測試電極焊墊TP0～TP(2n+1)之間距為LT。例如焊墊之間距為60μm，探針之間距為120μm。作為TEG1，係使探針PP0～PPn接觸偶數測試電極焊墊TP0～TP(2n)而執行測試。此情況下，測試係對配置於奇數測試電極焊墊TP3、…、TP(2n-1)下部之測試元件TEo進行。因此，可以在不影響探針對於測試對象元件之接觸之情況下，進行對各測試元件之測試。測試元件為MOS電晶體時，作為測試項目可為例如臨限值電壓Vth或互導gm等。

接著，在進行探針PP0～PPn對偶數測試電極焊墊TP0～TP(2n)之接觸測試結束後，使探針僅移動1‧LT。如此則，如圖21之下段所示，探針PP0～PPn移動1電極焊墊間距分，亦即，僅移動探針間距之1/2，因此探針PP0～PPn接觸於奇數測試電極焊墊TP1～TP(2n+1)。於此狀態下執行TEG之測試。此情況下，測試元件TE，係針對被配置於偶數測試電極焊墊TP4、…、TP(2n-2)下部之測試元件TEe執行測試。

因此，關於該半導體晶片之測試管理項目，藉由依序進行測試元件群TEG1及TEG2之測試，可完成對應於該半導體晶片設置之TEG全體之測試。TEG元件之數設置多數，因此可針對多數管理項目進行評估，可以正確判斷半導體裝置之良/不良，可獲得高信賴性之半導體裝置。

於該晶圓級之測試，針對形成於半導體晶片之半導體裝置之電路特性、電路動作不良等，亦使用半導體晶片上之焊墊進行評估。

再度回至圖20，步驟SS2之晶圓級測試工程結束後，依據半導體晶圓上之劃線進行切割(dicing)，分割成為各個第1半導體晶片CHa(圖1)(步驟SS3)。

接著，將各個第1半導體晶片CHa之中經由晶圓級測試判斷為良品之半導體晶片，進行封裝(步驟SS4)。於封裝後執行最終出廠前之測試(例如預燒(burn-in)等)(步驟SS5)，最終之良品成為製品被出廠。

以下說明第2半導體晶片CHb(圖3)之製造方法。參照圖22、23，首先，形成第2半導體晶圓WFb。亦即，於半導體基板SUB上，藉由微影(lithography)法形成複數個第2半導體晶片區域CRb及第2畫片區域SCb，而形成第2半導體晶圓WFb。

第2畫片區域SCb係被鄰接之第2半導體晶片區域CRb挾持，具有寬度SWb。寬度SWb，係設為於其中配置單數列LO之充分之寬度，而且小於寬度SWa(圖5)。沿該列LO配置第1區域RA及第2區域RB。因此，在被鄰接之第2半導體晶片區域CRb挾持之第2畫片區域SCb，以1列被配置第1區域RA及第2區域RB。

於本實施形態之微影，於圖22係以2×2=4個第2半導體晶片區域CRb為1區塊被實施曝光。複數個區塊係以互相之外周部之一部分重疊而被進行，如此則，於第2半導體晶圓WFb上使所要個數之第2半導體晶片區域CRb被曝光。

主要參照圖24更詳細說明第2半導體晶圓WFb之中，微影法中和1區塊相當之區域(1區塊單位之區域)。在被鄰接之第2半導體晶片區域CRb挾持之第2畫片區域SCb之一部分，以直列方式配置第1區域RA及第2區域RB。

又，空白區域BK係微影工程中於該區塊內未被進行曝光之區域，係藉由和該區塊鄰接被進行之其他區塊而被曝光之區域。例如於圖24，在位於右上之空白區域BK，被形成和包含位於左上之第2區域RB的第2畫片區域SCb同樣之區域。另外，在位於右下之空白區域BK，係被形成和包含位於右上之第1區域RA的第2畫片區域SCb同樣之區域。

之後，使用和第1半導體晶圓WFa(圖4)之劃片所使用者同一之切刃進行劃片。如此則，第2半導體晶圓WFb之第2畫片區域SCb(圖22)之中，沿劃線SL(圖24)之部分被切掉。如此則，複數個第2半導體晶片區域CRb被切斷為複數個第2半導體晶片CHb(圖3)。

劃線SL係沿列LO被定位，另外，上述微影切掉之區域之寬度，係和第1區域RA之寬度大略同樣，因此，進行劃片時，沿列LO被配置之第1區域RA(圖24)係被切掉被除去。結果，於第2半導體晶片CHb(圖3)未殘留第1區域RA。另外，第2區域RB亦和第1區域RA同時被切掉被除去。

依據本實施形態，如圖6所示，於第1畫片區域SCa之一部分使第1區域RA及第2區域RB被平行配置。亦即，第1區域RA及第2區域RB，係以沿著第1畫片區域SCa並行之複數之列LP並列之圖案被配置。如此則，可設置更多之微影用定位標記及PCM。

又，沿著沿第1列LA被定位之劃線SL，使和第1區域RA之寬度大約同一寬度之劃片被進行。如此則，僅配置於第1列LA之第1區域RA被切掉除去，因此，第1監控測試MN1a、第2監控測試MN2a～MN2c、及第3監控測試MN3之任一均被除去。因此，可以防止彼等監控測試之至少1個引起之資訊洩漏。

另外，假設藉由劃片而使第1半導體晶圓WFa之第1列LA及第2列LB雙方被切掉時，第1區域RA可自由配置於第1列LA與第2列LB之任一。但是，此情況下，欲切掉第1列LA及第2列LB雙方時需要增大切刃之寬度。此情況下，第2半導體晶圓WFb(圖23)須設為該切刃之較大寬度以上。因此，第2半導體晶圓WFb中之第2畫片區域SCb之比例增大，由1片第2半導體晶圓WFb所能獲得之第2半導體晶片CHb之數變少之問題存在。

相對於此，依據本實施形態，係以使第2列LB殘留的方式來決定切刃之寬度。亦即，如上述說明，和第1列LA及第2列LB雙方被切掉之情況比較，切刃之寬度變小。如此則，第2半導體晶圓WFb之寬度SWb(圖23)可設為較小，可抑制第2半導體晶圓WFb中之第2畫片區域SCb之比例。因此，可增多由1片第2半導體晶圓WFb所能獲得之第2半導體晶片CHb之數。

又，在測試電極焊墊TP正下方之區域配置測試元件TE，使彼等測試元件TE電連接於，和對應之正上方之測試電極焊墊TP所鄰接之測試電極焊墊TP以及每隔1個電極焊墊TP呈鄰接之測試電極焊墊TP。探針PP之間距為測試電極焊墊TP之2倍，利用習知探針卡可以進行更多數測試圖案之測試。

又，於各測試電極焊墊TP下部配置測試元件TE。因此，和在測試電極焊墊TP之間之區域配置測試元件TE之構成比較，不會伴隨面積之增大，而可以增加測試元件TE之數，可以配置和更多數之測試管理項目對應之測試元件TE而進行測試。另外，測試時，於測試對象之測試元件TE正上部之測試電極焊墊TP未被接觸探針PP，應力等之不良影響不會施加於測試對象之測試元件TE，可以進行正確之測試。

(第2實施形態)

參照圖25，本實施形態之半導體裝置之製造方法所形成之第1半導體晶片CHc，係在第1實施形態之第1半導體晶片CHa形成有微影用定位標記MK之區域之一部分，取代微影用定位標記MK而具有測試電極焊墊TP。

圖26表示本實施形態之晶圓級之微影法之1區塊單位之區域。沿第1列LA配置第1區域RA及RAe，另外，沿第2列LB配置第2區域RB及第3區域RC。換言之，在鄰接之第1半導體晶片區域CRa所挾持之第1畫片區域SCa之一部分平行配置第1區域RA及第2區域RB，在其他之一部分平行配置第1區域RAe及第3區域RC。

參照圖27，於第1區域RAe被配置測試元件TE，於第3區域RC被配置測試電極焊墊TP。測試元件TE係和第1實施形態者同樣，相當於進行主動元件(電晶體等)及被動元件(電阻、電容等)之其中至少之一之電氣評估用的第1監控測試MN1b。因此，在第1半導體晶片區域CRa所挾持之第1畫片區域SCa之一部分，使第3區域RC和第1監控測試MN1b呈平行配置。測試電極焊墊TP係和第1實施形態者同樣，為測試第1監控測試MN1b之電氣特性之焊墊。

之後，藉由使用切刃之劃片而切掉沿著劃線SL(圖26、27)之部分。如此則，複數個第1半導體晶片區域CRa被切斷成為複數個第1半導體晶片CHc(圖25)。

劃線SL係沿第1列LA被定位。另外，切刃所切掉之區域之寬度，係設為和第1區域RA及RAe之個別之寬度大約相同之寬度。因此，實施劃片時，沿著第1列LA被配置之第1區域RA及RAe係被切掉除去。結果，第1區域RA及RAe(圖26)不殘留於第1半導體晶片CHc(圖25)。反之，第2區域RB及第3區域RC之各別之至少一部分，係沿著未被切掉之第2列LB被配置，而殘留於第1半導體晶片CHc。

又，於圖26，1點虛線所示劃線SL，係關於如圖26所對應之1區塊形成之第1畫線區域SCa區域，又，2點虛線所示劃線SL，係關於和上述區塊鄰接之其他區塊所形成之第1畫線區域SCa區域(未圖示)。

又，除上述以外之構成大略和上述第1實施形態之構成相同，因此同一或對應之要素附加同一符號並省略重複說明。

圖28表示比較例之晶圓級之微影法之1區塊單位之區域。第4區域RAz乃圖27之測試電極焊墊TP及測試元件TE同時形成於第1列LA上時必要之區域。此情況下，於第1列LA上不僅形成測試元件TE，亦形成測試電極焊墊TP，因此，和本實施形態之第1區域RAe比較，第4區域RA變大。結果，第4區域RA無法配置於1區塊之區域內，變為無法形成第4區域RA。

相對於此，依據本實施形態，藉由將測試電極焊墊TP(圖27)配置於第3區域RC(圖27)，如此則，於第1區域RAe(圖26、27)無須設置焊墊，可縮小第1區域RAe之面積。因此，和上述比較例必較，容易確保第1列LA上之第1監控測試MN1b之配置場所。

又，本實施形態中，複數個測試電極焊墊TP全被配置於第3區域RC，但亦可將測試電極焊墊TP之一部分配置於第1區域RAe。

(第3實施形態)

參照圖29，本實施形態中，在形成第1半導體晶圓WFa(圖4)之微影工程中，係使用多層遮罩RM。所謂多層遮罩係指複數個工程個別使用之複數個圖案被描繪於1片光罩上之遮罩。藉由使用多層遮罩可減少製造工程中進行複數次之微影工程之總遮罩數，可減輕遮罩之成本。

本實施形態之多層遮罩RM係在遮罩母板(mask blanks)BP上具有：STI區域Rs，其係被形成有6晶片分之STI(Shallow Trench Isolation)之圖案MPs；及閘極區域Rg，其係被形成有6晶片分之電晶體之圖案MPg。例如，STI之微影被進行時，閘極區域Rg係被遮光部MP遮光。

參照圖30，藉由使用多層遮罩RM之微影，以包含6個第1半導體晶片區域CRa之區塊區域OSM為單位，進行微影處理。

以下說明本實施形態之比較例。參照圖31，遮罩RS並非多層遮罩而是通常之遮罩，全體具有和多層遮罩RM大約同一面積。另外，於遮罩RS僅形成圖案MPs，因此和多層遮罩RM比較可形成更多圖案MPs，本實施形態中形成12晶片分之圖案MPs。

參照圖32，依據使用STI區域Rs之微影，係以包含12個第1半導體晶片區域CRa之區塊區域OSS為單位，進行微影處理。

依據本實施形態，因為使用多層遮罩RM，和使用通常之遮罩RS比較，遮罩之各工程中之實際利用之面積變小。因此，本實施形態中，和比較例比較，可配置第1區域RA(圖6)之場所變少。但是，依據本實施形態，係和第1實施形態同樣，第1區域RA及第2區域RB係以沿第1畫片區域SCa並尋之複數列LP並列之圖案被配置。因此，即使可配置第1區域RA之場所變少，但更容易配置第1區域RA。

(第4實施形態)

本實施形態中，第1監控測試MN1a之測試元件TE及測試電極焊墊TP之構成係和第1實施形態不同。

參照圖33，測試電極焊墊TPa～TPd被配置成為並排之1列。在測試電極焊墊TPb及測試電極焊墊TPc之正下方區域，形成作為測試元件TE之電阻元件R1及R2。電阻元件R1係由第1層金屬配線構成，電阻元件R2係由第2層金屬配線構成。電阻元件R1係電連接於鄰接之測試電極焊墊TPa及TPc，電阻元件R2係電連接於鄰接之測試電極焊墊TPb及TPd。於圖33所示TEG之構成中，和第1實施形態同樣，對應於各測試電極焊墊，設置島狀金屬部用於電連接測試電極焊墊與測試元件之間。於圖33係代表性圖示第1層島狀金屬部IM1～IM4。

參照圖34，在測試電極焊墊TPb之正下方區域配置以第1層金屬配線形成之電阻元件R1。該電阻元件R1係朝測試電極焊墊TPa及TPc之下部延伸，如虛線箭頭所示，被電連接於彼此之測試電極焊墊TPa及TPc。

電阻元件R2，係由較第1層金屬配線更上層之第2層金屬配線構成，被形成於測試電極焊墊TPc正下方區域。該電阻元件R2係被電連接於鄰接之測試電極焊墊TPb及TPd。

參照圖35，在測試電極焊墊TPa之下部，電阻元件R1被電連接於第1層島狀金屬部IM1。第1層島狀金屬部IM1，係介由導孔VA1及第2層島狀金屬部IM21以及導孔VA2等之上層配線及導孔，被電連接於測試電極焊墊TPa。電阻元件R1未被連接於第1層島狀金屬部IM2。關於第1層島狀金屬部IM2，亦和第1層島狀金屬部IM1同樣，被形成有導孔VA1、第2層島狀金屬部IM22及導孔VA2，被電連接於測試電極焊墊TPa。

參照圖36，在測試電極焊墊TPb之下部，電阻元件R1及R2係分別由第1層金屬配線及第2層金屬配線形成。電阻元件R1，係通過該第1層島狀金屬部IM1與IM2之間之區域。另外，由第2層金屬配線形成之電阻元件R2，係被電連接於第2層島狀金屬部IM22。該第2層島狀金屬部IM22及IM21，係分別介由形成於上層之導孔及島狀金屬部被電連接於測試電極焊墊TPb。

參照圖37，在測試電極焊墊TPc之下部被配置電阻元件R1及R2。由第2層金屬配線形成之電阻元件R2，係通過該第2層島狀金屬部IM23與IM24之間之區域。另外，電阻元件R1，係被電連接於第1層島狀金屬部IM3。於第1層島狀金屬部IM4，係介由導孔被電連接於第2層島狀金屬部IM24。彼此第2層島狀金屬部IM23及IM24，亦同樣介由上層之導孔及島狀金屬部被電連接於對應之測試電極焊墊TPc。

因此，單純使用金屬配線構成電阻元件時，亦可將各測試電極焊墊之配線連接用之中間層形成為島狀，如此則，可以通過其間之區域來配置形成電阻元件用之配線。

另外，使鄰接測試電極焊墊之電阻元件由互相不同之配線層之配線予以形成，如此則，可以在迴避配線衝突情況下，使形成於各測試電極焊墊正下部之電阻元件，電連接於鄰接之測試電極焊墊。

另外，更進一步被連接電阻元件R3時，電阻元件僅延伸於3個測試電極焊墊，藉由交互配置第1層金屬配線及第2層金屬配線，即可以在迴避配線衝突情況下，使電阻元件連續而對應於各測試電極焊墊被配置。

另外，於如圖35～37所示構造，電阻元件R1及電阻元件R2係被電連接於鄰接之測試電極焊墊之一方。但是，於圖35，電阻元件R1亦可以使第1層島狀金屬部IM1與IM2短路的方式，使端部形成為闊寬(T字形狀)。或者，於圖36，電阻元件R2亦可以使第2層島狀金屬部IM21與IM22短路的方式被形成。於圖37，電阻元件R1亦可以使第1層島狀金屬部IM3與IM4短路的方式被形成。

又，針對測試電極焊墊設置之電阻元件，其之片電阻等之特性值被側測定，製程評估(膜厚/線寬及單體之元件之電氣特性之評估)被進行。金屬配線係和第1實施形態同樣使用銅配線。對於測試電極焊墊最上層係使用鋁配線。因此，於第4實施形態較第2層島狀金屬部更上層之金屬部係藉由鑲嵌法形成。

依據本實施形態，配置電阻元件作為測試元件，將彼等配置於測試電極焊墊之正下部，針對個別鄰接之測試電極焊墊以不同配線層之配線進行連接。因此，於TEG可以將電阻元件對應於各測試電極焊墊以高密度配置，可獲得和第1實施形態同樣之效果。

又，該電阻元件R1及R2之製造工程係和第1實施形態同樣，和在半導體晶片上被形成之半導體裝置之製造工程並行，在第1層金屬配線及第2層金屬配線形成時分別被形成。

又，測試方法係和第1實施形態同樣，針對偶數編號之測試電極焊墊之TEG，與奇數編號之測試電極焊墊之TEG所構成之TEG，分別使探針偏移電極焊墊之間距分、亦即探針之間距之1/2倍予以執行。

(變形例)

參照圖38本變形例之平面佈局和圖33所示平面佈局之配置之不同點如下。亦即，在測試電極焊墊TPb及TPc之正下方區域，形成電阻元件R3及電阻元件R4作為測試元件TE。電阻元件R3係由多晶矽配線構成，電阻元件R4係由第1層金屬配線構成。電阻元件R3，係電連接於鄰接之測試電極焊墊TPa及TPc，電阻元件R4，係電連接於鄰接之測試電極焊墊TPb及TPd。於如圖38所示TEG之構成，其他之構成係和圖33所示平面佈局之構成相同，對應之部分附加同一符號並省略重複說明。又，於圖38所示之平面佈局，亦和圖33所示平面佈局同樣，對應於各測試電極焊墊，為獲得測試電極焊墊與測試元件間之電連接而設置島狀金屬部。於圖38，亦和圖33同樣代表性圖示第1層島狀金屬部IM1～IM4。

參照圖39，該斷面構造除電阻元件R3及R4分別由多晶矽配線及第1層金屬配線構成以外，均和圖34之斷面構造相同，和圖34之構造對應之部分被附加同一符號並省略重複說明。

於圖39所示配置，電阻元件R3亦延伸至測試電極焊墊TPa及TPc之下部，如虛線箭頭所示，被電連接於彼此之測試電極焊墊TPa及TPc。

電阻元件R4，係由較電阻元件R3更上層之第1層金屬配線構成，被形成於測試電極焊墊TPc正下方區域。該電阻元件R4係被電連接於鄰接之測試電極焊墊TPb及TPd(以箭頭表示電連接)。因此，即使利用不同配線層之配線而形成TEG之電阻元件時，亦可藉由配置於測試電極下部之島狀金屬部之設置，在不變更測試電極配置之情況下，而配置電阻元件。

參照圖40，該斷面構造和圖34之斷面構造之不同點如下。亦即，在測試電極焊墊TPa之下部，電阻元件R3延伸至第1層島狀金屬部IM1下部，介由導孔(鎢栓塞)V0被電連接於第1層島狀金屬部IM1。圖40所示斷面構造之其他配置，均和圖35之配置相同，對應之部分被附加同一符號並省略詳細說明。

參照圖41，該斷面構造和圖36之斷面構造之不同點如下。亦即，在測試電極焊墊TPb之下部，多晶矽配線所構成之電阻元件R3，係通過對測試電極焊墊TPb而設之第1層島狀金屬部IM1與IM2之間之區域下部。另外，第1層金屬配線所構成之電阻元件R4，係被電連接於第1層島狀金屬部IM2。該第1層島狀金屬部IM2，係介由導孔(栓塞)VA1被電連接於第2層島狀金屬部。第2層島狀金屬部IM22及IM21，係分別介由形成於上層之導孔及島狀金屬部，被電連接於測試電極焊墊TPb。圖41所示斷面構造之其他配置，均和圖36之配置相同，對應之部分被附加同一符號並省略詳細說明。

參照圖42，該斷面構造和圖37之斷面構造之不同點如下。於圖42，在測試電極焊墊TPc之下部被配置電阻元件R3及R4。第1層金屬配線所構成之電阻元件R4，係通過第1層島狀金屬部IM3與IM4之間之區域。另外，多晶矽配線所構成之電阻元件R3，係介由導孔(鎢栓塞)V0被電連接於第1層島狀金屬部IM3。

和圖37之構造同樣，第1層島狀金屬部IM4，係介由導孔電連接於第2層島狀金屬部IM24。彼等第2層島狀金屬部IM23及IM24，亦同樣介由上層之導孔及島狀金屬部電連接於對應之測試電極焊墊TPc。

因此，即使使用多晶矽配線及第1層金屬配線構成電阻元件時，藉由將各測試電極焊墊之配線連接用之中間層設為島狀，如此則，可以通過其間之區域，來配置電阻元件之形成用之配線。於該變形例之構成，亦可獲得和圖33～37所示構成同樣之效果。另外，測試方法亦可以和第1實施形態同樣進行。

如上述說明，依據本發明第4實施形態，配置電阻元件作為測試元件，將彼等配置於測試電極焊墊正下部，分別介由不同配線層之配線連接於鄰接之測試電極焊墊。因此，於TEG可將電阻元件對應於各測試電極焊墊予以高密度配置，可獲得和第1實施形態同樣效果。

又，組合第1、第2實施形態，於TEG將電晶體元件及電阻元件分別配置於不同之測試電極焊墊下部亦可。亦即，如圖21所示測試元件TEo及TEe分別為電晶體元件及電阻元件亦可。另外，多晶矽配線和MOS電晶體之閘極電極形成時藉由同一工程來形成亦可。

另外，作為測試元件可使用MOS電晶體以及電阻元件。另外，亦可使用彼等以外之主動元件(電晶體等)及被動元件(電阻、電容等)作為測試元件，例如雙極性電晶體、及/或容量元件分別被使用於製程或電路特性或信賴性之評估亦可。

(第5實施形態)

本實施形態中，第1監控測試MN1a之測試元件TE及測試電極焊墊TP之構成，係和第1、第4實施形態不同。

參照圖43，和第4實施形態同樣，測試電極焊墊TPa～TPd被並列配置成為1列。作為TEG係將容量元件CP1及CP2分別配置於測試電極焊墊TPb及TPc之正下方區域。容量元件CP1，係具備具有梳齒部分之電極配線PL1及PL2，以使彼等梳齒部分互相咬合的方式被配置。電極配線PL1及PL2，係分別由第1層金屬配線構成，被電連接於測試電極焊墊TPa及TPc。

容量元件CP2，係具有由第2層配線構成之電極配線CP3、CP4，和容量元件同樣具有互呈對向配置之梳齒部分。

彼等之容量元件CP1、CP2，係於各個互呈對向配置之同一配線層之梳齒部分形成容量。藉由在梳齒形狀形成電極配線PL1、PL2、PL3、PL4，可以增大容量元件電極之對向面積，實現必要之容量值。

又，彼等容量元件之電極配線PL1～PL4之梳齒部分，係被電連接於連續形成之矩形區域，於該矩形區域被電連接於對應之測試電極焊墊之島狀金屬部。因此，彼此電極配線PL1～PL4之斷面構造，係和圖34～37所示斷面構造相同。

彼等電極配線PL1、PL2、PL3、PL4，係和第1實施形態同樣，利用和在半導體晶片上製造半導體裝置之工程同一工程，來形成彼等之電極配線PL1～PL4。

容量元件CP1、CP2之電極，係被電連接於分別配置有容量元件CP1、CP2的測試電極焊墊所鄰接之測試電極焊墊，因此和第1實施形態同樣，可以測定容量元件CP1、CP2之電氣特性。

(變形例)

參照圖44，本變形例中係配置容量元件CP3、CP4作為TEG。圖44所示容量元件CP3、CP4之平面佈局，和圖43所示TEG之平面佈局之不同點如下。亦即，容量元件CP3係具有：電極由平板形狀之多晶矽配線構成之之電極配線GPL；及由半導體晶片表面被形成後之圖45所示活化區域AR構成之電極配線。彼等之電極配線GPL及活化區域AR，係介由閘極絕緣膜(未圖示)互呈對向被配置。該閘極絕緣膜係作為容量絕緣膜被利用。

容量元件CP4之電極配線PL5、PL6係由第1層金屬配線構成，和第5實施形態同樣，具有互呈咬合被配置之梳齒部分。於對向被配置之梳齒部分係被形成容量。

圖44所示斷面佈局之其他配置，均和圖43之平面佈局之配置相同，對應之部分被附加同一符號並省略詳細說明。

參照圖45，在半導體基板SUB之成為劃片區域之表面被形成活化區域(雜質區域)AR。於該活化區域AR之表面上介由閘極絕緣膜(未圖示)配置多晶矽電極配線GPL。多晶矽電極配線GPL，係藉由和在第1半導體晶片區域CRa形成之MOS電晶體(絕緣閘極型場效電晶體)之閘極電極形成工程同一製造工程而被形成，活化區域係藉由和該MOS電晶體之源極/汲極形成工程同一製造工程而被形成。

多晶矽電極配線GPL，係如虛線所示，介由測試電極焊墊TPa之島狀金屬部電連接於測試電極焊墊TPa。活化區域AR，係介由虛線所示對應之島狀金屬部電連接於測試電極焊墊TPc。

容量元件CP4之電極配線PL5、PL6係由同一層之第1金屬配線構成，介由虛線所示之島狀金屬部電連接於測試電極焊墊TPb及TPd。

參照圖46，在半導體基板SUB之表面被形成的活化區域AR，係介由導孔(鎢栓塞)VA0電連接於第1層島狀金屬部IM4，該第1層島狀金屬部IM4，係介由導孔、第2層島狀金屬部IM24及上層之島狀金屬部以及導孔，被電連接於測試電極焊墊TPc。在第1層島狀金屬部IM3與IM4之間，被配置由第1層金屬配線構成之容量元件CP2之電極配線PL5及PL6。在電極配線PL5及PL6與活化區域AR之間被配置多晶矽電極配線GPL。

容量元件CP3，係在多晶矽電極配線GPL以及活化區域AR於平面上呈重疊之部分被形成。因此，活化區域AR，即使在該測試電極焊墊TPc下部被形成為寬度擴大時，亦對容量元件CP3之容量值不會有特別影響。

又，針對容量元件CP4之電極配線PL5、PL6的測試電極焊墊TPb與TPd之間之電連接部分之斷面構造雖未圖示，但可以藉由和圖41所示斷面構造同樣之配置，進行對應之測試電極焊墊之電連接。

又，於如圖46所示斷面構造，活化區域AR係被電連接於第1層島狀金屬部IM4，但活化區域AR亦可配置成為電連接於第1層島狀金屬部IM3及IM4。

依據本實施形態，配置容量元件作為測試元件，將彼等配置於測試電極焊墊正下部，分別藉由不同配線層之配線連接於鄰接之測試電極焊墊。因此，於TEG可將容量元件對應於各測試電極焊墊以高密度配置，可獲得和第1實施形態同樣之效果。

又，適當組合第1、第4、第5實施形態，而於TEG將電晶體元件、容量元件及電阻元件分別配置於不同之測試電極焊墊下部亦可。例如圖21所示測試元件TEo及TEe分別為電晶體元件及容量元件亦可。另外，作為一例可藉由上層之金屬配線構成電阻元件，將下層之金屬配線或多晶矽配線作為容量元件電極予以配置亦可。

上述實施形態僅為一例，並非用來限定本發明。本發明之範圍不限定於上述說明，在申請專利範圍所示、或和申請專利範圍均等意義及範圍內之所又變更均包含於本發明。

(產業上可利用性)

本發明特別可以利用於具有切斷半導體晶圓之工程的半導體裝置之製造方法。

CE1～CE4．．．第1～第4晶片端面

CHa、CHc．．．第1半導體晶片

CHb．．．第2半導體晶片

CRa．．．第1半導體晶片區域

CRb．．．第2半導體晶片區域

CT．．．內部電路區域

LS．．．長邊

MK．．．微影用定位標記

MN1a、MN1b．．．第1監控測試

MN2a～MN2c．．．第2監控測試

MN3．．．第3監控測試

RA、RAe．．．第1區域

RB．．．第2區域

RC．．．第3區域

RM．．．多層遮罩

S1～S4．．．第1～第4邊

SCa．．．第1畫片區域

SCb．．．第2畫片區域

SL．．．劃線

SR．．．密封環

SS．．．短邊

TE．．．測試元件

TP．．．測試電極焊墊

WFa．．．第1半導體晶圓

WFb．．．第2半導體晶圓

圖1表示本發明第1實施形態之半導體裝置之製造方法所形成之第1半導體晶片之構成之概略平面圖。

圖2表示本發明第1實施形態之半導體裝置之製造方法所形成之第1半導體晶片之平面佈局之概略平面圖。

圖3表示本發明第1實施形態之半導體裝置之製造方法所形成之第2半導體晶片之構成之概略平面圖。

圖4表示本發明第1實施形態之半導體裝置之製造方法所形成之第1半導體晶圓之構成之概略平面圖。

圖5表示圖4之虛線部V之擴大圖。

圖6表示圖4之1區塊(1 shot)單位之區域之圖。

圖7表示本發明第1實施形態之半導體裝置之製造方法使用之微影用定位標記之第1例(A)、第2例(B)、第3例(C)之構成之概略平面圖。

圖8表示本發明第1實施形態之半導體裝置之製造方法使用之，進行尺寸管理用的第2監控測試之第1例(A)、第2例(B)、第3例(C)之構成之概略平面圖。

圖9表示本發明第1實施形態之半導體裝置之製造方法使用之，進行膜厚測定用的第3監控測試例之構成之概略平面圖。

圖10表示本發明第1實施形態之半導體裝置之製造方法使用之，進行主動元件及被動元件之其中至少之一之電氣評估用的第1監控測試之第1例之構成之概略平面圖。

圖11表示本發明第1實施形態之TEG之配置之概略圖。

圖12表示本發明第1實施形態之TEG之平面佈局之概略圖。

圖13表示沿著圖12之L13-L13之斷面構造之概略圖。

圖14表示沿著圖12之L14-L14之斷面構造之概略圖。

圖15表示圖12之TEG之斜視圖。

圖16表示本發明第1實施形態之TEG之製造工程圖。

圖17表示本發明第1實施形態之TEG之製造工程圖。

圖18表示本發明第1實施形態之TEG之製造工程中之配線之配置之一例。

圖19表示本發明第1實施形態之TEG之製造工程圖。

圖20表示本發明第1實施形態之半導體裝置之製造工程之流程圖。

圖21表示圖20之測試工程時探針與測試電極焊墊之配置之概略圖。

圖22表示本發明第1實施形態之半導體裝置之製造方法所形成之第2半導體晶圓之構成之概略平面圖。

圖23表示圖22之虛線部XXIII之擴大圖。

圖24表示圖22之1區塊單位之區域之圖。

圖25表示本發明第2實施形態之半導體裝置之製造方法所形成之第1半導體晶片之構成之概略平面圖。

圖26表示本發明第2實施形態之半導體裝置之製造方法所形成之第1半導體晶圓之1區塊單位之區域之圖。

圖27表示本發明第2實施形態之半導體裝置之製造方法使用之，進行主動元件及被動元件之其中至少之一之電氣評估用的第1監控測試之第2例，以及測定第1監控測試之電氣特性用的焊墊之構成之概略平面圖。

圖28表示比較例之半導體裝置之製造方法所形成之第1半導體晶圓之1區塊單位之區域之圖。

圖29表示表示本發明第3實施形態之半導體裝置之製造方法使用之多層遮罩之構成之概略平面圖。

圖30表示使用圖29之遮罩所形成之第1半導體晶圓之圖案之概略平面圖。

圖31表示通常之遮罩之構成之概略平面圖。

圖32表示使用圖31之遮罩所形成之第1半導體晶圓之圖案之概略平面圖。

圖33表示本發明第4實施形態之TEG之平面佈局之概略圖。

圖34表示沿著圖33之線L34-L34之斷面構造之概略圖。

圖35表示沿著圖33之線L35-L35之斷面構造之概略圖。

圖36表示沿著圖33之線L36-L36之斷面構造之概略圖。

圖37表示沿著圖33之線L37-L37之斷面構造之概略圖。

圖38表示本發明第4實施形態之變形例之TEG之平面佈局之概略圖。

圖39表示沿著圖38之線L39-L39之斷面構造之概略圖。

圖40表示沿著圖38之線L40-L40之斷面構造之概略圖。

圖41表示沿著圖38之線L41-L41之斷面構造之概略圖。

圖42表示沿著圖38之線L42-L42之斷面構造之概略圖。

圖43表示本發明第5實施形態之TEG之平面佈局之概略圖。

圖44表示本發明第5實施形態之變形例之TEG之平面佈局之概略圖。

圖45表示沿著圖44之線L45-L45之斷面構造之概略圖。

圖46表示沿著圖44之線L46-L46之斷面構造之概略圖。

SCa．．．第1畫片區域

CRa．．．第1半導體晶片區域

RA．．．第1區域

RB．．．第2區域

SL．．．劃線

LP．．．列

LA．．．第1列

LB．．．第2列

Claims

一種半導體裝置之製造方法，其特徵為具備：形成具有複數個第1半導體晶片區域及第1劃片區域之第1半導體晶圓的工程；及藉由切掉上述第1半導體晶圓之上述第1劃片區域之一部分，而將上述複數個第1半導體晶片區域切斷成為複數個第1半導體晶片的工程；在上述複數個第1半導體晶片區域所挾持之上述第1劃片區域之一部分，使第1區域與第2區域被平行配置，於該第1區域係配置有由第1監控測試、第2監控測試、以及第3監控測試所選擇之其中至少1個監控測試，該第1監控測試係用於進行主動元件與被動元件之其中至少之一之電氣評估，該第2監控測試係用於進行尺寸管理，該第3監控測試係用於進行膜厚測定者，於該第2區域係配置有微影用定位標記，於上述切斷工程係切掉上述第1區域，上述複數個第1半導體晶片區域之各個，係具有內部電路區域及包圍上述內部電路區域的密封環，經由上述切斷工程而形成的上述第1半導體晶片，於平面上看係構成為被第1晶片端面：第2晶片端面：第3晶片端面以及第4晶片端面所包圍，上述密封環，於平面上看係構成為被第1邊：第2邊：第3邊以及第4邊所包圍，該第1邊係沿上述第1晶片端面被配置，該第2邊係沿上述第2晶片端面被配置，該第3邊係沿上述第3晶片端面被配置，該第4邊係沿上述第4晶片端面被配置，上述第1邊與上述第3邊係被平行配置，上述第2邊與上述第4邊係被平行配置，上述第1晶片端面與上述第3晶片端面係被平行配置，上述第2晶片端面與上述第4晶片端面係被平行配置，上述第1晶片端面與上述第1邊之間的距離係大於上述第3晶片端面與上述第3邊之間的距離，上述第2晶片端面與上述第2邊之間的距離係大於上述第4晶片端面與上述第4邊之間的距離。
如申請專利範圍第1項之半導體裝置之製造方法，其中至少上述第2區域之一部分係被配置於上述第1晶片端面與上述第1邊之間，上述第2區域於平面上看係具有平行於上述第一邊的長邊以及垂直於上述第1邊的短邊，於上述切斷工程，係經由上述第2區域之一部分沿著垂直於上述長邊之方向被切掉的動作，與上述第2區域完全未被切掉的動作之其中任一，而至少使上述第2區域之一部分被殘留於上述第1半導體晶片。
如申請專利範圍第2項之半導體裝置之製造方法，其中於上述第1區域被形成有上述第1監控測試，於上述第1劃片區域內之第3區域，被配置有複數個焊墊用於測試上述第1監控測試之電氣特性，在上述第1半導體晶片區域所挾持之上述第1劃片區域之一部分，上述第3區域係和上述第1監控測試呈平行被配置，即使經過上述切斷工程之後，至少上述第3區域之一部分乃殘留於上述第1半導體晶片。
如申請專利範圍第1~3項中任一項之半導體裝置之製造方法，其中形成上述第1半導體晶圓的工程，係包含使用多層遮罩之微影成像工程。
如申請專利範圍第1~3項中任一項之半導體裝置之製造方法，其中上述主動元件為電晶體，上述被動元件為電阻與電容之其中任一。
一種半導體裝置之製造方法，其特徵為：具備藉由如申請專利範圍第1~5項中任一項之半導體裝置之製造方法來形成上述第1半導體晶片的工程，形成上述第1半導體晶片的工程中之上述切斷工程，係包含：使上述第1半導體晶圓之上述第1劃片區域藉切刃予以切掉而進行，進而形成具有複數個第2半導體晶片區域以及第2劃片區域的第2半導體晶圓之工程；及藉由切掉上述第2半導體晶圓之上述第2劃片區域之一部分，而將上述複數個第2半導體晶片區域切斷成為上述複數個第2半導體晶片的工程；在上述複數個第2半導體晶片區域所挾持之上述第2劃片區域，係使由第4監控測試、第5監控測試、以及第6監控測試所選擇之其中至少1個監控測試配置而成的第4區域，以及配置有微影用定位標記的第5區域被配置成為1列，該第4監控測試係用於進行主動元件與被動元件之其中至少之一之電氣評估，該第5監控測試係用於進行尺寸管理，該第6監控測試係用於進行膜厚測定者，在形成上述第2半導體晶片的工程中之上述切斷工程，係使上述第2半導體晶圓之上述第2劃片區域之至少一部分，藉由上述切刃予以切掉而進行。