JP5102989B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、ＬＣＤ（Liquid Crystal Display）製品の製造技術に関し、特に、ＬＣＤ製品に備わる駆動用集積回路（以下、ドライバＩＣ（integrated Circuit）と記す）の外観検査に適用して有効な技術に関するものである。

複数出力バンプは、配列幅方向に細長い三角形状、五角形状、台形状のいずれかで、１つ置きに出力第１バンプ列または出力第２バンプ列を構成するように千鳥状に配置され、出力第２バンプ列の各出力第２バンプの少なくとも一部が出力第１バンプ列の各出力第１バンプ間に入り込むように配置され、複数端子は少なくとも一部が対応する各複数のバンプの形状に相似形状である液晶表示装置が特開２０００−３４７２０６号公報（特許文献１）に開示されている。

また、基板の配向膜が配置される配向膜領域を除く周辺領域には、配向膜と同一工程で同一材料にて形成され、配向膜領域の輪郭に対して所定の位置関係にある配向膜位置マークと、画素電極パターンに対して所定の位置関係にある画素パターン位置マークとが配置され、配向膜位置マークと画素パターン位置マークとの組合せパターンが、配向膜領域の輪郭と画素パターンとの相対位置関係を定量的に直示する位置ずれ量直示パターンをなす液晶表示装置が特開平１１−２４０７９号公報（特許文献２）に開示されている。
特開２０００−３４７２０６号公報（段落［００２８］〜［００３０］、図１） 特開平１１−２４０７９号公報（段落［００２９］、図１）

ＬＣＤ製品にはＬＣＤ素子を駆動するドライバＩＣが備わっており、そのドライバＩＣの外観検査工程では、金属顕微鏡を用いた外観解析を行っている。しかしながら、異物や欠陥などの外観不良を見つけ出した場合、その位置は特徴あるパターンから数えて特定されるため、不良箇所の位置の特定に多大な時間を要するという問題がある。

本発明の目的は、ＬＣＤ製品に備わるドライバＩＣの外観検査において、不良箇所の位置の特定に要する時間を短縮することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置の製造方法は、ＬＣＤ製品に備わり、側縁部に沿って複数個の出力バンプを配列したドライバＩＣの外観不良の検査工程において、所定数の出力バンプ置きに最上層配線からなる目印パターンを形成し、目印パターンを数えることによって外観不良の位置を特定するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ＬＣＤ製品に備わるドライバＩＣの外観検査において、不良箇所の位置の特定に要する時間を短縮することができる。これにより、不良解析のＴＡＴ（Turn Around Time）を短縮することが可能となる。

本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみでなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

本実施の形態によるＬＣＤ製品に備わるドライバＩＣについて図１〜図５を用いて説明する。図１（ａ）は本実施の形態によるドライバＩＣの一例を示す平面概略図、図１（ｂ）は同図（ａ）の出力回路部のＡ領域の平面拡大図、図２及び図３は本実施の形態によるドライバＩＣの出力回路部の他の例を示す平面拡大図、図４は本実施の形態によるドライバＩＣの出力回路部の一例を示す要部断面図、図５（ａ）は本実施の形態によるドライバＩＣの他の例を示す平面概略図、図５（ｂ）は同図（ａ）の出力回路部のＢ領域の平面拡大図である。

図１（ａ）に示すように、ドライバＩＣ１Ａは、例えばロジック回路部２、メモリ部３、入力回路部４及び出力回路部５から構成され、その寸法は、例えば２０〜３０ｍｍ（長辺）×１〜２ｍｍ（短辺）である。入力回路部４には、長手方向の一方の側縁部に沿って複数個の入力バンプ６が形成されており、これら複数個の入力バンプ６は、所定の間隔を置いて一例に配置されている。入力バンプ６の寸法は、例えば５０μｍ×５０μｍである。

また、出力回路部５には、長手方向の他方の側縁部に沿って複数個の出力バンプ７が形成されている。近年、ＬＣＤ製品の出力端子の多ピン（Pin）化に伴い、ドライバＩＣ１Ａの出力数、すなわち出力バンプ７の数が増加しており、例えば１０００個以上の出力バンプ７の配列が要求されている。そこで、ドライバＩＣ１Ａにおける単位長さ当たりの出力数（出力バンプ７の数）を増やすために、例えば２列からなる千鳥状に出力バンプ７は配列される。出力バンプ７の寸法は、例えば３０μｍ×１５０μｍである。

さらに、図１（ｂ）に示すように、所定数の出力バンプ７置きに目印パターン８が配置されている。ドライバＩＣの外観検査工程において、異物や欠陥などの外観不良９を見つけ出した場合、作業者はその目印パターン８を数えて外観不良９の位置を特定する。従来は、特徴あるパターンから数えて外観不良９の位置を特定していたため、外観不良９の位置の特定に多大の時間を要していたが、目印パターン８を用いることにより、外観不良９の位置を早く、かつ的確に特定することができる。

上記出力バンプ７の所定数は任意に設定することは可能であるが、作業者が出力バンプ７の数を間違えることなく数えることができるように、所定数を決めることが望ましい。例えば１０の倍数、２０の倍数、２５の倍数または５０の倍数の出力バンプ７の個数置きに目印パターン８を配置することができる。また、図１（ｂ）では、千鳥状に配列された１列目（図１（ｂ）中、Ｌ１で示す列）出力バンプ７と２列目（図１（ｂ）中、Ｌ２で示す列）出力バンプ７との間であって、かつ隣接する２列目出力バンプ７の間に目印パターン８を配置した一例を示したが、これに限定されるものではない。例えば図２に示すように、隣接する１列目出力バンプ７の間に目印パターン８を配置してもよく、または図３に示すように、千鳥状に配列された１列目出力バンプ７と２列目出力バンプ７との間に目印パターン８を配置してもよい。また、本実施の形態では、目印パターン８の形状を三角形状または四角形状としたが、これに限定されるものではなく、周囲に配置されているパターンと差別化できる形状を用いることが可能である。

上記目印パターン８は、例えば図４に示すように、ドライバＩＣ１Ａの最上層配線と同層の導電体膜を用いて形成することができる。以下、出力バンプ７および目印パターン８を含む出力回路部５の製造方法を図４を用いて工程順に説明する。

まず、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１１の主面に所望する半導体素子を形成する。半導体素子としては、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス、抵抗素子、容量素子等が形成されているが、図４には、ＣＭＯＳデバイスのみを示す。なお、ＣＭＯＳデバイスを構成するｐチャネル型電界効果トランジスタをｐＭＩＳと略し、ｎチャネル型電界効果トランジスタをｎＭＩＳと略す。

半導体基板１１の素子分離領域に絶縁膜からなる分離部１２を形成した後、半導体基板１１にｐ型の導電性を示す不純物をイオン注入してｐウェル１３を形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェル１４を形成する。続いてｎＭＩＳ及びｐＭＩＳを構成するゲート絶縁膜１５及びゲート電極１６ｎ，１６ｐを形成し、さらにゲート電極１６ｎ，１６ｐの側壁にサイドウォール１７を形成する。続いてゲート電極１６ｎの両側のｐウェル１３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１８をゲート電極１６ｎ及びサイドウォール１７に対して自己整合的に形成する。同様に、ゲート電極１６ｐの両側のｎウェル１４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１９をゲート電極１６ｐ及びサイドウォール１７に対して自己整合的に形成する。

次に、半導体基板１１上に絶縁膜２０を形成した後、レジストパターンをマスクとしてエッチングにより絶縁膜２０を加工して接続孔２１を形成する。この接続孔２１はｎ型半導体領域１８またはｐ型半導体領域１９上などの必要部分に形成する。続いて接続孔２１の内部に、例えばＷ（タングステン）を主導体とするプラグ２２を形成する。

次に、第１層目の配線Ｍ１を形成する。配線Ｍ１は、例えばＣｕ（銅）を主導電材料とし、シングルダマシン法により形成される。すなわち、半導体基板１１の主面上にストッパ絶縁膜２３及び配線形成用の絶縁膜２４を順次形成する。ストッパ絶縁膜２３は絶縁膜２４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２４は酸化シリコン膜とすることができる。

次に、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２３及び絶縁膜２４の所定の領域に配線溝２５を形成した後、配線溝２５の内部を含む半導体基板１１の主面上にバリアメタル膜２６を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜２６上にＣｕのシード層を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により配線溝２５の内部を埋め込む。続いて配線溝２５以外の領域のＣｕめっき膜、シード層およびバリアメタル膜２６をＣＭＰ法により除去して、Ｃｕ膜を主導電材料とする第１層目の配線Ｍ１を形成する。

次に、第２層目の配線Ｍ２を形成する。配線Ｍ２は、例えばＣｕを主導電材料とし、デュエルダマシン法により形成される。すなわち、半導体基板１１の主面上にストッパ絶縁膜２７及び配線用と接続電極形成用の絶縁膜２８を順次形成する。ストッパ絶縁膜２７は絶縁膜２８への孔加工の際にエッチングストッパとなる膜であり、絶縁膜２８に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２７は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２８は酸化シリコン膜とすることができる。

次に、レジスト孔パターンをマスクとしたドライエッチングによって絶縁膜２８の所定の領域に接続電極形成用の孔パターンを形成した後、レジスト溝パターンをマスクとしたドライエッチングによって絶縁膜２８の所定の領域に配線形成用の溝パターンを形成し、さらに露出したストッパ絶縁膜２７をドライエッチングにより除去することにより、絶縁膜２８に接続孔２９および配線溝３０が形成される。

次に、接続孔２９及び配線溝３０の内部を含む半導体基板１１の主面上にバリアメタル膜３１を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３１上にＣｕのシード層を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜を形成する。Ｃｕめっき膜により接続孔２９および配線溝３０の内部を埋め込む。続いて接続孔２９および配線溝３０以外の領域のＣｕめっき膜、シード層およびバリアメタル膜３１をＣＭＰ法により除去して、Ｃｕ膜を主導電材料とする第２層目の配線Ｍ２を形成する。この第２層目の配線Ｍ２と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。次に、例えば前述した第２層目の配線Ｍ２と同様な方法により、さらに第３層目の配線Ｍ３を形成する。

次に、半導体基板１１の主面上に絶縁膜３２を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜３２を加工して接続孔３３を形成する。続いて接続孔３３の内部に、例えばＷ（タングステン）を主導電材料とするプラグ３４を形成する。

次に、半導体基板１１の主面上にＡｌ（アルミニウム）を主導電材料とする金属膜を形成した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して、第４層目の配線Ｍ４を形成する。この第４層目の配線Ｍ４と同層の金属膜を用いて、前述した目印パターン８を形成する。従って、新たな製造工程を追加することなく、目印パターン８を形成することができる。続いて半導体基板１１の主面上に絶縁膜３５を形成する。絶縁膜３５は、例えばＴＥＯＳ膜であり、例えばその厚さは１μｍである。その後、レジストパターンをマスクとしたエッチングにより絶縁膜３５を加工して接続孔を形成し、さらに接続孔の内部に、例えばＷを主導電材料とするプラグを形成する。続いてプラグに接続する出力バンプ７をマスク蒸着法により形成することによって、ドライバＩＣ１Ａの出力回路部５が略完成する。出力バンプ７はＡｕ（金）からなり、例えばその厚さは１５μｍである。

なお、本実施の形態では、最上層配線である第４層目の配線Ｍ４と同一層の金属膜を用いて目印パターン８を形成したが、他の配線層と同一層の金属膜を用いて目印パターン８を形成してもよい。また、第１層目の配線Ｍ１から第３層目の配線Ｍ３をＣｕ配線としたが、Ａｌ配線としてもよい。また、図５に示すドライバＩＣ１Ｂのように、入力回路部４と同様に、所定の間隔を置いて出力バンプ７を１列に配置してもよい。

このように、本実施の形態によれば、配列された複数個の出力バンプ７の所定数置きに目印パターン８を配置し、その目印パターン８を数えることによって、ＬＣＤドライバＩＣ１Ａ，１Ｂの外観検査工程において外観不良９の位置を早く、かつ的確に特定することができる。これにより、不良解析のＴＡＴを短縮することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法は、配列された複数個のバンプを有する半導体製品の外観検査に適用することができる。

（ａ）は本実施の形態によるドライバＩＣの一例を示す平面概略図、（ｂ）は同図（ａ）の出力回路部のＡ領域の平面拡大図である。 本実施の形態によるドライバＩＣの出力回路部の他の例を示す平面拡大図である。 本実施の形態によるドライバＩＣの出力回路部の他の例を示す平面拡大図である。 本実施の形態によるドライバＩＣの出力回路部の一例を示す要部断面図である。 （ａ）は本実施の形態によるドライバＩＣの他の例を示す平面概略図、（ｂ）は同図（ａ）の出力回路部のＢ領域の平面拡大図である。

符号の説明

１Ａ，１Ｂ ドライバＩＣ
２ ロジック回路部
３ メモリ部
４ 入力回路部
５ 出力回路部
６ 入力バンプ
７ 出力バンプ
８ 目印パターン
９ 外観不良
１１ 半導体基板
１２ 分離部
１３ ｐウェル
１４ ｎウェル
１５ ゲート絶縁膜
１６ｎ，１６ｐ ゲート電極
１７ サイドウォール
１８ ｎ型半導体領域
１９ ｐ型半導体領域
２０ 絶縁膜
２１ 接続孔
２２ プラグ
２３ ストッパ絶縁膜
２４ 絶縁膜
２５ 配線溝
２６ バリアメタル膜
２７ ストッパ絶縁膜
２８ 絶縁膜
２９ 接続孔
３０ 配線溝
３１ バリアメタル膜
３２ 絶縁膜
３３ 接続孔
３４ プラグ
３５ 絶縁膜
Ｌ１ １列目
Ｌ２ ２列目
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線

Claims (13)

1. 駆動用集積回路の外観不良の検査工程を含む半導体装置の製造方法であって、
   前記半導体装置は、
   第１長辺、第２長辺、第１短辺、および第２短辺を有する長方形状の半導体基板と、
   前記半導体基板上に形成された多層配線と、
   前記多層配線上に形成され、前記第１長辺側に前記第１長辺に沿って配置された第１列目の複数の出力バンプと、
   前記多層配線上に形成され、前記第１長辺側に前記第１長辺に沿って配置され、前記第１列目の複数の出力バンプと前記第１長辺との間に配置された第２列目の複数の出力バンプと、
   を有し、
   前記第１列目の複数の出力バンプおよび前記第２列目の複数の出力バンプは、千鳥状に配置され、
   前記第１列目の複数の出力バンプおよび前記第２列目の複数の出力バンプにおいて、所定数置きに、前記多層配線のうちのいずれか１層と同一層によりなる複数の目印パターンが形成され、
   前記複数の目印パターンは、前記第１列目の複数の出力バンプと前記第２列目の複数の出力バンプとの間にあって、かつ、前記第２列目の複数の出力バンプにおける隣接する出力バンプの間にそれぞれ配置され、
   前記複数の目印パターンを数えることによって前記外観不良の位置を特定することを特徴とする半導体装置の製造方法。
2. 駆動用集積回路の外観不良の検査工程を含む半導体装置の製造方法であって、
   前記半導体装置は、
   第１長辺、第２長辺、第１短辺、および第２短辺を有する長方形状の半導体基板と、
   前記半導体基板上に形成された多層配線と、
   前記多層配線上に形成され、前記第１長辺側に前記第１長辺に沿って一列に配置された複数の出力バンプと、
   を有し、
   前記複数の出力バンプにおいて、所定数置きに、前記多層配線のうちのいずれか１層と同一層によりなる複数の目印パターンが形成され、
   前記複数の目印パターンは、前記複数の出力バンプにおける隣接する出力バンプの間にそれぞれ配置され、
   前記複数の目印パターンを数えることによって前記外観不良の位置を特定することを特徴とする半導体装置の製造方法。
3. 駆動用集積回路の外観不良の検査工程を含む半導体装置の製造方法であって、
   前記半導体装置は、
   第１長辺、第２長辺、第１短辺、および第２短辺を有する長方形状の半導体基板と、
   前記半導体基板上に形成された多層配線と、
   前記多層配線上に形成され、前記第１長辺側に前記第１長辺に沿って配置された第１列目の複数の出力バンプと、
   前記多層配線上に形成され、前記第１長辺側に前記第１長辺に沿って配置され、前記第１列目の複数の出力バンプと前記第１長辺との間に配置された第２列目の複数の出力バンプと、
   を有し、
   前記第１列目の複数の出力バンプおよび前記第２列目の複数の出力バンプは、千鳥状に配置され、
   前記第１列目の複数の出力バンプおよび前記第２列目の複数の出力バンプにおいて、所定数置きに、前記多層配線のうちのいずれか１層と同一層によりなる複数の目印パターンが形成され、
   前記複数の目印パターンは、前記第１列目の複数の出力バンプと前記第２列目の複数の出力バンプとの間にそれぞれ配置され、
   前記複数の目印パターンを数えることによって前記外観不良の位置を特定することを特徴とする半導体装置の製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
   前記駆動用集積回路は、ＬＣＤ製品に備わり、ＬＣＤ素子を駆動させることを特徴とする半導体装置の製造方法。
5. 請求項１または３記載の半導体装置の製造方法において、
   前記複数の目印パターンは、前記第１列目の複数の出力バンプと前記第２列目の複数の出力バンプにおいて、１０の倍数、２０の倍数、２５の倍数または５０の倍数の個数置きに配置されることを特徴とする半導体装置の製造方法。
6. 請求項２記載の半導体装置の製造方法において、
   前記複数の目印パターンは、前記複数の出力バンプにおいて、１０の倍数、２０の倍数、２５の倍数または５０の倍数の個数置きにそれぞれ配置されることを特徴とする半導体装置の製造方法。
7. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
   前記複数の目印パターンは、前記駆動用集積回路に備わる最上層配線と同一層により形成されることを特徴とする半導体装置の製造方法。
8. 請求項１または３記載の半導体装置の製造方法において、
   前記第１列目の複数の出力バンプの数と前記第２列目の複数の出力バンプの数の合計は、１０００個以上であることを特徴とする半導体装置の製造方法。
9. 請求項２記載の半導体装置の製造方法において、
   前記複数の出力バンプの数の合計は、１０００個以上であることを特徴とする半導体装置の製造方法。
10. 請求項１または３記載の半導体装置の製造方法において、
    前記第２長辺側には、複数の入力バンプが形成され、
    前記第１列目の複数の出力バンプの数と前記第２列目の複数の出力バンプの数の合計は、前記複数の入力バンプの数よりも多いことを特徴とする半導体装置の製造方法。
11. 請求項２記載の半導体装置の製造方法において、
    前記第２長辺側には、複数の入力バンプが形成され、
    前記複数の出力バンプの数の合計は、前記複数の入力バンプの数よりも多いことを特徴とする半導体装置の製造方法。
12. 請求項１または３記載の半導体装置の製造方法において、
    前記第１列目の複数の出力バンプおよび前記第２列目の複数の出力バンプのそれぞれの平面積は、前記複数の目印パターンのそれぞれの平面積よりも大きいことを特徴とする半導体装置の製造方法。
13. 請求項２記載の半導体装置の製造方法において、
    前記複数の出力バンプのそれぞれの平面積は、前記複数の目印パターンのそれぞれの平面積よりも大きいことを特徴とする半導体装置の製造方法。

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