WO2016139755A1 - 半導体装置 - Google Patents

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広記 中村
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舛岡　富士雄
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Definitions

  • the present invention relates to a semiconductor device.
  • SGT Surrounding Gate Transistor
  • one transistor is formed on one silicon column, and an nMOS transistor composed of one silicon column and a pMOS transistor composed of one silicon column are formed on a plane (for example, see Patent Document 4). Since at least two silicon pillars are formed on a plane, an area corresponding to at least two silicon pillars is required.
  • a plurality of gates are formed on one silicon pillar (see, for example, Patent Document 5).
  • a gate insulating film is formed on the side wall of the silicon pillar, and a source line and a bit line are connected to the upper end and the lower end of the silicon pillar.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2008-300558 A JP 2014-57068 A
  • an object is to provide a highly integrated semiconductor device in which transistors are stacked.
  • a semiconductor device includes a first first conductivity type semiconductor layer formed on a semiconductor substrate, and a first columnar semiconductor layer formed on the semiconductor layer, the second first conductivity type.
  • a conductive semiconductor layer, a third body region, and a second second conductive semiconductor layer are formed around the first body region and the first columnar semiconductor layer formed in this order from the substrate side.
  • a third gate insulating film, a third gate formed around the third gate insulating film, and the fifth first conductive semiconductor layer and the first second conductive semiconductor layer are connected to each other.
  • the second gate and the third gate are connected to each other.
  • the present invention is characterized in that a first contact for connecting the second gate and the third gate is provided.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first output terminal is made of metal.
  • the first output terminal is made of a semiconductor.
  • first gate, the second gate, the third gate, and the fourth gate are made of metal.
  • the semiconductor device includes the second second conductivity type semiconductor layer and a first power supply line connected to the fourth second conductivity type semiconductor layer.
  • first columnar semiconductor layer is arranged in the first row and the first column
  • second columnar semiconductor layer is arranged in the first row and the second column.
  • the semiconductor device of the present invention is a fifth second-conductivity-type semiconductor layer formed on a semiconductor substrate and a third columnar semiconductor layer formed on the semiconductor layer, Conductive semiconductor layer, fifth body region, seventh second conductive semiconductor layer, sixth first conductive semiconductor layer, sixth body region, seventh first conductive semiconductor layer, and eighth The third columnar semiconductor layer in which the first conductivity type semiconductor layer, the seventh body region, and the ninth first conductivity type semiconductor layer are formed in this order from the substrate side, and around the fifth body region.
  • the fourth columnar semiconductor layer in which a conductive semiconductor layer is formed in this order from the substrate side, the eighth gate insulating film formed around the eighth body region, and the eighth gate insulating film And the second output terminal is connected to the ninth second conductivity type semiconductor layer, and the fifth gate and the sixth gate are The seventh gate and the eighth gate are connected to each other.
  • the present invention is characterized in that it has a second contact for connecting the fifth gate and the sixth gate.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the second output terminal is made of metal.
  • the second output terminal is made of a semiconductor.
  • the fifth gate, the sixth gate, the seventh gate, and the eighth gate are made of metal.
  • the third columnar semiconductor layer is arranged in the first row and the first column
  • the fourth columnar semiconductor layer is arranged in the first row and the second column.
  • a highly integrated semiconductor device in which transistors are stacked can be provided.
  • first first conductivity type semiconductor layer formed on the semiconductor substrate and a first columnar semiconductor layer formed on the semiconductor layer, the second first conductivity type semiconductor layer and the first Body region, third first conductivity type semiconductor layer, fourth first conductivity type semiconductor layer, second body region, fifth first conductivity type semiconductor layer, and first second conductivity type semiconductor layer.
  • the first columnar semiconductor layer in which the third body region and the second second conductivity type semiconductor layer are formed in this order from the substrate side, and the first gate formed around the first body region An insulating film; a first gate formed around the first gate insulating film; a second gate insulating film formed around the second body region; and the second gate insulating film A second gate formed around the third body region and a third gate insulation formed around the third body region A first output terminal connecting the fifth first conductive semiconductor layer and the first second conductive semiconductor layer; and a third gate formed around the third gate insulating film.
  • a second columnar semiconductor layer formed on the first output terminal wherein a third second conductivity type semiconductor layer, a fourth body region, and a fourth second conductivity type semiconductor layer are formed.
  • the fourth gate and the first output terminal are connected to the third second-conductivity-type semiconductor layer, and the first gate and the fourth gate are connected to each other.
  • the third gate is connected, whereby a transistor is stacked. It is therefore possible to provide a highly integrated semiconductor device.
  • SGTs can be stacked vertically in an nMOS layer.
  • the nMOS layer and the pMOS layer are different layers, the number of lithography steps for distinguishing the introduction of impurities during manufacturing can be reduced.
  • a fifth second conductive semiconductor layer formed on the semiconductor substrate and a third columnar semiconductor layer formed on the semiconductor layer, the sixth second conductive semiconductor layer and the fifth Body region, seventh second conductivity type semiconductor layer, sixth first conductivity type semiconductor layer, sixth body region, seventh first conductivity type semiconductor layer, and eighth first conductivity type semiconductor layer.
  • the third columnar semiconductor layer in which the seventh body region and the ninth first conductivity type semiconductor layer are formed in this order from the substrate side, and the fifth gate formed around the fifth body region An insulating film; a fifth gate formed around the fifth gate insulating film; a sixth gate insulating film formed around the sixth body region; and the sixth gate insulating film.
  • the fourth columnar semiconductor layer formed in this order from the side, the eighth gate insulating film formed around the eighth body region, and the eighth gate insulating film formed around the eighth gate insulating film 8 and the second output terminal are connected to the ninth second conductivity type semiconductor layer, the fifth gate and the sixth gate are connected, and the seventh output terminal A third columnar semiconductor layer and a gate connected to the eighth gate; Since 4 both columnar semiconductor layer can be formed on a semiconductor substrate, it is possible to use a single crystal semiconductor obtained by processing the third columnar semiconductor layer a fourth columnar semiconductor layer both substrates. In particular, since it is a NAND gate, SGTs can be stacked vertically in an nMOS layer. In addition, since the nMOS layer and the pMOS layer are different layers, the number of lithography steps for distinguishing the introduction of impurities during manufacturing can be reduced.
  • FIG. 2A is a plan view of a semiconductor device according to the present invention.
  • FIG. 5B is a sectional view taken along line X1-X1 ′ in FIG. (C) is a sectional view taken along line Y1-Y1 'of (A).
  • FIG. 4D is a sectional view taken along line Y2-Y2 ′ in FIG.
  • FIG. 2A is a plan view of a semiconductor device according to the present invention.
  • FIG. 5B is a sectional view taken along line X1-X1 ′ in FIG. (C) is a sectional view taken along line Y1-Y1 'of (A).
  • FIG. 4D is a sectional view taken along line Y2-Y2 ′ in FIG.
  • FIG. 1 A structure of a semiconductor device according to an embodiment of the present invention is shown in FIG.
  • the semiconductor is silicon, but a semiconductor other than silicon may be used.
  • the fourth gate 122 formed around 121 and the first output terminal 123 are connected to the third second-conductivity-type silicon layer 118, and the first gate 107 and the first output terminal 123 are connected to each other. 4 is connected to the fourth gate 122, and the second gate 112 and the third gate 117 are connected to each other.
  • first contact 124 that connects the second gate 112 and the third gate 117. Since the second gate 112 and the third gate 117 can be connected in the vertical direction by the first contact, when the second gate 112 and the third gate 117 are separately formed. The area can be reduced as compared with.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first output terminal 123 is preferably made of metal.
  • the first output terminal 123 may be silicon.
  • the output terminal may be silicided.
  • the first gate 107, the second gate 112, the third gate 117, and the fourth gate 122 are preferably made of metal.
  • the metal is preferably titanium nitride or aluminum titanium nitride. Tungsten may be used.
  • the first gate insulating film 106, the second gate insulating film 111, the third gate insulating film 116, and the fourth gate insulating film 121 are an oxide film, a nitride film, an oxynitride film, and a high dielectric film. Preferably there is.
  • the second power-conducting silicon layer 115 and the first power-supply line 129 connected to the fourth second-conducting silicon layer 120 are also provided.
  • an input metal wiring 128 is connected to the first contact 124.
  • the first gate 107 is connected to the fourth gate 122 through the contact 125, the metal wiring 130, and the contact 127.
  • the first output wiring is connected to the output metal wiring 131 through the contact 126.
  • the first columnar silicon layer 133 is arranged in the first row and the first column, and the second columnar silicon layer 134 is arranged in the first row and the second column.
  • the first contact 124 and the contacts 125, 126, 127 can be arranged at the apexes of the quadrangle.
  • an insulating film 132 is formed around the element.
  • FIG. 2 shows the structure of the semiconductor device according to the embodiment of the present invention.
  • the semiconductor is silicon, but a semiconductor other than silicon may be used.
  • the eighth gate 222 formed around the film 221 and the second output terminal 223 are connected to the ninth second conductivity type silicon layer 220, and the fifth gate 207 and the The sixth gate 212 is connected, and the seventh gate 217 and the eighth gate 222 are connected. Since both the third columnar silicon layer 233 and the fourth columnar silicon layer 234 can be formed on the silicon substrate, both the third columnar silicon layer 233 and the fourth columnar silicon layer 234 are processed by processing the substrate. The resulting single crystal silicon can be used.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the second output terminal 223 is preferably made of metal.
  • the second output terminal 223 may be silicon.
  • the output terminal may be silicided.
  • the fifth gate 207, the sixth gate 212, the seventh gate 217, and the eighth gate 222 are preferably made of metal.
  • the metal is preferably titanium nitride or aluminum titanium nitride. Tungsten may be used.
  • the fifth gate insulating film 206, the sixth gate insulating film 211, the seventh gate insulating film 216, and the eighth gate insulating film 221 are an oxide film, a nitride film, an oxynitride film, and a high dielectric film. Preferably there is.
  • the input metal wiring 228 is connected to the second contact 224.
  • the seventh gate 217 is connected to the eighth gate 222 through the contact 225, the metal wiring 230, and the contact 227.
  • the second output wiring 223 is connected to the output metal wiring 231 via the contact 226.
  • the third columnar silicon layer 233 is arranged in the first row and the first column
  • the fourth columnar silicon layer 234 is arranged in the first row and the second column.
  • an insulating film 232 is formed around the element.
  • Silicon substrate 102 First first conductivity type silicon layer 103. Second first conductivity type silicon layer 104. First body region 105. Third first conductivity type silicon layer 106. First gate insulating film 107. First gate 108. Fourth first conductivity type silicon layer 109. Second body region 110. Fifth first conductivity type silicon layer 111. Second gate insulating film 112. Second gate 113. First second conductivity type silicon layer 114. Third body region 115. Second second conductivity type silicon layer 116. Third gate insulating film 117. Third gate 118. Third second conductivity type silicon layer 119. Fourth body region 120. Fourth second conductivity type silicon layer 121. Fourth gate insulating film 122. Fourth gate 123. First output terminal 124. First contact 125. Contact 126.

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Abstract

トランジスタを積層する高集積な半導体装置を提供する。半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、各ボディ領域に対応する各ゲートを備えた半導体装置。

Description

半導体装置
　本発明は半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、１本のシリコン柱からなるｎＭＯＳトランジスタと１本のシリコン柱からなるｐＭＯＳトランジスタが平面上に形成されている（例えば特許文献４を参照）。少なくとも２本のシリコン柱が平面上に形成されているため、少なくとも２本のシリコン柱分の面積が必要となる。
　従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている（例えば特許文献５を参照）。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００８－３００５５８号公報 特開２０１４－５７０６８号公報
　そこで、トランジスタを積層する高集積な半導体装置を提供することを目的とする。
　本発明の半導体装置は、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、　前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とする。
　また、前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする。
　また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
　また、前記第１の出力端子は金属からなることを特徴とする。
　また、前記第１の出力端子は半導体からなることを特徴とする。
　また、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする。
　また、前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする。
　また、前記第１の柱状半導体層は、１行１列目に配置され、前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする。
　また、本発明の半導体装置は、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、　前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とする。
　また、前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする。
　また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
　また、前記第２の出力端子は金属からなることを特徴とする。
　また、前記第２の出力端子は半導体からなることを特徴とする。
　また、前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする。
　また、前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする。
　また、前記第３の柱状半導体層は、１行１列目に配置され、前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする。
　本発明によれば、トランジスタを積層する高集積な半導体装置を提供することができる。
　また、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、　前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とすることにより、トランジスタが積層されるため、高集積な半導体装置を提供することができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
　また、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、　前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とすることにより、第３の柱状半導体層と第４の柱状半導体層双方を半導体基板上に形成することができるため、第３の柱状半導体層と第４の柱状半導体層共に基板を加工することにより得られる単結晶半導体を用いることができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１－Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１－Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２－Ｙ２’線での断面図である。 （Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１－Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１－Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２－Ｙ２’線での断面図である。
　以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図１に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
　シリコン基板１０１上に形成された第１の第１導電型シリコン層１０２と、前記シリコン層１０１上に形成された第１の柱状シリコン層１３３であって、第２の第１導電型シリコン層１０３と第１のボディ領域１０４と第３の第１導電型シリコン層１０５と第４の第１導電型シリコン層１０８と第２のボディ領域１０９と第５の第１導電型シリコン層１１０と第１の第２導電型シリコン層１１３と第３のボディ領域１１４と第２の第２導電型シリコン層１１５とが基板側からこの順に形成された前記第１の柱状シリコン層１３３と、前記第１のボディ領域１０４の周囲に形成された第１のゲート絶縁膜１０６と、前記第１のゲート絶縁膜１０６の周囲に形成された第１のゲート１０７と、　前記第２のボディ領域１０９の周囲に形成された第２のゲート絶縁膜１１１と、前記第２のゲート絶縁膜１１１の周囲に形成された第２のゲート１１２と、前記第３のボディ領域１１４の周囲に形成された第３のゲート絶縁膜１１６と、前記第３のゲート絶縁膜１１６の周囲に形成された第３のゲート１１７と、前記５の第１導電型シリコン層１１０と前記第１の第２導電型シリコン層１１３とを接続する第１の出力端子１２３と、前記第１の出力端子１２３上に形成された第２の柱状シリコン層１３４であって、第３の第２導電型シリコン層１１８と第４のボディ領域１１９と第４の第２導電型シリコン層１２０とが基板側からこの順に形成された前記第２の柱状シリコン層１３４と、前記第４のボディ領域１１９の周囲に形成された第４のゲート絶縁膜１２１と、前記第４のゲート絶縁膜１２１の周囲に形成された第４のゲート１２２と、前記第１の出力端子１２３は前記第３の第２導電型シリコン層１１８に接続されるのであって、前記第１のゲート１０７と前記第４のゲート１２２とは接続され、前記第２のゲート１１２と前記第３のゲート１１７とは接続されることを特徴とする。
　前記第２のゲート１１２と前記第３のゲート１１７とを接続する第１のコンタクト１２４を有することが好ましい。本第１のコンタクトにより、第２のゲート１１２と第３のゲート１１７とを縦方向で接続することができるため、第２のゲート１１２と第３のゲート１１７とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
　また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
　また、前記第１の出力端子１２３は金属からなることが好ましい。
　また、前記第１の出力端子１２３はシリコンであってもよい。前記第１の出力端子１２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
　また、前記第１のゲート１０７と前記第２のゲート１１２と前記第３のゲート１１７と前記第４のゲート１２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第１のゲート絶縁膜１０６、第２のゲート絶縁膜１１１、第３のゲート絶縁膜１１６、第４のゲート絶縁膜１２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
　また、前記第２の第２導電型シリコン層１１５と前記第４の第２導電型シリコン層１２０に接続された第１の電源供給線１２９と、を有することを特徴とする。
　また、第１のコンタクト１２４には、入力の金属配線１２８が接続される。また、第１のゲート１０７は、コンタクト１２５、金属配線１３０、コンタクト１２７を介して第４のゲート１２２に接続されている。また、第１の出力配線は、コンタクト１２６を介して出力の金属配線１３１に接続されている。
　また、前記第１の柱状シリコン層１３３は、１行１列目に配置され、前記第２の柱状シリコン層１３４は、１行２列目に配置されることを特徴とする。この配置により、第１のコンタクト１２４及びコンタクト１２５、１２６、１２７を４角形の頂点に配置することできる。
　また、素子の周囲には絶縁膜１３２が形成される。
　また、本発明の異なる実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図２に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
　シリコン基板２０１上に形成された第５の第２導電型シリコン層２０２と、前記シリコン層２０１上に形成された第３の柱状シリコン層２３３であって、第６の第２導電型シリコン層２０３と第５のボディ領域２０４と第７の第２導電型シリコン層２０５と第６の第１導電型シリコン層２０８と第６のボディ領域２０９と第７の第１導電型シリコン層２１０と第８の第１導電型シリコン層２１３と第７のボディ領域２１４と第９の第１導電型シリコン層２１５とが基板側からこの順に形成された前記第３の柱状シリコン層２３３と、前記第５のボディ領域２０４の周囲に形成された第５のゲート絶縁膜２０６と、前記第５のゲート絶縁膜２０６の周囲に形成された第５のゲート２０７と、　前記第６のボディ領域２０９の周囲に形成された第６のゲート絶縁膜２１１と、前記第６のゲート絶縁膜２１１の周囲に形成された第６のゲート２１２と、前記第７のボディ領域２１４の周囲に形成された第７のゲート絶縁膜２１６と、前記第７のゲート絶縁膜２１６の周囲に形成された第７のゲート２１７と、前記第７の第２導電型シリコン層２０５と前記第６の第１導電型シリコン層２０８とを接続する第２の出力端子２２３と、前記シリコン基板２０１上に形成された第４の柱状シリコン層２３４であって、第８の第２導電型シリコン層２１８と第８のボディ領域２１９と第９の第２導電型シリコン層２２０とが基板側からこの順に形成された前記第４の柱状シリコン層２３４と、　前記第８のボディ領域２１９の周囲に形成された第８のゲート絶縁膜２２１と、前記第８のゲート絶縁膜２２１の周囲に形成された第８のゲート２２２と、前記第２の出力端子２２３は前記第９の第２導電型シリコン層２２０に接続されるのであって、前記第５のゲート２０７と前記第６のゲート２１２とは接続され、前記第７のゲート２１７と前記第８のゲート２２２とは接続されることを特徴とする。第３の柱状シリコン層２３３と第４の柱状シリコン層２３４双方をシリコン基板上に形成することができるため、第３の柱状シリコン層２３３と第４の柱状シリコン層２３４共に基板を加工することにより得られる単結晶シリコンを用いることができる。
　前記第５のゲート２０７と前記第６のゲート２１２とを接続する第２のコンタクト２２４を有することが好ましい。本第２のコンタクト２２４により、第５のゲート２０７と第６のゲート２１２とを縦方向で接続することができるため、第５のゲート２０７と第６のゲート２１２とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
　また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
　また、前記第２の出力端子２２３は金属からなることが好ましい。
　また、前記第２の出力端子２２３はシリコンであってもよい。前記第２の出力端子２２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
　また、前記第５のゲート２０７と前記第６のゲート２１２と前記第７のゲート２１７と前記第８のゲート２２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第５のゲート絶縁膜２０６、第６のゲート絶縁膜２１１、第７のゲート絶縁膜２１６、第８のゲート絶縁膜２２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
　また、前記第９の第１導電型シリコン層２１５に接続された第１の接地線２２９と、を有することを特徴とする。
　また、第２のコンタクト２２４には、入力の金属配線２２８が接続される。また、第７のゲート２１７は、コンタクト２２５、金属配線２３０、コンタクト２２７を介して第８のゲート２２２に接続されている。また、第２の出力配線２２３は、コンタクト２２６を介して出力の金属配線２３１に接続されている。
　また、前記第３の柱状シリコン層２３３は、１行１列目に配置され、前記第４の柱状シリコン層２３４は、１行２列目に配置されることを特徴とする。この配置により、第２のコンタクト２２４及びコンタクト２２５、２２６、２２７を４角形の頂点に配置することできる。
　また、素子の周囲には絶縁膜２３２が形成される。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１の第１導電型シリコン層
１０３．第２の第１導電型シリコン層
１０４．第１のボディ領域
１０５．第３の第１導電型シリコン層
１０６．第１のゲート絶縁膜
１０７．第１のゲート
１０８．第４の第１導電型シリコン層
１０９．第２のボディ領域
１１０．第５の第１導電型シリコン層
１１１．第２のゲート絶縁膜
１１２．第２のゲート
１１３．第１の第２導電型シリコン層
１１４．第３のボディ領域
１１５．第２の第２導電型シリコン層
１１６．第３のゲート絶縁膜
１１７．第３のゲート
１１８．第３の第２導電型シリコン層
１１９．第４のボディ領域
１２０．第４の第２導電型シリコン層
１２１．第４のゲート絶縁膜
１２２．第４のゲート
１２３．第１の出力端子
１２４．第１のコンタクト
１２５．コンタクト
１２６．コンタクト
１２７．コンタクト
１２８．入力の金属配線
１２９．第１の電源供給線
１３０．金属配線
１３１．金属配線
１３２．絶縁膜
１３３．第１の柱状シリコン層
１３４．第２の柱状シリコン層
２０１．シリコン基板
２０２．第５の第２導電型シリコン層
２０３．第６の第２導電型シリコン層
２０４．第５のボディ領域
２０５．第７の第２導電型シリコン層
２０６．第５のゲート絶縁膜
２０７．第５のゲート
２０８．第６の第１導電型シリコン層
２０９．第６のボディ領域
２１０．第７の第１導電型シリコン層
２１１．第６のゲート絶縁膜
２１２．第６のゲート
２１３．第８の第１導電型シリコン層
２１４．第７のボディ領域
２１５．第９の第１導電型シリコン層
２１６．第７のゲート絶縁膜
２１７．第７のゲート
２１８．第８の第２導電型シリコン層
２１９．第８のボディ領域
２２０．第９の第２導電型シリコン層
２２１．第８のゲート絶縁膜
２２２．第８のゲート
２２３．第２の出力端子
２２４．第２のコンタクト
２２５．コンタクト
２２６．コンタクト
２２７．コンタクト
２２８．金属配線
２２９．第１の接地線
２３０．金属配線
２３１．金属配線
２３２．絶縁膜
２３３．第３の柱状シリコン層
２３４．第４の柱状シリコン層

Claims (16)

  1. 　半導体基板上に形成された第１の第１導電型半導体層と、
    　前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、
    　前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
    　前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
    　前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、
    　前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、
    　前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、
    　前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、
    　前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、
    　前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、
    　前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、
    　前記第１のゲートと前記第４のゲートとは接続され、
    　前記第２のゲートと前記第３のゲートとは接続されることを特徴とする半導体装置。
  2. 　前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の出力端子は金属からなることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の出力端子は半導体からなることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１の柱状半導体層は、１行１列目に配置され、
    　前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする請求項１に記載の半導体装置。
  9. 　半導体基板上に形成された第５の第２導電型半導体層と、
    　前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、
    　前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、
    　前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、
    　前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、
    　前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、
    　前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、
    　前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、
    　前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、
    　前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、
    　前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、
    　前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、
    　前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、
    　前記第５のゲートと前記第６のゲートとは接続され、
    　前記第７のゲートと前記第８のゲートとは接続されることを特徴とする半導体装置。
  10. 　前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする請求項９に記載の半導体装置。
  11. 　前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項９に記載の半導体装置。
  12. 　前記第２の出力端子は金属からなることを特徴とする請求項９に記載の半導体装置。
  13. 　前記第２の出力端子は半導体からなることを特徴とする請求項９に記載の半導体装置。
  14. 　前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする請求項９に記載の半導体装置。
  15. 　前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする請求項９に記載の半導体装置。
  16. 　前記第３の柱状半導体層は、１行１列目に配置され、
    　前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする請求項９に記載の半導体装置。
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