JP2022504474A - 積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 - Google Patents
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Abstract
Description
Claims (24)
- 複数の層を備えているマイクロ電子デバイスであって、前記マイクロ電子デバイスが、
垂直に積み重ねられて直列に接続されたトランジスタの第1の対であって、前記トランジスタの第1の対の各々が同じタイプである、前記トランジスタの第1の対と、
並列に接続されたトランジスタの第2の対であって、前記トランジスタの第2の対が前記トランジスタの第1の対とは異なるタイプである、前記トランジスタの第2の対とを備え、
前記トランジスタの第1の対および前記トランジスタの第2の対が、前記複数の層と実質的に直角に配置される、マイクロ電子デバイス。 - 前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第1の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置される、請求項1に記載のマイクロ電子デバイス。
- 前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第2の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、請求項1に記載のマイクロ電子デバイス。
- 単一の層に配置され、前記トランジスタの第2の対を互いに接続する内部接続素子をさらに備える、請求項1に記載のマイクロ電子デバイス。
- 垂直に積み重ねられた前記トランジスタの第1の対の一端に配置された電源レールと、
垂直に積み重ねられた前記トランジスタの第1の対の反対端に配置された信号相互接続導体とをさらに備える、請求項1に記載のマイクロ電子デバイス。 - 前記マイクロ電子デバイスがNANDゲートまたはNORゲートである、請求項1に記載のマイクロ電子デバイス。
- 複数の層を備えているマイクロ電子デバイスであって、前記マイクロ電子デバイスが、
垂直に積み重ねられて直列に接続されたトランジスタの第1の対であって、前記トランジスタの第1の対の各々が同じタイプである、前記トランジスタの第1の対と、
並列に接続され、同じ層に配置されたトランジスタの第2の対であって、前記トランジスタの第2の対が前記トランジスタの第1の対とは異なるタイプである、前記トランジスタの第2の対とを備え、
前記トランジスタの第1の対および前記トランジスタの第2の対が、前記複数の層と実質的に直角に配置され、
前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第1の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置され、
前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第2の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、マイクロ電子デバイス。 - 単一の層に配置され、前記トランジスタの第2の対を互いに接続する内部接続素子をさらに備える、請求項7に記載のマイクロ電子デバイス。
- 垂直に積み重ねられた前記トランジスタの第1の対の一端に接続された電源レールと、
垂直に積み重ねられた前記トランジスタの第1の対の反対端に接続された信号相互接続導体とをさらに備える、請求項7に記載のマイクロ電子デバイス。 - 前記マイクロ電子デバイスがNANDゲートまたはNORゲートである、請求項7に記載のマイクロ電子デバイス。
- 前記電源レールがVDD電源レールおよび接地電源レールを含む、請求項9に記載のマイクロ電子デバイス。
- 第1の層に配置された電源レールと、
第2の層に配置された信号相互接続導体とをさらに備え、垂直に積み重ねられた前記トランジスタの第1の対および前記トランジスタの第2の対が、前記第1の層と前記第2の層の間に配置される、請求項7に記載のマイクロ電子デバイス。 - 複数の層を備えているマイクロ電子デバイスを形成する方法であって、前記方法が、
垂直に積み重ねられて直列に接続されたトランジスタの第1の対を形成することであって、前記トランジスタの第1の対の各々が同じタイプである、前記形成することと、
並列に接続されたトランジスタの第2の対を形成することであって、前記トランジスタの第2の対が前記トランジスタの第1の対とは異なるタイプである、前記形成することとを含み、
前記トランジスタの第1の対および前記トランジスタの第2の対が、前記複数の層と実質的に直角に形成される、方法。 - 前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第1の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置される、請求項13に記載の方法。
- 前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第2の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、請求項13に記載の方法。
- 単一の層に配置され、前記トランジスタの第2の対を互いに接続する内部接続素子を形成することをさらに含む、請求項13に記載の方法。
- 垂直に積み重ねられた前記トランジスタの第1の対の一端に配置された電源レールを形成することと、
垂直に積み重ねられた前記トランジスタの第1の対の反対端に配置された信号相互接続導体を形成することとをさらに含む、請求項13に記載の方法。 - 前記マイクロ電子デバイスがNANDゲートまたはNORゲートである、請求項13に記載の方法。
- 複数の層を備えているマイクロ電子デバイスを形成する方法であって、前記方法が、
垂直に積み重ねられて直列に接続されたトランジスタの第1の対を形成することであって、前記トランジスタの第1の対の各々が同じタイプである、前記形成することと、
並列に接続され、同じ層に配置されたトランジスタの第2の対を形成することであって、前記トランジスタの第2の対が前記トランジスタの第1の対とは異なるタイプである、前記形成することとを含み、
前記トランジスタの第1の対および前記トランジスタの第2の対が、前記複数の層と実質的に直角に形成され、
前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第1の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置され、
前記トランジスタの第1の対の1つのトランジスタのゲートおよび前記トランジスタの第2の対の1つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第2の入力に対応し、前記トランジスタの第1の対の前記1つのトランジスタの前記ゲートおよび前記トランジスタの第2の対の前記1つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、方法。 - 単一の層に配置され、前記トランジスタの第2の対を互いに接続する内部接続素子を形成することをさらに含む、請求項19に記載の方法。
- 垂直に積み重ねられた前記トランジスタの第1の対の一端に接続された電源レールを形成することと、
垂直に積み重ねられた前記トランジスタの第1の対の反対端に接続された信号相互接続導体を形成することとをさらに含む、請求項19に記載の方法。 - 前記マイクロ電子デバイスがNANDゲートまたはNORゲートである、請求項19に記載の方法。
- 前記電源レールがVDD電源レールおよび接地電源レールを含む、請求項21に記載の方法。
- 第1の層に配置された電源レールを形成することと、
第2の層に配置された信号相互接続導体を形成することとをさらに含み、垂直に積み重ねられた前記トランジスタの第1の対および前記トランジスタの第2の対が、前記第1の層と前記第2の層の間に配置される、請求項19に記載の方法。
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