JP2022504474A - 積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 - Google Patents

積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 Download PDF

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Abstract

Figure 2022504474000001
積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法であって、マイクロ電子デバイスは、垂直に積み重ねられて直列に接続されたトランジスタの第１の対を含んでよい。トランジスタの第１の対の各々は、同じタイプである。マイクロ電子デバイスは、並列に接続されたトランジスタの第２の対を含んでよい。トランジスタの第２の対は、トランジスタの第１の対とは異なるタイプである。トランジスタの第１の対およびトランジスタの第２の対は、複数の層と実質的に直角に配置される。

Description

本開示は、集積回路および集積回路を製造するための方法に関連している。
ほとんどの場合、集積回路は、順々に成膜されて構造化された複数の隣接する層を含む。集積回路のセルに電力を供給するために、電源レールが提供される。集積回路のセルは、データを格納するためのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）セル、ならびにＮＡＮＤゲートおよびＮＯＲゲートなどを使用する、組み合わせ論理機能を実行するための論理セルを含むことができる。データ（例えば、ブール演算の結果またはセル（例えば、ＳＲＡＭセル）に格納されている（格納される）データ）を送信するために、信号線が提供される。集積回路のセルは、電界効果トランジスタ（ＦＥＴ：field effect transistors）を含み、各電界効果トランジスタが、ドレイン領域、ソース領域、チャネル領域、およびゲート領域を含む。通常、ＦＥＴは、集積回路の最下層に形成される。信号線および電源レールを含む層が、ＦＥＴの上の層に備えられる。
ＦＥＴのドレイン領域、ソース領域、およびゲートを信号線および電源レールに接続するために、垂直相互接続アクセス（ＶＩＡ：Vertical interconnect access）コンタクトが提供される。各ＶＩＡは、ＦＥＴの各領域、信号線、および電源レールとのインターフェイスでの接触容量および接触抵抗につながる。さらに、各ＶＩＡは、集積回路の製造に必要な表面積を大きくする。したがって、集積回路の製造に必要なＶＩＡの量を削減する必要があることがある。
さらに、個々のＶＩＡは、ＦＥＴのソース領域およびゲート、ならびに信号線および電源レールとの整列を必要とすることがある。集積回路の異なる層内に広がる導体を接続する垂直構造の製造を容易にする必要があることがある。
独立請求項に従う集積回路および方法の提供によって、従来技術の欠点が克服され、追加の利点がもたらされる。従属請求項において、有利な実施形態が説明される。
一実施形態によれば、複数の隣接する層を含む集積回路が提供され、この集積回路が複数の垂直構造を含み、これらの垂直構造が、集積回路の層と実質的に直角である垂直方向に伸び、これらの垂直構造が、少なくとも１つの垂直接続要素および少なくとも１つの垂直チャネル領域を含み、これらの垂直構造が、規則的な仮想２次元グリッドのノードの上に配置される。垂直構造が提供されないグリッドのノードが存在し得る。グリッドの規則性は、集積回路の製造を容易にすることができる。
一実施形態によれば、集積回路が提供される。集積回路は、１つまたは複数の電界効果トランジスタ（ＦＥＴ）（例えば、第１のＦＥＴおよび第２のＦＥＴ）の積み重ねを含む複数の隣接する層を含む。ＦＥＴは、それぞれチャネル領域を含む。積み重ねのＦＥＴのチャネル領域は、直列に電気的に接続される。この積み重ねは、層（例えば、集積回路の層）と実質的に直角である垂直方向に伸びる。第１のＦＥＴおよび第２のＦＥＴは、同じタイプである。
一実施形態によれば、積み重ねの２つの向かい合った端部は、電源支持端（power support end）および信号端に対応する。電源支持端は、集積回路の電源レールに接続される。信号端は、集積回路の信号線に接続される。
一実施形態によれば、積み重ねのＦＥＴは同じタイプであり、積み重ねＦＥＴのチャネル領域が直列に電気的に接続され、積み重ねの２つの向かい合った端部が電源支持端および信号端に対応し、電源支持端が集積回路の電源レールに接続される。
一実施形態によれば、集積回路内の複数のセル・タイプ（すなわち、ブール演算を実行するか、またはデータを格納するセル）は、直列に接続された同じタイプの２つのＦＥＴを必要とする。垂直方向に伸びる２つのＦＥＴの積み重ねは、機能セル内および機能セル間の配線および経路決定を容易にすることができる。これによって、集積回路内のより高いセル密度を可能にすることができる。
一実施形態によれば、電源レールは、集積回路の基板に埋め込まれた導電層として提供され得る。特に、電源レールは、高濃度にドープされた半導体領域として形成され得る。高濃度にドープされた半導体領域は、イオン注入プロセスによって形成され得る。代替として、高濃度にドープされた半導体領域は、拡散プロセスによって形成され得る。異なるプロセスの選択肢（例えば、コンパウンド法）によって、低抵抗電源レールが形成され得る。
一実施形態によれば、積み重ねのＦＥＴのチャネル領域は、集積回路の電源レールを含む層と集積回路の信号線を含む層との間の層に備えられる。
信号線を含む層および電源レールを含む層を分離することによって、集積回路の経路決定の複雑さを大幅に低減することができる。特に、ＶＩＡコンタクトの数およびワイヤの長さを減らすことができる。これによって、集積回路のより高いデバイス密度または集積回路の電力消費の削減あるいはその両方を可能にすることができる。
一実施形態によれば、この積み重ねは、電源レールを形成する高濃度にドープされた半導体領域上のエピタキシーによって形成され得る。エピタキシーの間に、ドーパント濃度が変更され得る。
一実施形態によれば、積み重ねのＦＥＴのチャネル領域は水平なチャネル領域であり、このチャネル領域内で電荷キャリアが、ＦＥＴの導電状態で、集積回路の層と平行な方向に移動する。この積み重ねは、上下に重なっている２つの古典的な平面状のＦＥＴを含んでよく、古典的な平面状のＦＥＴのうちの１つのソース領域は、他の古典的な平面状のＦＥＴのドレイン領域に電気的に接続される。代替として、この積み重ねは、ソース・ドレイン接続と直列な２つのＦｉｎＦＥＴを含んでよい。ＦｉｎＦＥＴのフィンは、互いに平行に、または直角に設けられ得る。
一実施形態によれば、第１のＦＥＴまたは第２のＦＥＴあるいはその両方は、２つ以上の垂直チャネル領域を含む。２つ以上の垂直チャネルを提供することによって、種々の電気的要件へのＦＥＴの適応を容易にすることができる。垂直チャネル領域は、集積回路の製造プロセスの安定性を改善するために、実質的に同じ寸法を有することができる。実質的に同じ寸法とは、集積回路の加工時の避けられない偏差のみに起因して変動する寸法のことを指し得る。集積回路のＦＥＴの特性は、垂直チャネル領域の数を選択することによって調整され得る。例えば、ＦＥＴが他のＦＥＴの２倍の電流を供給する必要がある場合、このＦＥＴは、別のＦＥＴの垂直チャネル領域の量の２倍の量を含んでよい。したがって、ＦＥＴの寸法が量子化され得る。
一実施形態によれば、垂直チャネル領域は、縦軸および横軸を含む断面を有し、この縦軸およびこの横軸は、実質的に同じ長さを有する。例えば、垂直チャネル領域は、円形の断面を有してよい。円形の断面は、正方形の角での露光アーチファクトに起因する正方形の特徴を有するマスクを使用する露光によって生じてよい。一実施形態では、垂直チャネル領域は、六角形の断面を有してよい。例えば、垂直チャネル領域は、六角形の結晶構造を有する半導体を使用して形成され得る。さらに、一実施形態では、垂直チャネル領域は、三角形の断面を有し得る。この三角形は、正三角形であってよい。実質的に同じ長さの縦軸および横軸を含む断面を有する垂直チャネル領域を使用することによって、非常に狭いチャネルを含むＦＥＴを得ることができる。
一実施形態によれば、垂直チャネル領域は、層に対して垂直な方向へのエピタキシャル成長によって形成され得る。エピタキシャル成長は、垂直チャネル領域の長さ（例えば、縦の長さ）の正確な定義を可能にすることができる。特に、集積回路の同じ層に備えられる複数のＦＥＴの垂直チャネル領域の長さは、実質的に同じになるように形成され得る。例えば極端紫外線（ＥＵＶ：extreme ultra violet）リソグラフィを使用するパターン形成プロセスによって引き起こされるチャネル長の偏差を防ぐことができる。
一実施形態によれば、縦軸が横軸よりも長い。例えば、垂直チャネル領域は、長方形または楕円形の断面を有してよい。より長い縦軸およびより短い横軸またはより短い縦軸およびより長い横軸を含む細長い断面を有する垂直チャネル領域は、特定の断面積でのより幅広のチャネルを可能にすることができる。
一実施形態によれば、細長い断面の縦軸は、電源レールの縦方向と実質的に直角である。そのような配置は、狭い量子化されたチャネルを提供しながら、電源レールの鉛直上方の空間の使用を最適化することができる。
一実施形態によれば、この積み重ねは、共通ナノワイヤ（common nanowire）を含む。共通ナノワイヤは、複数のＦＥＴのチャネル領域を含む。第１のＦＥＴのチャネル領域と第２のＦＥＴのチャネル領域の間に位置する領域は、第１のＦＥＴのソース／ドレイン領域および第２のＦＥＴのソース／ドレイン領域を同時に形成してよい。
一実施形態によれば、第１のＦＥＴまたは第２のＦＥＴあるいはその両方は、ゲートオールアラウンドＦＥＴである。第１／第２のＦＥＴのチャネル領域のゲートオールアラウンドの実施形態を提供することによって、ＦＥＴの電気的特性を改善することができる。チャネル領域と平行に広がるゲートの境界での境界効果を防ぐことができる。
一実施形態によれば、集積回路は、２つのＦＥＴの第２の積み重ねを含む。第２の積み重ねの２つのＦＥＴは、同じタイプである。第２の積み重ねの２つのＦＥＴは、第１のＦＥＴおよび第２のＦＥＴとは異なるタイプを有する。第２の積み重ねの電源端が、別の電源レールに接続される。
一実施形態によれば、集積回路はＳＲＡＭセルを含む。ＳＲＡＭセルは、記憶素子およびアクセスＦＥＴを含む。記憶素子は、電源レールに接続された第１のインバータＦＥＴを備えている第１のインバータを含む。第１のインバータＦＥＴは、積み重ねの第１のＦＥＴである。アクセスＦＥＴは、積み重ねの第２のＦＥＴである。アクセスＦＥＴは、ビット線に電気的に接続される。
一実施形態によれば、提案されるＳＲＡＭセルは、古典的なＳＲＡＭセルよりも少ないＶＩＡを必要とすることができる。したがって、提案されるＳＲＡＭセルは、より小さい設置面積を有することができ、集積回路のＳＲＡＭセルの密度を増やすことができる。さらに、提案されるＳＲＡＭセルのワイヤ接続素子をより短くすることができ、したがって、ワイヤの静電容量に起因する集積回路の電力消費を削減する。ビット線は、集積回路の信号線と見なされてよい。
一実施形態によれば、集積回路は２つの鏡面対称のＳＲＡＭセルを含む。鏡面対称のＳＲＡＭセルを提供することによって、集積回路のＳＲＡＭセルの密度の増加を可能にすることができる。
一実施形態によれば、鏡面対称のＳＲＡＭセルは、電源レールを共有する。電源レールを共有する鏡面対称のＳＲＡＭセルは、より幅広の電源レールの提供を可能にすることができる。したがって、電源レールに沿った電圧変動をさらに良く軽減することができる。
一実施形態によれば、集積回路は論理セルを含む。論理セルは、積み重ねおよびＦＥＴの第２の対を含む。ＦＥＴの第２の対は、第１のＦＥＴおよび第２のＦＥＴとは異なるタイプである。第２の対の２つのＦＥＴは、電気的に並列に配置される。第２の対の２つのＦＥＴは、積み重ねとは異なる垂直構造を形成する。
一実施形態によれば、積み重ねの１つのＦＥＴのゲートおよび第２の対の１つのＦＥＴのゲートは、互いに接続され、論理セルの第１の入力に対応する。積み重ねのＦＥＴのゲートおよび第２の対の１つのＦＥＴのゲートが、集積回路の層状構造内の同じ層内で広がる。一実施形態では、積み重ねの１つのＦＥＴのゲートおよび第２の対の１つのＦＥＴのゲートは、一体として形成され得る。
一実施形態によれば、積み重ねの１つのＦＥＴのゲートおよび第２の対の１つのＦＥＴのゲートは、互いに接続され、論理セルの第２の入力に対応する。積み重ねの１つのＦＥＴのゲートおよび第２の対の１つのＦＥＴのゲートが、集積回路の層状構造内の異なる層内で広がる。
一実施形態によれば、電源レールは、積み重ねまたは垂直構造あるいはその両方の第１の一端に位置する少なくとも１つの層内で広がる。信号相互接続導体（Signal interconnect conductors）が、積み重ねまたは垂直構造の第２の反対端に位置する層内で広がる。
一実施形態によれば、論理セルはＮＡＮＤゲートまたはＮＯＲゲートである。
一実施形態によれば、集積回路は、本明細書に記載されたＳＲＡＭセルおよび論理セルのグループから選択された２つ以上のセルを含み、選択されたセルは、少なくとも１つの電源レールを共有する。
一実施形態によれば、選択されたセルは、ＶＤＤ電源レールおよび接地電源レールのうちの１つを共有し、さらなる電位のために異なる電源レールを使用する。
一実施形態によれば、選択されたセルは、両方の電源レールを共有する。
一実施形態によれば、垂直構造が提供されないグリッドのノードが存在し得る。グリッドの規則性が、集積回路の製造を容易にし得る。
一実施形態によれば、縦方向のグリッドの２つのノード間の縦方向の間隔が、横方向のグリッドの２つのノード間の横方向の間隔に等しく、この縦方向は、この横方向に対して直角である。特に、グリッドは、市松模様に対応し得る。
一実施形態によれば、縦方向のグリッドの２つのノード間の縦方向の間隔が、横方向のグリッドの２つのノード間の横方向の間隔と異なり、この縦方向は、この横方向に対して直角である。このようにすることで、電源レールがグリッドの横方向または縦方向に沿って広がる場合に、異なる電圧を供給する２つの電源レール間のより良い絶縁を可能にする。特に、異なる縦方向の間隔および横方向の間隔によって、漏れ電流の量または意図していない静電容量あるいはその両方を減らすことができる。
一実施形態によれば、グリッドは、六角形のパターンを含む。六角形のパターンは、垂直構造の特に高密度の提供を可能にすることができる。
一実施形態は、マイクロ電子デバイスを含んでよい。マイクロ電子デバイスは、垂直に積み重ねられて直列に接続されたトランジスタの第１の対を含んでよい。トランジスタの第１の対の各々は、同じタイプである。マイクロ電子デバイスは、並列に接続されたトランジスタの第２の対を含んでよい。トランジスタの第２の対は、トランジスタの第１の対とは異なるタイプである。トランジスタの第１の対およびトランジスタの第２の対は、複数の層と実質的に直角に配置される。
一実施形態は、マイクロ電子デバイスを含んでよい。マイクロ電子デバイスは、垂直に積み重ねられて直列に接続されたトランジスタの第１の対を含んでよい。トランジスタの第１の対の各々は、同じタイプである。マイクロ電子デバイスは、並列に接続されたトランジスタの第２の対を含んでよい。トランジスタの第２の対は、トランジスタの第１の対とは異なるタイプである。トランジスタの第１の対およびトランジスタの第２の対は、複数の層と実質的に直角に配置される。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、互いに接続され、マイクロ電子デバイスの第１の入力に対応する。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、マイクロ電子デバイスの同じ層に配置される。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、互いに接続され、マイクロ電子デバイスの第２の入力に対応する。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、マイクロ電子デバイスの異なる層に配置される。
一実施形態は、マイクロ電子デバイスを形成する方法を含んでよい。この方法は、垂直に積み重ねられて直列に接続されたトランジスタの第１の対を形成することを含んでよい。トランジスタの第１の対の各々は、同じタイプである。この方法は、並列に接続されたトランジスタの第２の対を形成することを含んでよい。トランジスタの第２の対は、トランジスタの第１の対とは異なるタイプである。トランジスタの第１の対およびトランジスタの第２の対は、複数の層と実質的に直角に形成される。
一実施形態は、マイクロ電子デバイスを形成する方法を含んでよい。この方法は、垂直に積み重ねられて直列に接続されたトランジスタの第１の対を形成することを含んでよい。トランジスタの第１の対の各々は、同じタイプである。この方法は、並列に接続されたトランジスタの第２の対を形成することを含んでよい。トランジスタの第２の対は、トランジスタの第１の対とは異なるタイプである。トランジスタの第１の対およびトランジスタの第２の対は、複数の層と実質的に直角に形成される。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、互いに接続され、マイクロ電子デバイスの第１の入力に対応する。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、マイクロ電子デバイスの同じ層に配置される。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、互いに接続され、マイクロ電子デバイスの第２の入力に対応する。トランジスタの第１の対の１つのトランジスタのゲートおよびトランジスタの第２の対の１つのトランジスタのゲートは、マイクロ電子デバイスの異なる層に配置される。
特に、前述した特徴のうちのいずれか１つを有する複数の隣接する層を備えている集積回路を製造するための方法が提供されている。提案される方法の有利な効果に関して、本開示に記載された集積回路の実施形態の説明への参照が行われる。
その他の特徴および長所が、本明細書に記載された手法によって実現される。本発明のその他の実施形態および態様は、本明細書において詳細に説明され、請求される態様の一部と見なされる。
本発明の１つまたは複数の態様は、本明細書の最後にある特許請求の範囲において例として具体的に指摘され、明確に請求される。本発明の前述およびその他の目的、特徴、および長所は、添付の図面と併せて行われる以下の詳細な説明を通じて明らかになる。
ＮＡＮＤゲートの素子を含む回路図を示す図である。 図１ａに示されている素子の物理的構造を示す図である。 ＮＡＮＤゲートの素子を含む回路図を示す図である。 図２ａに示されている素子の物理的構造を示す図である。 ＮＡＮＤゲートの素子を含む回路図を示す図である。 図３ａに示されている素子の物理的構造を示す図である。 ＮＡＮＤゲートの素子を含む回路図を示す図である。 図４ａに示されている素子の物理的構造を示す図である。 ＮＡＮＤゲートの素子を含む回路図を示す図である。 図５ａに示されている素子の物理的構造を示す図である。 ＮＡＮＤゲートの素子を含む回路図を示す図である。 図６ａに示されている素子の物理的構造を示す図である。 バランス調整されたＮＡＮＤゲートの回路図を示す図である。 図７ａのバランス調整されたＮＡＮＤゲートの物理的構造を示す図である。 グリッドのノード上の垂直構造を示す図である。 図７ｃのグリッドをさらに示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図８ａに示されている素子の物理的構造を示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図９ａに示されている素子の物理的構造を示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図１０ａに示されている素子の物理的構造を示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図１１ａに示されている素子の物理的構造を示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図１２ａに示されている素子の物理的構造を示す図である。 ＮＯＲゲートの素子を含む回路図を示す図である。 図１３ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１４ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１５ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１６ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１７ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１８ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図１９ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの素子を含む回路図を示す図である。 図２０ａに示されている素子の物理的構造を示す図である。 ＳＲＡＭセルの第１のアレイの物理的構造を示す図である。 ＳＲＡＭセルの第１のアレイの物理的構造を示す図である。 ＳＲＡＭセルの第２のアレイの物理的構造を示す図である。 ＳＲＡＭセルの第３のアレイの物理的構造を示す図である。 グリッドのノード上の垂直構造を示す図である。 別のグリッドのノードを示す図である。
請求される構造および方法の詳細な実施形態が本明細書において開示されるが、開示された実施形態が、さまざまな形態で具現化されてよい請求される構造および方法の例にすぎないということが、理解され得る。しかし、本発明は、さまざまな形態で具体化されてよく、本明細書において示された実施形態例に制限されると解釈されるべきではない。むしろ、これらの実施形態例は、本開示が詳細かつ完全なものになり、本発明の範囲を当業者に完全に伝えるように、提供される。説明において、周知の特徴および技術の詳細は、提示された実施形態を不必要に分かりにくくするのを避けるために、省略されることがある。
本明細書における「一実施形態」、「実施形態」、「実施形態例」などへの参照は、記載された実施形態が特定の特徴、構造、または特性を含むことができるが、必ずしもすべての実施形態が特定の特徴、構造、または特性を含むことができるわけではないということを示している。さらに、そのような語句は必ずしも同じ実施形態を参照していない。また、特定の特徴、構造、または特性がある実施形態に関連して説明される場合、明示的に説明されるかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内にあると考えられる。
以下では、説明の目的で、「上方」、「下方」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」という用語、およびこれらの派生語は、図面内で方向付けられている通りに、開示される構造および方法に関連しているものとする。「覆っている」、「上に（atop）」、「上に（on top）」、「上に位置する（positioned on）、または「上に位置する（positioned atop）」」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在しており、インターフェイス構造などの介在する要素が、第１の要素と第２の要素の間に存在し得るということを意味している。「直接的接触」という用語は、第１の構造などの第１の要素および第２の構造などの第２の要素が、これらの２つの要素のインターフェイスに中間の導電層、絶縁層、半導体層がいずれも存在せずに、接続されているということを意味している。
本発明の実施形態の提示を曖昧にしないために、以下の詳細な説明では、従来技術において知られている一部の処理ステップまたは動作が、提示および例示の目的で一緒に結合されていることがあり、場合によっては、詳細に説明されていないことがある。他の例では、従来技術において知られている一部の処理ステップまたは動作が、全く説明されないことがある。以下の説明が、むしろ、本発明のさまざまな実施形態の際立った特徴または要素に重点を置いているということが、理解されるべきである。さらに、この説明が、構造の一部の構成要素を単数形で参照することがあるが、図全体を通じて２つ以上の構成要素が示されることがあるということに注意するべきである。
「実質的に」、「実質的に類似する」、「約」、または機能的に同等の類似性を示す任意のその他の用語は、長さ、高さ、または向きにおける差異が、明確な記述（例えば、実質的に類似する用語を含まない語句）と実質的に類似する変形との間の実際の差異を伝えない事例を指している。一実施形態では、「実質的な」（およびその派生語）は、類似するデバイスに関する、一般に認められている工学または製造の許容誤差による差異（例えば、値における１０％までの偏差または角度における１０°までの偏差）を示している。
半導体産業では、集積回路を縮小する場合に、リソグラフィの制限が問題になることがある。生じる可能性がある問題としては、性能に対する電流供給システムの抵抗の影響、より低いレベルでのエレクトロマイグレーションの信頼性、電源および接地に適用される配線リソースに起因する配線可能性の減少、ならびに不均一なトラック画像に起因するリソグラフィの影響がある。
リソグラフィの制限に対する１つの解決策としては、回路を縮小すること、および垂直の次元（すなわち、第３の次元）でデバイスを構築することがある。回路を縮小することとしては、電源および接地を供給する活動的な領域の下に（すなわち、配線の積み重ねの反対側に）埋め込まれた接触層を使用することがある。例えば、接地（ＧＮＤ）がｎチャネルＦＥＴ（ｎＦＥＴ）領域の下にあり、電圧源（ＶＳＳ）がｐチャネルＦＥＴ（ｐＦＥＴ）領域の下にある。配線の積み重ねの反対端から供給される電源および接地を有することによる利点が提供され得る。利点としては、最適された密度、エレクトロマイグレーションがないこと、信号ワイヤ用のより多くの空間、信号ピンへのアクセス可能性、下側の金属層および垂直相互接続アクセス（ＶＩＡ）層上の均一なピッチを提供すること、およびより少ないＶＩＡもある。
追加の利点としては、集積回路の信号線と電源レールの間の干渉を防ぐことがある。これによって、集積回路の論理セルを配置するためのより大きい柔軟性を可能にすることができる。
図１ａ～６ａは、ＮＡＮＤゲートの回路図の素子を示しており、図１ｂ～６ｂは、複数の隣接する層を含む集積回路１００の物理的構造の対応する素子を示している。より良く理解するために、集積回路１００は、増加する素子を使用して示されており、図の一部では、一部の素子が他の素子の背後に隠れている（すなわち、各図に必ずしも示されていない異なる角から見ることができる）。図１ａ～６ａは、電気回路図に関して図１ｂ～６ｂに対応している。以下の説明では、図１ｂ～６ｂに示されている物理的構造に対する参照が主に行われる。
図１ａ／ｂを参照すると、集積回路１００は、第１の電界効果トランジスタ（ＦＥＴ）１１０ａおよび第２のＦＥＴ１１０ｂの積み重ね１１０を含む。両方のＦＥＴ１１０ａ、１１０ｂは、それぞれチャネル領域を含む。第１のＦＥＴ１１０ａのチャネル領域は、ゲート誘電体１１２およびゲート１１３によって覆われている。積み重ね１１０のＦＥＴ１１０ａおよび１１０ｂのチャネル領域は、直列に電気的に接続される。積み重ね１１０は、集積回路１００の層と実質的に直角である方向Ｖに伸びる。積み重ね１１０の２つのＦＥＴ１１０ａ、１１０ｂは、同じタイプである。例えば、積み重ね１１０のＦＥＴが両方ともｎチャネルＦＥＴ（ｎＦＥＴ）であってよく、または積み重ね１１０のＦＥＴが両方ともｐチャネルＦＥＴ（ｐＦＥＴ）であってよい。ＦＥＴ１１０ａ、１１０ｂの積み重ね１１０の２つの向かい合った端部は、電源支持端１１１および信号端１１４に対応する。
「実質的に」、「実質的に類似する」、「約」、または機能的に同等の類似性を示す任意のその他の用語は、長さ、高さ、または向きにおける差異が、明確な記述（例えば、実質的に類似する用語を含まない語句）と実質的に類似する変形との間の実際の差異を伝えない事例を指している。一実施形態では、「実質的な」（およびその派生語）は、類似するデバイスに関する、一般に認められている工学または製造の許容誤差による差異（例えば、値における１０％までの偏差または角度における１０°までの偏差）を示している。
積み重ね１１０のチャネル領域（すなわち、第１のＦＥＴ１１０ａおよび第２のＦＥＴ１１０ｂのチャネル領域）は、垂直チャネル領域であってよい。垂直チャネル領域とは、電荷キャリアが、第１のＦＥＴ１１０ａまたは第２のＦＥＴ１１０ｂあるいはその両方の導電状態で、集積回路１００の層と実質的に直角な方向に移動できるチャネル領域のことを指している。
第１のＦＥＴ１１０ａおよび第２のＦＥＴ１１０ｂは、２つ以上の垂直チャネル領域を含んでよい。図１ｂに示されている実施形態では、積み重ね１１０が円形の断面を有している単一の柱として示されている。しかし、積み重ね１１０は、垂直な柱の束を含んでもよく、その場合、チャネル領域がゲート誘電体によってそれぞれ覆われ、ゲート誘電体が共通ゲートに囲まれる。
垂直チャネル領域の断面は、縦軸ＣＬおよび横軸ＣＴを含んでよい。図１ｂに示されているように、縦軸ＣＬおよび横軸ＣＴは、実質的に同じ長さを有してよい。図１ｂに示されている実施形態では、断面は、ほぼ円形の断面である。さらに、ほぼ同じ長さの縦軸ＣＬおよび横軸ＣＴを含む断面は、正方形の断面、六角形の断面、または三角形の断面、あるいはその組み合わせであってよい。
代替として、垂直チャネル領域は、縦軸ＣＬが横軸ＣＴよりも長い、細長い断面を有してよい。例えば、断面は、長方形または楕円形の形状を有してよい。
積み重ね１１０は共通ナノワイヤを含んでよく、共通ナノワイヤは、積み重ね１１０のＦＥＴ１１０ａおよび１１０ｂのチャネル領域を含む。しかし、積み重ね１１０は、ナノワイヤと異なる形状を有してもよい。
図１ｂに示されている実施形態では、第１のＦＥＴ１１０ａおよび第２のＦＥＴ１１０ｂが両方ともゲートオールアラウンドＦＥＴである。ＦＥＴ１１０ａおよび１１０ｂのゲートは、ＦＥＴ１１０ａおよび１１０ｂのチャネル領域を完全に囲む。これによって、ＦＥＴ１１０ａ、１１０ｂの電気的特性を改善することができる。
加えて、集積回路１００は、積み重ね１１０と異なる垂直構造として形成され得るＦＥＴ１１５、１１６の第２の対を含む。ＦＥＴ１１５は、ＦＥＴ１１６と異なる垂直構造として形成されてもよい。したがって、積み重ね１１０、ＦＥＴ１１５、およびＦＥＴ１１６は、方向Ｖに伸びる３つの異なる柱を形成し得る。ＦＥＴ１１５および１１６の下端は、電源支持端と見なされ得る。
図１ａ～１ｂに示されているように、第１のＦＥＴ１１０ａのゲート１１３およびＦＥＴ１１６のゲートは、集積回路１００の同じ層に備えられ得る。
ここで図２ａ／２ｂを参照すると、第１のＦＥＴのゲート１１３およびＦＥＴ１１６のゲートは、導電素子１５３に電気的に接続され得る。導電素子１５３は、第１のＦＥＴ１１０ａのゲート１１３およびＦＥＴ１１６のゲートと同じ層に備えられ得る。特に、第１のＦＥＴ１１０ａのゲート１１３、導電素子１５３、およびＦＥＴ１１６のゲートは、単一の材料で一体として形成され得る。代替として第１のＦＥＴ１１０ａのゲート１１３およびＦＥＴ１１６のゲートは、異なる材料で形成され得る。例えば、第１のＦＥＴ１１０ａのゲートおよびＦＥＴ１１６のゲートの材料は、第１のＦＥＴ１１０ａおよびＦＥＴ１１６の特定のしきい値電圧を取得するように選択され得る。導電素子１５３の材料は、非常に低い抵抗率を有するように選択され得る。
ここで図３ａ／３ｂを参照すると、導電素子１５１、１５２を使用して、ＦＥＴ１１５のゲートが第２のＦＥＴ１１０ｂのゲートに電気的に接続され得る。したがって、集積回路１００は、第２のＦＥＴ１１０ｂのゲートと同じ層内に広がる導電素子１５１を含んでよい。導電素子１５１および第２のＦＥＴ１１０ｂのゲートは、一体として形成され得る。これによって、集積回路１００の製造を容易にすることができる。導電素子１５１および第２のＦＥＴ１１０ｂのゲートは、上でゲート１１３および導電素子１５３に関して説明されたように、異なる材料で形成されてもよい。別の導電素子１５２が、ＦＥＴ１１５のゲートと同じ層に備えられ得る。前述の層は、第１のＦＥＴ１１０ａのゲート１１３、ＦＥＴ１１６のゲート、および導電素子１５３が形成されている層に対応し得る。ＦＥＴ１１５のゲートおよび導電素子１５２は、一体として形成され得る。ＦＥＴ１１５のゲートおよび導電素子１５２は、上でゲート１１３および導電素子１５３に関して説明されたように、異なる材料で形成されてもよい。垂直導電素子１４２が、導電素子１５１および導電素子１５２を電気的に接続し得る。
本明細書で開示される集積回路の垂直導電素子は、金属で形成され得る。金属は、非常に高い導電率を有することができる。さらに、金属は、集積回路内の熱分散を促進することができる。熱のホットスポットを防ぐことができる。代替として、集積回路の垂直導電素子は、半導体材料で形成され得る。垂直導電素子は、集積回路のＦＥＴのソース領域、チャネル領域、またはドレイン領域と同じ半導体材料で形成され得る。同じ半導体材料を垂直導電素子およびＦＥＴに使用することによって、ＦＥＴの電気的特性を悪化させる可能性のある材料によるＦＥＴの汚染を防ぐことができる。さらに、垂直導電素子およびＦＥＴの垂直チャネル領域を形成するために、同じプロセスを使用できることがある。垂直導電素子およびＦＥＴの物理的寸法（例えば、断面、幅、長さ、または高さ）は、同じであってよい。異なる寸法を有している特徴の数が減らされた場合、集積回路の製造時のパターン形成が容易に構成され得る。
ここで図４ａ／ｂを参照すると、集積回路１００は、ＦＥＴ１１５およびＦＥＴ１１６を接続する内部接続素子１６０を含んでよい。内部接続素子１６０は、集積回路１００の単一の層内で広がってよい。電荷キャリアは、集積回路１００の層と実質的に平行な内部接続素子１６０内で移動し得る。内部接続素子１６０は、ＦＥＴ１１５および１１６の上端を電気的に接続する。
本明細書で開示される集積回路の内部接続素子は、金属で形成され得る。代替として、集積回路の内部接続素子は、半導体材料で形成され得る。特に、集積回路の内部接続素子は、集積回路のＦＥＴのソース領域またはドレイン領域あるいはその両方の材料と同じ半導体材料で形成され得る。これによって、集積回路のＦＥＴのソース領域またはドレイン領域あるいはその両方と内部接続素子との間の接触抵抗を防ぐことができる。
集積回路１００は、垂直導電素子１４３および垂直導電素子１４４をさらに含んでよい。垂直導電素子１４３は、導電素子１５３に電気的に接続され得る。垂直導電素子１４３は、導電素子１５３から上向きの方向に伸びてよい。垂直導電素子１４４は、内部接続素子１６０に電気的に接続され得る。垂直導電素子１４４は、内部接続素子１６０から上向きの方向に伸びてよい。
ここで図５ａ／５ｂを参照すると、垂直導電素子１４３が、集積回路１００の第１の入力１７１に電気的に接続され得る。したがって、積み重ね１１０（図１～２）のＦＥＴ１１０ａ（図１～２）のゲートおよびＦＥＴ１１６（図１～３）のゲートは、互いに接続され、集積回路１００の第１の入力１７１に対応し得る。
さらに、ＦＥＴ１１０ｂ（図１～２）のゲートおよびＦＥＴ１１５（図１～２）のゲートが、集積回路１００内の異なる層内で広がっている。第２のＦＥＴ１１０ｂのゲートおよびＦＥＴ１１５のゲートは、導電素子１５１、垂直導電素子１４２、および導電素子１５２を介して互いに接続され、さらに、追加の垂直導電素子１４１（図４）を介して、集積回路１００の第２の入力１７２に接続される。積み重ね１１０の端部は、信号端１１４に対応し得る。積み重ね１１０の信号端１１４は、集積回路１００の出力１８１に接続され得る。垂直導電素子１４４（図４）は、内部接続素子１６０（図４）から集積回路１００の出力１８１への電気接続を提供し得る。
ここで図６ａ／６ｂを参照すると、積み重ね１１０の電源支持端１１１が、集積回路１００の電源レール１９１に接続され得る。ＦＥＴ１１５（図１～２）の電源支持端およびＦＥＴ１１６（図１～２）の電源支持端は、両方とも別の電源レール１９２に接続され得る。電源レール１９１および電源レール１９２は、互いに平行に備えられ得る。
集積回路１００の電気的に接続された素子は、論理セル１００と見なされてよく、特に、入力１７１および１７２ならびに出力１８１を含むＮＡＮＤゲート１００と見なされ得る。入力１７１および１７２ならびに出力１８１は、集積回路の信号線と見なされ得る。示されている入力層および出力層の上に、追加のローカル信号配線層およびグローバル信号配線層（local and global signal wiring layers）が存在し得る。
集積回路１００（すなわち、図１ｂ～６ｂ）に示されているように、集積回路１００のＦＥＴ１１０ａ、１１０ｂ、１１５、１１６のチャネル領域が、信号線１７１、１７２、１８１を含む層と、電源レール１９１、１９２を含む層との間に備えられ得る。したがって、集積回路の信号線と電源レールの間の干渉を防ぐことができる。これによって、集積回路の論理セルを配置するためのより大きい柔軟性を可能にすることができる。
垂直チャネル領域を含むＦＥＴを使用して図１～６の集積回路を形成することによって、垂直チャネル領域が集積回路の異なる層間の一部の電気接続をすでに提供しているため、追加の垂直接続素子の必要性を低減することができる。
電源レール１９１は接地電圧ＧＮＤを提供してよく、電源レール１９２は、集積回路１００を駆動するための高電位電圧ＶＤＤを提供し得る。積み重ね１１０のＦＥＴ１１０ａおよび１１０ｂはｎＦＥＴであってよく、ＦＥＴ１１５および１１６はｐＦＥＴであってよい。
開示される集積回路のＦＥＴは、電源レールの伸長方向に規則的間隔で備えられ得る。電源レールの伸長方向でのＦＥＴ間の距離と、電源レールの伸長方向と直角な方向でのＦＥＴ間の距離は、等しくてよい。ＦＥＴのそのような規則的配置は、集積回路を確実に製造することを容易にすることができる。さらに、ＦＥＴの規則的配置は、集積回路のＦＥＴの密度を最適化することを可能にすることができる。
図７ａ～７ｄは、前述した集積回路１００に対応する集積回路２００を示している。図７ａは、バランス調整されたＮＡＮＤゲートの回路図の回路図であり、図７ｂは、バランス調整されたＮＡＮＤゲートの物理的構造を示しており、図７ｃは、グリッドのノード上の垂直構造を示しており、図７ｄは、図７ｃをさらに示している。
ここで図７ａ、７ｂを参照すると、集積回路２００は、本発明の一実施形態に従って、複数の隣接する層を含む。集積回路２００は、前述した集積回路１００に対応する。集積回路１００の第１の積み重ね１１０に対応する第１のＦＥＴ２１０ａおよび第２のＦＥＴ２１０ｂを含む積み重ね２１０に加えて、集積回路２００は、第３のＦＥＴ２１７ａおよび第４のＦＥＴ２１７ｂを含む追加の積み重ね２１７を含む。
両方の積み重ね２１０および２１７の電源支持端２１１および２１８は、電源レール２９１に接続され得る。両方の積み重ね２１０および２１７の信号端２１４および２１９は、集積回路２００の出力２８１に接続され得る。さらに、第１のＦＥＴ２１０ａのゲート、第３のＦＥＴ２１７ａのゲート、および接続素子２５３は、集積回路の同じ層内で広がってよい。特に、第１のＦＥＴ２１０ａのゲート、第３のＦＥＴ２１７ａのゲート、および接続素子２５３は、一体として形成され得る。第２のＦＥＴ２１０ｂのゲートおよび第４のＦＥＴ２１７ｂのゲートも、接続素子２５１と一緒に単一の層内で広がってよい。
２つのＦＥＴの積み重ねの抵抗は、１つのＦＥＴのみを含むことができる垂直構造の抵抗よりも大きくなることができる。したがって、積み重ね２１１に並列に電気的に接続された追加の積み重ね２１７を備えることによって、集積回路２００は、集積回路１００と比較してよりバランス調整された特性を有することができる。特に、集積回路２００の出力２８１でのインピーダンスは、集積回路２００の出力２８１で提供される電圧にあまり左右されないことができる。
図７ｃおよび７ｄは、集積回路２００の垂直構造（具体的には、集積回路２００の垂直構造２４１、２１０、２１７）が、規則的な仮想２次元グリッドＧのノードＮの上に配置されることを示している。グリッドＧは、並進対称性を有する。さらに、グリッドＧは、グリッドを９０°回転させると全く同じグリッドになるような回転対称性を有する。縦方向のグリッドの２つのノード間の縦方向の間隔ＧＬが、横方向のグリッドの２つのノード間の横方向の間隔ＧＴに等しく、この縦方向は、この横方向に対して直角である。
図８ａ～１３ａは、論理ＮＯＲゲートの回路図の素子を示しており、図８ｂ～１３ｂは、複数の隣接する層を含む集積回路３００の物理的構造の対応する素子を示している。集積回路３００は、増加する素子を使用して示されている。図８ａ～１３ａは、電気回路図に関して図８ｂ～１３ｂに対応している。以下の説明では、図８ｂ～１３ｂに示されている物理的構造に対する参照が主に行われる。
ここで図８ｂを参照すると、集積回路３００が積み重ね３１０を含む。積み重ね３１０は、第１の電界効果トランジスタ（ＦＥＴ）３１０ａおよび第２のＦＥＴ３１０ｂを含む。第１のＦＥＴ３１０ａは、ゲート誘電体３１２およびゲート３１３によって覆われたチャネル領域を含む。第２のＦＥＴ３１０ｂのチャネル領域は、第１のＦＥＴ３１０ａのチャネル領域に直列に電気的に接続される。第１のＦＥＴ３１０ａおよび第２のＦＥＴ３１０ｂは、集積回路３００の層と実質的に直角である方向Ｖに積み重ねられている。２つのＦＥＴ３１０ａおよび３１０ｂは、同じタイプである。例えば、積み重ね３１０のＦＥＴが両方ともｐチャネルＦＥＴ（ｐＦＥＴ）であってよく、または積み重ね３１０のＦＥＴ３１０ａ、３１０ｂが両方ともｎチャネルＦＥＴ（ｎＦＥＴ）であってよい。積み重ね３１０の第１の端部は電源支持端３１１と見なされてよく、反対側の他の端部は信号端３１４と見なされ得る。
電荷キャリアは、チャネルが開いている（すなわち、第１のＦＥＴ３１０ａおよび第２のＦＥＴ３１０ｂが導電状態である）場合、集積回路３００の層と実質的に直角な方向に、第１のＦＥＴ３１０ａおよび第２のＦＥＴ３１０ｂのチャネル領域内（すなわち、積み重ね３１０のチャネル領域内）を移動することができる。したがって、チャネル領域は、垂直チャネル領域と見なされ得る。
図８ｂによれば、積み重ね３１０が１つの柱として示されている。この柱の断面は、円形に対応する。代替の実施形態では、積み重ね３１０は、垂直チャネル領域をそれぞれ含む複数の柱を含んでよい。垂直チャネル領域はゲート誘電体（例えば、ゲート酸化物）によってそれぞれ覆われてよく、ゲート誘電体は共通ゲートに囲まれ得る。通常、集積回路の製造を容易にするために、これらの柱は同じ断面を有する。ＦＥＴの電気的特性のより良い微調整を可能にするために、これらの柱が異なる断面を有することも考えられる。
垂直チャネル領域は、縦軸ＣＬおよび横軸ＣＴを含む断面を有してよい。図８ｂ～１３ｂに示されているように、縦軸ＣＬは、横軸ＣＴと同程度の長さであってよい。ほぼ等しい縦軸ＣＬおよび横軸ＣＴを含む断面は、例えば、円形、正方形、三角形、および六角形であってよい。
一実施形態では、垂直チャネル領域の断面の縦軸ＣＬは、横軸ＣＴよりも長くてよい。そのような断面は、細長い断面と呼ばれてよい。長方形または楕円形は、細長い断面の例である。
積み重ね３１０は共通ナノワイヤから形成されてよく、共通ナノワイヤは、積み重ね３１０のＦＥＴ３１０ａおよび３１０ｂのチャネル領域を含む。他の実施形態では、積み重ね３１０の形状は、ナノワイヤと異なってよい。
図８ｂ～１３ｂに示されているＦＥＴ（具体的には、第１のＦＥＴ３１０ａおよび第２のＦＥＴ３１０ｂ）のゲートは、ゲートオールアラウンドＦＥＴであってよい。ＦＥＴのゲートは、ＦＥＴのチャネル領域を完全に囲んでいる。
図８ｂによれば、ＦＥＴ３１５、３１６の第２の対が、集積回路３００に備えられている。ＦＥＴ３１５およびＦＥＴ３１６は、集積回路３１０の異なる垂直構造として形成され得る。ＦＥＴ３１５、３１６は、積み重ね３１０と異なる垂直構造としてそれぞれ形成されてもよい。集積回路３００の単一の層は、第１のＦＥＴ３１０ａのゲート３１３およびＦＥＴ３１６のゲートを両方とも含む。
図９ｂに示されているように、第１のＦＥＴ３１０ａ（図８ａ、８ｂに示されている）のゲート３１３（図８ａ～１３、８ｂに示されている）およびＦＥＴ３１６のゲートを含む層と同じ層に備えられている導電素子３５１は、第１のＦＥＴ３１０ａのゲート３１３およびＦＥＴ３１６のゲートを電気的に接続し得る。第１のＦＥＴ３１０ａのゲート３１３、導電素子３５１、およびＦＥＴ３１６のゲートは、一体として形成され得る。
第２のＦＥＴ３１０ｂ（図８ａ、８ｂに示されている）のゲートは、ＦＥＴ３１５のゲートと異なる集積回路３００の層に備えられている。図１０ｂに示されているように、ＦＥＴ３１０ｂのゲートは、ＦＥＴ３１５のゲートに電気的に接続される。この電気接続は、示されている導電素子３５３、垂直導電素子３４４、および導電素子３５２によって確立され得る。導電素子３５３およびＦＥＴ３１５のゲートは、１つの部品として形成され得る。代替または追加として、ＦＥＴ３１０ｂのゲートおよび導電素子３５２は、一体として形成されてもよい。
図１１ｂに示されているように、内部接続素子３６０は、ＦＥＴ３１５とＦＥＴ３１６の間の電気接続を提供し得る。内部接続素子３６０は、集積回路３００の単一の層に備えられている。電流が、内部接続素子３６０内で、集積回路３００の層と実質的に平行に流れ得る。内部接続素子３６０は、特に、ＦＥＴ３１５および３１６の上端を接続し得る。ＦＥＴ３１５および３１６の下端は、電源支持端と見なされ得る。
図１２ｂは、内部接続素子３６０を集積回路３００の出力３８１に電気的に接続している垂直導電素子３４３を示している。出力３８１は、積み重ね３１０の信号端３１４にさらに電気的に接続される。
垂直導電素子３４１は、導電素子３５１を集積回路３００の入力３７２に電気的に接続する。別の垂直導電素子３４２は、導電素子３５２と集積回路３００の別の入力３７１の間の電気接続を提供する。
図１３ｂによれば、積み重ね３１０の電源支持端が電源レール３９２に接続されており、ＦＥＴ３１５および３１６の電源支持端が別の電源レール３９１に接続されている。
電源レール３９１は接地電圧ＧＮＤを提供してよく、電源レール３９２は、集積回路３００を駆動するための高電位電圧ＶＤＤを提供し得る。積み重ね３１０のＦＥＴ３１０ａ、３１０ｂ（図８ａ、８ｂに示されている）はｐＦＥＴであってよく、ＦＥＴ３１５および３１６はｎＦＥＴであってよい。
集積回路３００の電気的に接続された素子は、論理セル（具体的には、ＮＯＲゲート）に対応する。
ＮＯＲゲート３００の物理的構造は、ＮＡＮＤゲート１００の物理的構造と鏡面対称であり、電源レール１９１（図６ａ、６ｂに示されている）および３９１が両方とも接地電圧ＧＮＤを供給し、電源レール１９２（図６ａ、６ｂに示されている）および３９２が両方とも高電位電圧ＶＤＤを供給し、ＦＥＴ１１０ａ、１１０ｂ（図１～２ａおよび１～２ｂに示されている）、１１５（図１ａ～６ａ、１ｂ～２ｂに示されている）、および１１６（図１ａ～５ａ、１ｂ～５ｂに示されている）のタイプがＦＥＴ３１０ａ、３１０ｂ、および３１５、３１６のタイプと各々反対である。
集積回路は、電源レール１９１／３９１および１９２／３９２を共有している、集積回路１００に対応する部分回路および集積回路３００に対応する部分回路を含んでよい。これは、複数の隣接する層を含む集積回路の例であってよく、この集積回路は、同じタイプの２つのＦＥＴの（第１の）積み重ね１１０、および（第１の）積み重ね１１０のＦＥＴのタイプとは異なる同じタイプの２つのＦＥＴの第２の積み重ね３１０を含み、（第１の）積み重ね１１０の電源端が電源レール１９１／３９１に接続され、第２の積み重ね３１０の電源端が別の電源レール１９２／３９２に接続される。
論理セルの例として示されているように、ＮＡＮＤおよびＮＯＲから伸びるｐチャネルおよびｎチャネルの積み重ねならびにｐチャネルおよびｎチャネルの単一のデバイスの複数の組み合わせは、ＶＤＤレールの上または下に位置するｐチャネルおよびＧＮＤレールの上または下に位置するｎチャネルで作られ得る。ＮＡＮＤおよびＮＯＲの例に示されている接続素子と共に、ｐチャネルおよびｎチャネルの積み重ねおよびデバイスの複数の変形を使用して、デバイスが接続され、望ましい機能を適切に形成することができる。
図１４ａ～２０ａは、ＳＲＡＭセルの回路図の素子を示しており、図１４ｂ～２０ｂは、複数の隣接する層を含む集積回路４００の物理的構造の対応する素子を示している。より良く理解するために、集積回路３００は、増加する素子を使用して示されている。図１４ａ～２０ａは、電気回路図に関して図１４ｂ～２０ｂに対応している。以下の説明では、図１４ｂ～２０ｂに示されている物理的構造に対する参照が主に行われる。
ここで図１４ｂ～２０ｂを参照すると、集積回路４００の物理的構造の素子が層状構造を有している。特に、図１４ｂ～２０ｂはＳＲＡＭセル４００の素子を開示している。集積回路４００は、図１４ｂから図２０ｂまで、増加する素子を使用して示されている。図１４ａ～２０ａは、電気回路図に関して図１４ｂ～２０ｂに対応している。以下の説明では、集積回路４００の物理的構造に重点を置いており、各要素の機能をより良く理解するために、電気回路図が主に提供される。
図１４ｂに示されているように、集積回路４００は、第１の電界効果トランジスタ（ＦＥＴ）４１０ａおよび第２のＦＥＴ４１０ｂの（第１の）積み重ね４１０を含む。第１のＦＥＴ４１０ａおよび第２のＦＥＴ４１０ｂは、チャネル領域をそれぞれ含む。第１のＦＥＴ４１０ａおよび第２のＦＥＴ４１０ｂのチャネル領域は、直列に電気的に接続される。（第１の）積み重ね４１０は、層と実質的に直角である垂直方向Ｖに伸びる。積み重ね４１０の第１のＦＥＴ４１０ａおよび第２のＦＥＴ４１０ｂは、同じタイプである。積み重ね４１０の２つの向かい合った端部は、電源支持端４１１および信号端４１４に対応する。
集積回路４００は、ＳＲＡＭセル４００に対応し得る。ＳＲＡＭセル４００は、図２０ａに示されているように、記憶素子４７０を含む。記憶素子４７０（図２０ａに示されている）は、第１のインバータＦＥＴ４１０ａを含む第１のインバータ４７１（図２０ａに示されている）を含む。第１のインバータＦＥＴ４１０ａは、図１４ｂでは（第１の）積み重ね４１０の第１のＦＥＴ４１０ａとして示されており、電源レール４９１（図２０ａ、２０ｂに示されている）に接続される。ＳＲＡＭセル４００は、ビット線４８１（図２０ａ、２０ｂに示されている）に電気的に接続されたアクセスＦＥＴ４１０ｂをさらに含む。アクセスＦＥＴ４１０ｂは、図１４ｂでは（第１の）積み重ね４１０の第２のＦＥＴ４１０ｂとして示されている。
図１４ｂに示されているように、集積回路／ＳＲＡＭセル４００は、２つのＦＥＴ４１５ａおよび４１５ｂを含んでよい第２の積み重ね４１５を含む。２つのＦＥＴ４１５ａおよび４１５ｂのチャネル領域は、直列に電気的に接続される。具体的には、２つのＦＥＴ４１５ａおよび４１５ｂのうちの１つのソース領域は、２つのＦＥＴ４１５ａおよび４１５ｂのうちの他の１つのドレイン領域に対応し得る。積み重ね４１５の下端は電源支持端と呼ばれてよく、積み重ね４１５の上端は積み重ね４１５の信号端と呼ばれ得る。
（第１の）積み重ね４１０および第２の積み重ね４１５のチャネル領域は、電源レール４９１（図２０ａ、２０ｂに示されている）を含む層と、信号線（具体的には、図２０ｂに示されているように、集積回路４００のビット線４８１およびビット線４８２）を含む層との間の２つの層に備えられる。ビット線４８１および４８２が補完的データを送信するように構成されるため、ビット線４８２は、補完的ビット線４８２と見なされてもよい。電源レール４９１および４９２を含む層およびビット線４８１および４８２を含む層からの、ＦＥＴ４１０ａおよび４１５ａのゲートを含む層およびＦＥＴ４１０ｂおよび４１５ｂのゲートを含む層の分離は、集積回路４００の経路決定の複雑さを大幅に低減することができる。特に、集積回路を製造するために、必要なＶＩＡコンタクトが少なくなり、より短いワイヤで十分足りることができる。これによって、集積回路のデバイス密度を増やすことができる。さらに、ワイヤの静電容量によって引き起こされる電力消費を減らすことができる。
図１４ｂに示されている積み重ね４１０および４１５のチャネル領域は、垂直チャネル領域である。垂直チャネル領域では、電荷キャリアが、各ＦＥＴの導電状態で、集積回路４００の層と実質的に直角な方向に移動することができる。
図２０ａに示されている第１のインバータ４７１は、ゲートを含む第２のインバータＦＥＴ４１７をさらに含む。第２のインバータＦＥＴ４１７は、ゲートを含む第１のインバータＦＥＴ４１０ａ（図１４～１７ａ、１４～２０ｂに示されている）とは異なるタイプである。第２のインバータＦＥＴ４１７の端部は、電源レール４９２にさらに接続される。第２のインバータ４７２も、２つのＦＥＴ（すなわち、ＦＥＴ４１５ａ（図１４～１７ａ、１４～２０ｂに示されている）およびＦＥＴ４１６）を含む。ＦＥＴ４１６は、図１４ｂでは積み重ね４１０の背後に隠れている。積み重ね４１０、積み重ね４１５、ＦＥＴ４１７、およびＦＥＴ４１６は、上から見たときに、長方形の角に配置され得る。特に、積み重ね４１０、積み重ね４１５、ＦＥＴ４１７、およびＦＥＴ４１６は、正方形の角に備えられ得る。
図１５ｂに示されているように、第１のインバータＦＥＴ４１０ａのゲート４１３および第２のインバータＦＥＴ４１７のゲートは、集積回路４００の単一の層内で広がる導電素子４５１によって、互いに電気的に接続される。特に、第１のインバータＦＥＴ４１０ａのゲート、第２のインバータＦＥＴ４１７のゲート、および導電素子４５１は、集積回路４００の製造を容易にするために、一体として形成され得る。
それに依って、ＦＥＴ４１５ａのゲートおよびＦＥＴ４１６のゲートを接続する導電素子４５２が提供される。導電素子４５２は、集積回路４００の単一の層内で広がる。ＦＥＴ４１５ａのゲート、ＦＥＴ４１６のゲート、および導電素子４５２も、一体として形成され得る。
図１４ｂ～２０ｂに示されている一実施形態では、第１のインバータＦＥＴ４１０ａおよびアクセスＦＥＴ４１０ｂがｎチャネルＦＥＴ（ｎＦＥＴ）であり、第２のインバータＦＥＴ４１７がｐチャネルＦＥＴ（ｐＦＥＴ）である。それに応じて、ＦＥＴ４１５ａおよびＦＥＴ４１５ｂがｎＦＥＴであり、ＦＥＴ４１６がｐＦＥＴである。特定の物理的寸法では、ｎＦＥＴはより高い導電率を有することができる。より高い導電率を有するタイプのＦＥＴを使用することは、ＦＥＴが直列に接続される場合に、集積回路の電力消費を削減することに特に役立つことがある。しかし、第１のインバータＦＥＴおよびアクセスＦＥＴがｐＦＥＴであり、第２のインバータＦＥＴがｎＦＥＴである実施形態が考えられる。この実施形態は、反転ロジックを含む集積回路に役立つことがある。
図１６ｂおよび１７ｂに示されているように、集積回路４００は中間層を含む。この中間層は、第１のインバータＦＥＴ４１０ａのゲート４１３を含む第１のゲート層と、アクセスＦＥＴ４１０ｂのゲートを含む第２のゲート層との間に配置される。記憶素子４７０（図２０ａに示されている）は、第２のインバータ４７２（図２０ａに示されている）を含む。第２のインバータ４７２は、ＦＥＴ４１５ａおよびＦＥＴ４１６を使用して形成される。
第２のインバータ４７２は、２つの交差結合導体を用いて、第１のインバータ４７１（図２０ａに示されている）と交差結合される。図１７ｂに示されているように、１つの交差結合導体が、導電素子４６２（図１６～２０ａに示されている）および垂直導電素子４４１（図１６～２０ａに示されている）を含む。垂直導電素子４４１は、ＦＥＴ４１５ａの上端と導電素子４５１（図１５～１７ａ、２０ａ、および１５～２０ｂに示されている）の間の接続を提供する。他の交差結合導体は、導電素子４６１と、さらに導電素子４６１を導電素子４５２に接続する垂直導電素子４４２（図１７ｂでは導電素子４６１の背後に隠れている）とを、含む。したがって、交差結合導体は両方とも、中間層内で広がるセクション４６１、４６２を含む。
図１８ｂによれば、アクセスＦＥＴ４１０ｂはゲートを含んでおり、このゲートがワード線４５３に接続される。ＦＥＴ４１５ｂのゲートも、ワード線４５３に接続され得る。ワード線４５３は、アクセスＦＥＴ４１０ｂのゲートと同じ層内で広がってよい。特に、ＳＲＡＭセル４００のワード線４５３およびアクセスＦＥＴ４１０ｂは、一体として形成され得る。これによって、集積回路４００の製造の複雑さをさらに低減することができる。
図１９ｂに示されているように、積み重ね４１０および４１５の信号端が、各ビット線４８２および４８１に接続される。
図２０ｂに示されているように、積み重ね４１０、４１５の電源支持端が電源レール４９１に接続されており、ＦＥＴ４１６および４１７の電源支持端が電源レール４９２に接続されている。
図１３ｂ～２０ｂに示されている実施形態では、電源レール４９１の伸長方向と直角な方向ＰＴでのワード線４５３の幅は、アクセスＦＥＴ４１０ｂのゲートより少しだけ大きい。他の実施形態では、ＦＥＴ４１６および４１７の上にも広がる、より幅広のワード線４５３が提供されてよい。ワード線４５３は、電源レール４９１および４９２に沿った方向ＰＬに備えられた複数のＳＲＡＭセルのアクセスＦＥＴを電気的に接続し得る。したがって、ワード線４５３は、複数のＳＲＡＭセルとの間でのデータの並列な読み取りまたは書き込みを可能にすることができる。したがって、ワード線４５３は、電源レール４９１と平行に伸び得る。さらに多くのＳＲＡＭセルが、より幅広のワード線４５３によってアドレス指定され得る。
ビット線４８１は、電源レール４９１と直角に伸びる。ビット線４８１は、電源レール３９１の伸長方向ＰＬに対して横方向である方向ＰＴに備えられた複数のＳＲＡＭセルを接続し得る。他のビット線４８２が、ビット線４８１と平行に備えられ得る。
ワード線４５３、ビット線４８１／４８２、および電源レール４９１／４９２は、集積回路４００の異なる層に備えられ得る。したがって、交差するワード線／ビット線を絶縁するための特殊なブリッジ構造を伴わずに、ＳＲＡＭセルのより大きい２次元アレイが提供され得る。
図２１および２２に示されている一実施形態によれば、複数の隣接する層を含む集積回路５００が提供されてよく、集積回路５００は、鏡面対称のＳＲＡＭセル５０１および５０２を含む。ＳＲＡＭセル５０１および５０２は、集積回路３００のＳＲＡＭセルに対応し得る。２つの鏡面対称のＳＲＡＭセル５０１および５０２の対称性の平面は、集積回路５００の層と直角に、かつ電源レール５９１、５９２、５９３と平行に広がってよい。２つの鏡面対称のＳＲＡＭセル５０１および５０２は、電源レール５９１を共有し得る。
例えば、２つの鏡面対称のＳＲＡＭセル５０１および５０２は、ＳＲＡＭセル５０１および５０２の積み重ねに接続されている電源レール５９１を共有し得る。
加えて、２つの鏡面対称のＳＲＡＭセル５０１および５０３（図２１では、ＳＲＡＭセル５０３は部分的にのみ示されている）は、ＳＲＡＭセル５０１および５０３の第２のインバータＦＥＴに接続されている電源レール５９３を共有し得る。
したがって、より幅広の電源レール５９１、５９２、５９３が、ＳＲＡＭセルを駆動するために使用され得る。これによって、共通ワード線に接続されているＳＲＡＭセルを読み取る／書き込むときの電圧変動を軽減することができる。加えて、電源レール５９１、５９２の伸長方向ＰＬに対して横方向である方向ＰＴでのＳＲＡＭセル間の距離を短縮することができる。
集積回路５００は、さらに２つのＳＲＡＭセル５０４、５０５の対を含む。さらに２つのＳＲＡＭセル５０４、５０５の対は、ＳＲＡＭセル５０１、５０２の対を平行移動したものである。ＳＲＡＭセルのアレイは、電源レール５９１、５９２、５９３に沿ってさらに平行移動したＳＲＡＭセルを備えることによって、および電源レール５９１、５９２、５９３と直角な方向に鏡面対称のＳＲＡＭセルを備えることを続けることによって、形成され得る。
図２２に示されているように、ワード線５５３は、ＳＲＡＭセル５０１および５０４をアドレス指定するために使用され得る。それに依って、ワード線５５４は、ＳＲＡＭセル５０２および５０５をアドレス指定するために使用され得る。ワード線５５３は、１つのＦＥＴのみを含む垂直構造の上ではなく、２つのＦＥＴを含む垂直構造のみに沿って伸び得る。ＳＲＡＭセルは、ビット線５８１、補完的ビット線５８２、ビット線５８３、および補完的ビット線５８４を使用して読み取られ／書き込まれ得る。したがって、交互に並ぶビット線および補完的ビット線を含む集積回路が提供され得る。
図２３は、図２１および２２に示されている集積回路５００によく似た別の集積回路６００を示している。特徴６８４、６８３、６８２、６８１、６０３、６９３、６０４、６０５、６０１、６９１、６０２、および６９２は、特徴５８４、５８３、５８２、５８１、５０３、５９３、５０４、５０５、５０１、５９１、５０２、および５９２（図２２に示されている）に対応している。しかし、ワード線６５３および６５４は、ワード線５５３および５５４（図２２に示されている）と異なっている。特に、ワード線６５３および６５４は、１つのＦＥＴのみを含む垂直構造の上にも広がっている。より幅広のワード線６５３、６５４は、より多くのＳＲＡＭセルをアドレス指定することを可能にすることができる。
図２４は、集積回路７００をさらに示している。特徴７０３、７９３、７０４、７０５、７０１、７９１、７０２、７９２を有する集積回路は、図２１に示されている集積回路５００に実質的に対応している。しかし、ＳＲＡＭセル７０４、７０５は、ＳＲＡＭセル７０１、７０２を単に平行移動したものではなく、それらと鏡面対称になっている。これによって、２つのビット線の後に２つの補完的ビット線が続き、その後に２つのビット線が再び続く構成を可能にする。
図２５は、複数の隣接する層を含む別の集積回路８００を示している。この集積回路は、集積回路の層と実質的に直角である垂直方向Ｖに伸びる垂直構造を含む。垂直構造は、垂直接続素子８４１、垂直チャネル領域を各々含む２つのＦＥＴの積み重ね８１０、およびやはり垂直チャネル領域を含むＦＥＴ８１７を含む。
垂直構造８４１、８１０、８１７は、規則的な仮想２次元グリッドＧのノードＮの上に配置される。グリッドＧは、並進対称性を有する。縦方向のグリッドの２つのノード間の縦方向の間隔ＧＬが、横方向のグリッドの２つのノード間の横方向の間隔ＧＴと異なっており、この縦方向は、この横方向に対して直角である。しかし、他の実施形態は、縦方向のグリッドの２つのノード間の間隔ＧＬが、横方向のグリッドの２つのノード間の横方向の間隔ＧＴと同じであるということを規定し得る。
図２６は、ノードＮを含む規則的な仮想２次元グリッドＧをさらに示しており、これらのノードＮの上に垂直構造が配置され得る。グリッドＧは、六角形の構造を有する。
集積回路の異なる要素が、電気絶縁材料に埋め込まれ得る。例えば、「空いている」空間が半導体酸化物で満たされ得る。
本出願の図に示されている実施形態では、電源レールがＦＥＴのチャネル領域の下に示され、信号線がＦＥＴのチャネル領域の上に示されていた。しかし、信号線がＦＥＴのチャネル領域の下に備えられ、電源レールがＦＥＴのチャネル領域の上に備えられる、反対の配置も考えられる。
集積回路は、同じタイプを有している２つのＦＥＴの積み重ね、および第１の積み重ねのタイプと異なる同じタイプを有している２つのＦＥＴの積み重ねを含んでよい。特に、１つの積み重ねはＮＡＮＤセルに属してよく、他の積み重ねはＮＯＲセルに属し得る。これら２つの積み重ねは、異なる電源レール上の垂直構造として提供され得る。
本発明のさまざまな実施形態の説明は、例示の目的で提示されているが、網羅的であることは意図されておらず、開示された実施形態に制限されない。記載された実施形態の範囲および思想を逸脱することなく多くの変更および変形が可能であることは、当業者にとって明らかであろう。本明細書で使用された用語は、実施形態の原理、実際の適用、または市場で見られる技術を超える技術的改良を最も良く説明するため、または他の当業者が本明細書で開示された実施形態を理解できるようにするために選択されている。

Claims (24)

  1. 複数の層を備えているマイクロ電子デバイスであって、前記マイクロ電子デバイスが、
    垂直に積み重ねられて直列に接続されたトランジスタの第１の対であって、前記トランジスタの第１の対の各々が同じタイプである、前記トランジスタの第１の対と、
    並列に接続されたトランジスタの第２の対であって、前記トランジスタの第２の対が前記トランジスタの第１の対とは異なるタイプである、前記トランジスタの第２の対とを備え、
    前記トランジスタの第１の対および前記トランジスタの第２の対が、前記複数の層と実質的に直角に配置される、マイクロ電子デバイス。
  2. 前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第１の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置される、請求項１に記載のマイクロ電子デバイス。
  3. 前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第２の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、請求項１に記載のマイクロ電子デバイス。
  4. 単一の層に配置され、前記トランジスタの第２の対を互いに接続する内部接続素子をさらに備える、請求項１に記載のマイクロ電子デバイス。
  5. 垂直に積み重ねられた前記トランジスタの第１の対の一端に配置された電源レールと、
    垂直に積み重ねられた前記トランジスタの第１の対の反対端に配置された信号相互接続導体とをさらに備える、請求項１に記載のマイクロ電子デバイス。
  6. 前記マイクロ電子デバイスがＮＡＮＤゲートまたはＮＯＲゲートである、請求項１に記載のマイクロ電子デバイス。
  7. 複数の層を備えているマイクロ電子デバイスであって、前記マイクロ電子デバイスが、
    垂直に積み重ねられて直列に接続されたトランジスタの第１の対であって、前記トランジスタの第１の対の各々が同じタイプである、前記トランジスタの第１の対と、
    並列に接続され、同じ層に配置されたトランジスタの第２の対であって、前記トランジスタの第２の対が前記トランジスタの第１の対とは異なるタイプである、前記トランジスタの第２の対とを備え、
    前記トランジスタの第１の対および前記トランジスタの第２の対が、前記複数の層と実質的に直角に配置され、
    前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第１の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置され、
    前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第２の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、マイクロ電子デバイス。
  8. 単一の層に配置され、前記トランジスタの第２の対を互いに接続する内部接続素子をさらに備える、請求項７に記載のマイクロ電子デバイス。
  9. 垂直に積み重ねられた前記トランジスタの第１の対の一端に接続された電源レールと、
    垂直に積み重ねられた前記トランジスタの第１の対の反対端に接続された信号相互接続導体とをさらに備える、請求項７に記載のマイクロ電子デバイス。
  10. 前記マイクロ電子デバイスがＮＡＮＤゲートまたはＮＯＲゲートである、請求項７に記載のマイクロ電子デバイス。
  11. 前記電源レールがＶＤＤ電源レールおよび接地電源レールを含む、請求項９に記載のマイクロ電子デバイス。
  12. 第１の層に配置された電源レールと、
    第２の層に配置された信号相互接続導体とをさらに備え、垂直に積み重ねられた前記トランジスタの第１の対および前記トランジスタの第２の対が、前記第１の層と前記第２の層の間に配置される、請求項７に記載のマイクロ電子デバイス。
  13. 複数の層を備えているマイクロ電子デバイスを形成する方法であって、前記方法が、
    垂直に積み重ねられて直列に接続されたトランジスタの第１の対を形成することであって、前記トランジスタの第１の対の各々が同じタイプである、前記形成することと、
    並列に接続されたトランジスタの第２の対を形成することであって、前記トランジスタの第２の対が前記トランジスタの第１の対とは異なるタイプである、前記形成することとを含み、
    前記トランジスタの第１の対および前記トランジスタの第２の対が、前記複数の層と実質的に直角に形成される、方法。
  14. 前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第１の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置される、請求項１３に記載の方法。
  15. 前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第２の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、請求項１３に記載の方法。
  16. 単一の層に配置され、前記トランジスタの第２の対を互いに接続する内部接続素子を形成することをさらに含む、請求項１３に記載の方法。
  17. 垂直に積み重ねられた前記トランジスタの第１の対の一端に配置された電源レールを形成することと、
    垂直に積み重ねられた前記トランジスタの第１の対の反対端に配置された信号相互接続導体を形成することとをさらに含む、請求項１３に記載の方法。
  18. 前記マイクロ電子デバイスがＮＡＮＤゲートまたはＮＯＲゲートである、請求項１３に記載の方法。
  19. 複数の層を備えているマイクロ電子デバイスを形成する方法であって、前記方法が、
    垂直に積み重ねられて直列に接続されたトランジスタの第１の対を形成することであって、前記トランジスタの第１の対の各々が同じタイプである、前記形成することと、
    並列に接続され、同じ層に配置されたトランジスタの第２の対を形成することであって、前記トランジスタの第２の対が前記トランジスタの第１の対とは異なるタイプである、前記形成することとを含み、
    前記トランジスタの第１の対および前記トランジスタの第２の対が、前記複数の層と実質的に直角に形成され、
    前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第１の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの同じ層に配置され、
    前記トランジスタの第１の対の１つのトランジスタのゲートおよび前記トランジスタの第２の対の１つのトランジスタのゲートが、互いに接続され、前記マイクロ電子デバイスの第２の入力に対応し、前記トランジスタの第１の対の前記１つのトランジスタの前記ゲートおよび前記トランジスタの第２の対の前記１つのトランジスタの前記ゲートが、前記マイクロ電子デバイスの異なる層に配置される、方法。
  20. 単一の層に配置され、前記トランジスタの第２の対を互いに接続する内部接続素子を形成することをさらに含む、請求項１９に記載の方法。
  21. 垂直に積み重ねられた前記トランジスタの第１の対の一端に接続された電源レールを形成することと、
    垂直に積み重ねられた前記トランジスタの第１の対の反対端に接続された信号相互接続導体を形成することとをさらに含む、請求項１９に記載の方法。
  22. 前記マイクロ電子デバイスがＮＡＮＤゲートまたはＮＯＲゲートである、請求項１９に記載の方法。
  23. 前記電源レールがＶＤＤ電源レールおよび接地電源レールを含む、請求項２１に記載の方法。
  24. 第１の層に配置された電源レールを形成することと、
    第２の層に配置された信号相互接続導体を形成することとをさらに含み、垂直に積み重ねられた前記トランジスタの第１の対および前記トランジスタの第２の対が、前記第１の層と前記第２の層の間に配置される、請求項１９に記載の方法。
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