CN107978565A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上形成有若干间隔的纳米线；在半导体衬底上形成功函数材料层，其中功函数材料层填充相邻纳米线之间的间隙，且功函数材料层的顶面低于所述纳米线的顶面；在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；去除所述掩膜层；在所述半导体衬底上形成金属栅电极层。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRSMs)中得到广泛应用。
随着CMOS技术的不断发展，无论是平面型MOSFET还是FinFET对短沟道效应的控制越来越困难，进而出现了周围栅极(gate all around，GAA)场效应晶体管，周围栅极场效应晶体管具有优异的静电控制能力，以及可以使栅极长度(Lg)和阈值电压(Vth)显著缩小。
目前的MOSFET和FinFET的制备工艺中通过对沟道进行掺杂的方法来调节阈值电压，然而对窄鳍片中的沟道进行掺杂的方法对Vth的调节很有限，通过阈值电压离子注入和/或Halo离子注入仅能使阈值电压到100mV，即使对于短沟道器件使用更高注入剂量的Halo离子注入来提高Vt，其对于阈值电压的影响仍然很有限。如果以相同的方式，通过对GAA场效应晶体管的沟道进行掺杂来调节阈值电压，由于沟道的完全耗尽，这种方法对阈值电压的调节也很有限。此外，在垂直晶体管中由于纳米线的损伤(倒塌)使得很难实现沟道掺杂的均匀性。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在所述半导体衬底上形成功函数材料层，其中所述功函数材料层填充相邻所述纳米线之间的间隙，且所述功函数材料层的顶面低于所述纳米线的顶面；
在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，其中，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；
以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；
去除所述掩膜层；
在所述半导体衬底上形成金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
进一步，所述半导体衬底还包括第一NMOS区，环绕所述第一NMOS区内的所述纳米线的掩膜层具有第三厚度，所述第三厚度小于所述第一厚度。
进一步，所述半导体衬底还包括第二NMOS区，环绕所述第二NMOS区内的所述纳米线的掩膜层具有第四厚度，所述第四厚度小于所述第三厚度。
进一步，在所述第二PMOS区内环绕所述纳米线的侧壁的掩膜层包括第一掩膜材料层、第二掩膜材料层、第三掩膜材料层和第四掩膜材料层；
在所述第一PMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第二掩膜材料层、所述第三掩膜材料层和所述第四掩膜材料层；
在所述第一NMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第三掩膜材料层和所述第四掩膜材料层；
在所述第二NMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第四掩膜材料层。
进一步，形成所述掩膜层的方法包括以下步骤：
在所述半导体衬底上沉积形成所述第一掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第一NMOS区、所述第二NMOS区和所述第一PMOS区内的所述第一掩膜材料层；
在所述半导体衬底上沉积形成所述第二掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第一NMOS区和所述第二NMOS区内的所述第二掩膜材料层；
在所述半导体衬底上沉积形成第三掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第二NMOS区内的所述第三掩膜材料层；
在所述半导体衬底上沉积形成第四掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分。
进一步，形成所述功函数材料层的方法包括以下步骤：
在所述半导体衬底上沉积形成所述功函数材料层，以填充满所述纳米线之间的间隙，并溢出到所述纳米线的上方；
平坦化所述功函数材料层，停止于所述纳米线上；
回蚀刻去除部分所述功函数材料层。
进一步，蚀刻所述功函数材料层的方法使用反应离子蚀刻。
进一步，形成所述金属栅电极层的方法包括以下步骤：
在所述半导体衬底上沉积形成金属栅电极层，以填充所述纳米线之间的间隙并溢出到所述纳米线的上方；
平坦化所述金属栅电极层，停止于所述纳米线上；
回蚀刻去除部分所述金属栅电极层，以使所述金属栅电极层的顶面与所述功函数层的顶面齐平。
进一步，在形成所述功函数材料层之前，还包括步骤：形成栅极介电层，以覆盖所述半导体衬底的表面并包围暴露的所述纳米线的外表面。
进一步，在形成所述功函数层之前，还包括在所述半导体衬底上形成第一绝缘层的步骤，所述第一绝缘层填充所述纳米线之间的间隙，且其顶面低于所述纳米线的顶面。
进一步，在形成所述第一绝缘层之前，还包括在所述半导体衬底的表面上形成金属接触层的步骤，所述金属接触层位于所述纳米线的外侧，其高度低于所述纳米线的顶部。
进一步，在形成所述金属栅介电层之前，还包括在所述功函数层的外侧形成N型功函数层的步骤，所述N型功函数层环绕所述纳米线。
进一步，在形成所述金属栅电极层之后，还包括在所述金属栅电极层上形成第二绝缘层的步骤，所述第二绝缘层的顶面低于所述纳米线的顶部。
进一步，所述掩膜层的材料包括SiN、SiCN、SiC、SiOF和SiON中的一种或几种。
进一步，所述第一PMOS区用于形成第一PMOS器件，所述第二PMOS区用于形成第二PMOS器件，所述第一NMOS区用于形成第一NMOS器件，所述第二NMOS区用于形成第二NMOS器件，其中，所述第一PMOS器件的阈值电压高于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压高于所述第二NMOS器件的阈值电压。
本发明另一方面提供一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在半导体衬底上形成有环绕部分的所述纳米线的功函数层，其中，所述第一PMOS区内的功函数层的厚度小于所述第二PMOS区内的功函数层的厚度；
在所述半导体衬底上形成有金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
进一步，所述半导体衬底还包括第一NMOS区，环绕所述第一NMOS区内的所述纳米线的功函数层的厚度小于所述第一PMOS区内的功函数层的厚度。
进一步，所述半导体衬底还包括第二NMOS区，环绕所述第二NMOS区内的所述纳米线的功函数层的厚度小于所述第一NMOS区内的功函数层的厚度。
进一步，在所述半导体衬底与所述金属栅电极层之间以及所述功函数层和所述纳米线之间还形成有栅极介电层。
进一步，在所述半导体衬底与所述金属栅电极层之间还设置有第一绝缘层。
进一步，在所述半导体衬底的表面上还形成有金属接触层，所述第一绝缘层覆盖所述金属接触层。
进一步，在所述金属栅电极层和所述功函数层之间还设置有N型功函数层，所述N型功函数层环绕所述纳米线。
进一步，在所述金属栅电极层上还形成有第二绝缘层，所述第二绝缘层的顶面低于所述纳米线的顶部。
进一步，所述第一PMOS区包括第一PMOS器件，所述第二PMOS区包括第二PMOS器件，所述第一NMOS区包括第一NMOS器件，所述第二NMOS区包括第二NMOS器件，其中，所述第一PMOS器件的阈值电压高于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压高于所述第二NMOS器件的阈值电压。
本发明再一方面提供一种电子装置，其包括前述的半导体器件。
根据本发明的制造方法，先在多个器件区中沉积填充功函数材料层，且使部分纳米线从该功函数材料层中露出，再在不同的器件区中形成环绕露出的纳米线的侧壁的掩膜层，其中不同的器件区中的掩膜层的厚度不同，以给不同厚度的掩膜层为掩膜蚀刻其下方的功函数材料层，以形成环绕每个所述纳米线的功函数层，由于掩膜层的厚度不同相应的在不同器件区中形成的功函数层的厚度也就不同，功函数层的厚度不同则其分别对应的器件区的阈值电压不同，进而实现多阈值电压器件的制作，增大了器件的阈值电压的调节范围，与通过离子注入的方法来调节Vt的方法相比，通过调整有效功函数(eWF)可调性的方法可以避免垂直器件的损伤(或倒塌)，以及杂质扩散导致的沟道迁移率降低等问题的出现，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前MOSFET的制备工艺主要包括以下步骤：首先，提供半导体衬底，在半导体衬底中形成浅沟槽隔离结构，各种阱区以及阈值电压调节离子注入；接着，形成厚的栅极氧化层和伪栅极；随后，进行LDD离子注入和Halo离子注入；接着，在半导体衬底中预定形成源漏极的区域形成应力外延层，并随后进行源/漏离子注入；接着，沉积层间介电层(ILD)并进行化学机械研磨(CMP)工艺停止于伪栅极上；随后，依次去除伪栅极以及厚的栅极氧化层形成栅极凹槽，主要针对核心(Core)器件区；随后，在栅极凹槽的底部热氧化生长界面层，再形成功函数层，并对PMOS区和NMOS区的功函数层进行图案化，在进行金属栅电极层的填充以及化学机械研磨(CMP)，以形成金属栅极结构，最后，还可制作与金属栅极、源极和漏极分别电连接的金属接触等。
目前的MOSFET和FinFET的制备工艺中通过对沟道进行掺杂的方法来调节阈值电压，然而对窄鳍片中的沟道进行掺杂的方法对Vth的调节很有限，通过阈值电压离子注入和/或Halo离子注入仅能使阈值电压到100mV，即使对于短沟道器件使用更高注入剂量的Halo离子注入来提高Vt，其对于阈值电压的影响仍然很有限。如果以相同的方式，通过对GAA场效应晶体管的沟道进行掺杂来调节阈值电压，由于沟道的完全耗尽，这种方法对阈值电压的调节也很有限。此外，在垂直晶体管中由于纳米线的损伤(倒塌)使得很难实现沟道掺杂的均匀性。
因此，如何对GAA场效应晶体管的阈值电压进行调节，并集成具有多阈值电压的GAA场效应晶体管是目前急需解决的技术问题之一。
为了解决前述的技术问题，本发明提供了一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：
在步骤S201中，提供半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在步骤S202中，在所述半导体衬底上形成功函数材料层，其中所述功函数材料层填充相邻所述纳米线之间的间隙，且所述功函数材料层的顶面低于所述纳米线的顶面；
在步骤S203中，在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，其中，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；
在步骤S204中，以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；
在步骤S205中，去除所述掩膜层；
在步骤S206中，在所述半导体衬底上形成金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
根据本发明的制造方法，先在多个器件区中沉积填充功函数材料层，且使部分纳米线从该功函数材料层中露出，再在不同的器件区中形成环绕露出的纳米线的侧壁的掩膜层，其中不同的器件区中的掩膜层的厚度不同，以给不同厚度的掩膜层为掩膜蚀刻其下方的功函数材料层，以形成环绕每个所述纳米线的功函数层，由于掩膜层的厚度不同相应的在不同器件区中形成的功函数层的厚度也就不同，功函数层的厚度不同则其分别对应的器件区的阈值电压不同，进而实现多阈值电压器件的制作，增大了器件的阈值电压的调节范围，与通过离子注入的方法来调节Vt的方法相比，通过调整有效功函数(eWF)可调性的方法可以避免垂直器件的损伤(或倒塌)，以及杂质扩散导致的沟道迁移率降低等问题的出现，进而提高了器件的性能和良率。
实施例一
下面，参考图1A-图1F对本发明的半导体器件的制造方法做详细介绍，其中，图1A-图1F示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
首先，如图1A所示，提供半导体衬底100，提供半导体衬底100，所述半导体衬底100包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述半导体衬底100上形成有若干间隔的纳米线101，每个所述纳米线101垂直于所述半导体衬底100的表面。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。本实施例中，半导体衬底100可以为硅衬底。此外，在半导体衬底100上还定义有源区，以及形成有各种阱区。
所述半导体衬底100包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，本实施例中，所述第一PMOS区用于形成标准阈值电压PMOS器件，在此也可定义为PSVT区，所述第二PMOS区用于形成超低阈值电压PMOS器件，在此也可定义为PULVT区，也即第一PMOS区形成的PMOS器件的阈值电压大于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区用于形成标准阈值电压NMOS器件，可定义为NSVT区，所述第二NMOS区用于形成超低阈值电压NMOS器件，可以定义为NULVT区，也即第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
在所述半导体衬底100上形成有若干间隔的纳米线101，每个所述纳米线101垂直于所述半导体衬底100的表面。在第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区内的半导体衬底上均形成有若干纳米线101。
所述纳米线101的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，纳米线101的材料为Si。其中，本实施中，纳米线101可以为垂直于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
可采用本领域技术人员熟知的任何适合的自下而上(bottom-up)方法或者自上而下(top-down)方法来形成纳米线101，其中，自下而上生长方法通常指外延生长的方法，而自上而下通常指蚀刻的方法，在此不做赘述。
在所述纳米线的底部的部分区域中以及所述纳米线的顶部的部分区域中形成有源极和漏极。
在一个示例中，还包括在所述半导体衬底100的表面上形成金属接触层102的步骤，所述金属接触层位于所述纳米线的外侧，其高度低于所述纳米线的顶部，并作为形成于纳米线101底部的源极的金属接触层，其电连接每个纳米线101中的源极，可用于将源极引出。
金属接触层102的材料可以为适合的任意的金属材料，例如Cu、W、Al、Au、Ag等材料中的一种或它们的合金。
随后，还包括在所述半导体衬底100上形成第一绝缘层103的步骤，所述第一绝缘层103填充所述纳米线101之间的间隙，且其顶面低于所述纳米线101的顶面。
其中，第一绝缘层103的厚度可以根据实际的器件的需求而设定，第一绝缘层103可通过使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的层的绝缘层等来形成。此外，聚乙烯苯酚、聚酰亚胺、或硅氧烷可有效地通过微滴排放法、印刷术或旋涂法形成。硅氧烷根据其结构可被分类成二氧化硅玻璃、烷基硅氧烷聚合物、烷基倍半硅氧烷(alkylsilsesquioxane)聚合物、倍半硅氧烷氢化物(silsesquioxane hydride)聚合物、烷基倍半硅氧烷氢化物(alkylsilsesquioxanehydride)聚合物等。此外，第一绝缘层103可用包括具有Si-N键的聚合物(聚硅氨烷)的材料形成。此外，可层叠这些膜以形成第一绝缘层103。
第一绝缘层103可以用于使纳米线上的每一个晶体管的源极和栅极之间的接触与源极和漏极绝缘。
随后，如图1B所示，形成栅极介电层104，以覆盖所述半导体衬底100的表面并包围暴露的所述纳米线101的外表面。
示例性地，形成于半导体衬底100表面上的栅极介电层104位于所述第一绝缘层103表面上。
纳米线101的外表面是指从第一绝缘层103中露出的纳米线的所有的侧壁及顶面。
栅极介电层104可以为高k介电层，高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成栅极介电层104。
接着，参考图1B和图1C所示，在所述半导体衬底上形成功函数材料层105a，其中所述功函数材料层105a填充相邻所述纳米线101之间的间隙，且所述功函数材料层105a的顶面低于所述纳米线101的顶面。
具体地，首先，如图1B所示，在所述半导体衬底100上沉积形成功函数材料层105a，以填充满所述纳米线101之间的间隙，并溢出到所述纳米线101的上方。
功函数材料层105a为P型功函数材料层，其材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，功函数材料层105a可以选用TiN。可以采用CVD、ALD或者PVD等适合的工艺形成功函数材料层105a。
之后，平坦化所述功函数材料层105a，停止于所述纳米线101上，具体地，可停止于栅极介电层104的顶面上。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。
之后，回蚀刻去除部分所述功函数材料层105a，以使所述功函数材料层105a的顶面低于所述纳米线101的顶面，其中，剩余的功函数材料层105a从半导体衬底100表面开始向上的高度与预定形成于纳米线101中的垂直晶体管的栅极结构相对应，也即该功函数材料层覆盖的区域对应于纳米线上的沟道区。
可使用本领域技术人员熟知的任何适合的蚀刻方法去除部分所述功函数材料层105a，包括但不限于各向同性的湿法蚀刻方法或者干法蚀刻方法，湿法蚀刻方法可以使用对于功函数材料层105a具有高的蚀刻速率，而对于栅极介电层具有低的蚀刻速率的蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
随后，继续参考图1C，在所述功函数材料层105a上形成分别环绕每个所述纳米线101的侧壁的掩膜层，其中，环绕所述第一PMOS区内的所述纳米线101的掩膜层具有第一厚度t1，环绕所述第二PMOS区内的所述纳米线101的掩膜层具有第二厚度t2，所述第一厚度t1小于所述第二厚度t2，环绕所述第一NMOS区内的所述纳米线的掩膜层具有第三厚度t3，所述第三厚度t3小于所述第一厚度t1，环绕所述第二NMOS区内的所述纳米线的掩膜层具有第四厚度t4，所述第四厚度t4小于所述第三厚度t3。
在本文中，所述第一厚度、第二厚度、以及之后的第三厚度和第四厚度，均指掩膜层从贴近所述纳米线101的侧壁的面与位于纳米线侧壁外侧的面之间的距离，该厚度定义同样也适用于下文中对于功函数层的厚度的定义。
在一个示例中，如图1C所示，形成所述掩膜层的方法包括以下步骤S1至S13：
首先，进行步骤S1，在所述半导体衬底上沉积形成所述第一掩膜材料层1061，以包围高于所述功函数材料层105a顶面的所述纳米线101的部分，其中，在功函数材料层105a的表面上沉积形成有第一掩膜材料层1061。
接着，进行步骤S2，形成图案化的光刻胶层，该图案化的光刻胶层覆盖所述第二PMOS区，暴露所述第一NMOS区、所述第二NMOS区和所述第一PMOS区。利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的光刻胶层。
接着，进行步骤S3，蚀刻去除所述第一NMOS区、所述第二NMOS区和所述第一PMOS区内的所述第一掩膜材料层1061，保留所述第二PMOS区内的所述第一掩膜材料层1061。
接着，进行步骤S4，去除图案化的光刻胶层，可通过灰化的方法去除光刻胶层。
接着，进行步骤S5，在所述半导体衬底上沉积形成所述第二掩膜材料层1062，以包围高于所述功函数材料层105a顶面的所述纳米线101的部分。
接着，进行步骤S6，形成图案化的光刻胶层，该图案化的光刻胶层覆盖所述第二PMOS区和所述第一PMOS区，暴露所述第一NMOS区和所述第二NMOS区。利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的光刻胶层。
接着，进行步骤S7，蚀刻去除所述第一NMOS区和所述第二NMOS区内的所述第二掩膜材料层1062。
接着，进行步骤S8，去除图案化的光刻胶层，可通过灰化的方法去除光刻胶层。
接着，进行步骤S9，在所述半导体衬底上沉积形成第三掩膜材料层1063，以包围高于所述功函数材料层105a顶面的所述纳米线101的部分。
接着，进行步骤S10，形成图案化的光刻胶层，该图案化的光刻胶层覆盖所述第二PMOS区、所述第一PMOS区和所述第一NMOS区，暴露所述第二NMOS区。利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的光刻胶层。
接着，进行步骤S11，蚀刻去除所述第二NMOS区内的所述第三掩膜材料层1063。
接着，进行步骤S12，去除图案化的光刻胶层，可通过灰化的方法去除光刻胶层。
接着，进行步骤S13，在所述半导体衬底上沉积形成第四掩膜材料层1064，以包围高于所述功函数材料层105a顶面的所述纳米线101的部分。
进一步地，经过前述步骤S1至S13，在所述第二PMOS区内环绕所述纳米线101的侧壁的掩膜层包括第一掩膜材料层1061、第二掩膜材料层1062、第三掩膜材料层1063和第四掩膜材料层1064。
在所述第一PMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第二掩膜材料层1062、所述第三掩膜材料层1063和所述第四掩膜材料层1064。
在所述第一NMOS区内环绕所述纳米线101的侧壁的掩膜层包括所述第三掩膜材料层1063和所述第四掩膜材料层1064。
在所述第二NMOS区内环绕所述纳米线101的侧壁的掩膜层包括所述第四掩膜材料层1064。
其中，所述掩膜层的材料(也即第一掩膜材料层、第二掩膜材料层、第三掩膜材料层和第四掩膜材料层)包括氮化硅(SiN)、SiCN、SiC、SiOF和SiON中的一种或几种。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成第一掩膜材料层、第二掩膜材料层、第三掩膜材料层和第四掩膜材料层。
本实施例中，较佳地第一掩膜材料层、第二掩膜材料层、第三掩膜材料层和第四掩膜材料层包括氮化硅(SiN)。
可使用本领域技术人员熟知的任何适合的方法实现对相应步骤中第一掩膜材料层、第二掩膜材料层和第三掩膜材料层的蚀刻，包括但不限于湿法蚀刻或者干法蚀刻，湿法蚀刻可以使用包括热的磷酸的蚀刻剂，其对氮化硅具有高的蚀刻选择比。
随后，如图1D所示，以所述掩膜层为掩膜，蚀刻所述功函数材料层105a，以形成环绕每个所述纳米线101的功函数层105，所述蚀刻停止于栅极介电层104的表面上。
具体地，以环绕每个所述纳米线101的掩膜层为掩膜，蚀刻所述功函数材料层105a，由于在第二PMOS区、第一PMOS区、第一NMOS区和第二NMOS区中的掩膜层的厚度不同，因此，以不同厚度的掩膜层为掩膜蚀刻获得的功函数层的厚度也不同，也即，在第二PMOS区内形成的环绕所述纳米线101的功函数层的厚度大于在第一PMOS区内形成的环绕所述纳米线101的功函数层的厚度，在第一PMOS区内形成的环绕所述纳米线101的功函数层的厚度大于在第一NMOS区内形成的环绕所述纳米线101的功函数层的厚度，在第一NMOS区内形成的环绕所述纳米线101的功函数层的厚度大于在第二NMOS区内形成的环绕所述纳米线101的功函数层的厚度。
具体地，可采用本领域技术人员熟知的任何适合的方法蚀刻去除部分所述掩膜材料层和功函数材料层105a，例如利用各向异性的干法蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
因此，相应的由于功函数层的厚度不同，其所对应形成的晶体管的阈值电压也就不同，所述第一PMOS区用于形成标准阈值电压PMOS器件，所述第二PMOS区用于形成超低阈值电压PMOS器件，也即第一PMOS区形成的PMOS器件的阈值电压大于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区用于形成标准阈值电压NMOS器件，所述第二NMOS区用于形成超低阈值电压NMOS器件，也即第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
值得一提的是，尽管本实施例中仅示出了形成包括四个晶体管区的多阈值电压器件的制作，而根据我们还可以想到的是，可以通过增加或者减少从掩膜材料层沉积、形成图案化的光刻胶、蚀刻去除掩膜材料层以及去除光刻胶的循环次数的方法，来实现在不同的纳米线侧壁上制作多个不同厚度的掩膜层，以该多个不同厚度的掩膜层为掩膜蚀刻功函数材料层，进而形成环绕纳米线的多个不同厚度的功函数层，进而实现制作多于四个晶体管区或者少于四个晶体管区且具有多阈值电压的器件，在此不一一列举。
随后，如图1E所示，去除所述掩膜层。
可根据具体的掩膜层的材料选择合适的蚀刻方法去除该掩膜层，例如，在掩膜层为氮化硅时，可使用热的磷酸溶液湿法蚀刻去除掩膜层，该蚀刻具有对掩膜层高的蚀刻选择比。
随后，继续如图1E所示，在所述功函数层105的外侧形成N型功函数层(未示出)，所述N型功函数层环绕所述纳米线101。
具体地，可通过光刻工艺和蚀刻工艺实现对于N型功函数层的制作，在此不做赘述。
N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。N型功函数层的材料较佳地为TiAlC。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。
在一个示例中，还包括在所述N功函数层的外侧沉积形成扩散阻挡层(未示出)的步骤，所述扩散阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积扩散阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
随后，如图1F所示，在所述半导体衬底100上形成金属栅电极层107，所述金属栅电极层107填充相邻所述纳米线101之间的间隙，且其顶面与所述功函数层105的顶面齐平。
在一个示例中，形成所述金属栅电极层107的方法包括：首先，如图1E所示，在所述半导体衬底上沉积形成金属栅电极层107，以填充所述纳米线101之间的间隙并溢出到所述纳米线101的上方；随后，平坦化所述金属栅电极层107，停止于所述纳米线101上，具体地，可停止于栅极介电层104的表面上；随后，回蚀刻去除部分所述金属栅电极层107，以使所述金属栅电极层107的顶面与所述功函数层105的顶面齐平，以最终形成各个垂直晶体管的金属栅极结构。
金属栅电极层107的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅电极层107。
在一个示例中，使用化学气相沉积工艺形成金属W作为金属栅电极层107。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
在一个示例中，还包括在所述金属栅电极层上形成第二绝缘层(未示出)的步骤，所述第二绝缘层的顶面低于所述纳米线的顶部，使部分所述纳米线从所述第二绝缘层中露出。该第二绝缘层可以使用与第一绝缘层相同的绝缘材料，也可使用与第一绝缘层不同的绝缘材料，其沉积方法以及可以使用的材料参考前述的第一绝缘层，在此不做赘述。
值得一提的是，在未被金属栅极结构所包围的纳米线的底部和顶部分别形成有源极和漏极，其形成方法可以使用常规工艺的方法，在此不做赘述。
进一步地，还包括在所述露出的所述纳米线101上形成漏极接触的步骤，该漏极接触可以为金属硅化物，金属硅化物的形成方法可以为：形成覆盖所述于半导体衬底表面溅镀金属层(图未示)，金属层其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，然后进行快速升温退火(RTA)工艺，使金属层与纳米线中的漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
至此完成了对本发明的半导体器件的制造方法的主要步骤的介绍，对于完整的器件的制作还需其他的前序步骤、中间步骤或后续步骤，在此不再一一赘述。
根据本发明的制造方法，通过在纳米线的侧壁上形成具有不同厚度的掩膜层，以该掩膜层为掩膜蚀刻填充在纳米线之间的功函数材料层，形成环绕纳米线且具有不同厚度的功函数层，进而实现对于多阈值电压垂直晶体管的制作，且制作形成了分别具有两种功函数(work-function)的N型周围栅极晶体管和P型周围栅极晶体管以调节其阈值电压，通过对功函数层的厚度进行调整，实现每个类型的场效应晶体管(FET)的多阈值电压功能，且通过调整功函数层的厚度来调整Vt的方法可以使Vt的可调性范围更大，因此可以满足低功率/高速器件的优化设计的灵活性。
另外，与通过离子注入的方法来调节Vt的方法相比，通过调整有效功函数(eWF)可调性的方法可以避免垂直器件的损伤(或倒塌)，以及杂质扩散导致的沟道迁移率降低等问题的出现，进而提高了器件的性能和良率。
实施例二
本发明还提供一种采用前述方法制造获得的半导体器件，该半导体器件包括多阈值电压垂直晶体管。
下面，参考图1F，对本发明的半导体器件做详细描述。
具体地，本发明的半导体器件包括：半导体衬底100，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述半导体衬底100上形成有若干间隔的纳米线101，每个所述纳米线101垂直于所述半导体衬底100的表面。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。本实施例中，半导体衬底100可以为硅衬底。此外，在半导体衬底100上还定义有源区，以及形成有各种阱区。
所述半导体衬底100包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，本实施例中，所述第一PMOS区内形成有标准阈值电压PMOS器件，在此也可定义为PSVT区，所述第二PMOS区内形成有超低阈值电压PMOS器件，在此也可定义为PULVT区，也即第一PMOS区形成的PMOS器件的阈值电压大于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成有标准阈值电压NMOS器件，可定义为NSVT区，所述第二NMOS区形成有超低阈值电压NMOS器件，可以定义为NULVT区，也即第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
在所述半导体衬底100上形成有若干间隔的纳米线101，每个所述纳米线101垂直于所述半导体衬底100的表面。在第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区内的半导体衬底上均形成有若干纳米线101。
所述纳米线101的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，纳米线101的材料为Si。其中，本实施中，纳米线101可以为垂直于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
可采用本领域技术人员熟知的任何适合的自下而上(bottom-up)方法或者自上而下(top-down)方法来形成纳米线101，其中，自下而上生长方法通常指外延生长的方法，而自上而下通常指蚀刻的方法，在此不做赘述。
在所述纳米线101的底部的部分区域中以及所述纳米线的顶部的部分区域中分别形成有源极和漏极。
在一个示例中，还包括在所述半导体衬底100的表面上形成有金属接触层102，所述金属接触层位于所述纳米线的外侧，其高度低于所述纳米线的顶部，并作为形成于纳米线101底部的源极的金属接触层，其电连接每个纳米线101中的源极，可用于将源极引出。
金属接触层102的材料可以为适合的任意的金属材料，例如Cu、W、Al、Au、Ag等材料中的一种或它们的合金。
示例性地，在所述半导体衬底100上还形成有第一绝缘层103，所述第一绝缘层103覆盖所述金属接触层102，所述第一绝缘层103填充所述纳米线101之间的间隙，且其顶面低于所述纳米线101的顶面。
其中，第一绝缘层103的厚度可以根据实际的器件的需求而设定，第一绝缘层103可通过使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的层的绝缘层等来形成。此外，聚乙烯苯酚、聚酰亚胺、或硅氧烷可有效地通过微滴排放法、印刷术或旋涂法形成。硅氧烷根据其结构可被分类成二氧化硅玻璃、烷基硅氧烷聚合物、烷基倍半硅氧烷(alkylsilsesquioxane)聚合物、倍半硅氧烷氢化物(silsesquioxane hydride)聚合物、烷基倍半硅氧烷氢化物(alkylsilsesquioxanehydride)聚合物等。此外，第一绝缘层103可用包括具有Si-N键的聚合物(聚硅氨烷)的材料形成。此外，可层叠这些膜以形成第一绝缘层103。
第一绝缘层103可以用于使纳米线上的每一个晶体管的源极和栅极之间的接触与源极和漏极绝缘。
进一步地，在半导体衬底上形成有环绕部分所述纳米线101的功函数层105，所述第一PMOS区内的功函数层的厚度小于所述第二PMOS区内的功函数层的厚度，环绕所述第一NMOS区内的所述纳米线的功函数层的厚度小于所述第一PMOS区内的功函数层的厚度，环绕所述第二NMOS区内的所述纳米线的功函数层的厚度小于所述第一NMOS区内的功函数层的厚度。
因此，相应的由于功函数层的厚度不同，其所对应形成的晶体管的阈值电压也就不同，所述第一PMOS区用于形成标准阈值电压PMOS器件，所述第二PMOS区用于形成超低阈值电压PMOS器件，也即第一PMOS区形成的PMOS器件的阈值电压大于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区用于形成标准阈值电压NMOS器件，所述第二NMOS区用于形成超低阈值电压NMOS器件，也即第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。
功函数层105从半导体衬底100表面开始向上的高度与预定形成于纳米线101中的垂直晶体管的栅极结构相对应，也即该功函数层105覆盖的区域对应于纳米线101上的沟道区，功函数层105的设置使得源极和漏极对称设置于功函数层105两侧的纳米线的底部和顶部。
功函数层105为P型功函数材料层，其材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，功函数层105可以选用TiN。可以采用CVD、ALD或者PVD等适合的工艺形成功函数层105。
进一步地，在所述半导体衬底100上形成有金属栅电极层107，所述金属栅电极层107填充相邻所述纳米线101之间的间隙，且其顶面与所述功函数层105的顶面齐平。
金属栅电极层107的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅电极层107。
在一个示例中，使用化学气相沉积工艺形成金属W作为金属栅电极层107。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
在一个示例中，在所述半导体衬底100与所述金属栅电极层107之间以及所述功函数层105和所述纳米线101之间还形成有栅极介电层104。
栅极介电层104可以为高k介电层，高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成栅极介电层104。
示例性地，在所述金属栅电极层107和所述功函数层105之间还设置有N型功函数层(未示出)，所述N型功函数层环绕所述纳米线101。
N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。N型功函数层的材料较佳地为TiAlC。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。
示例性地，在所述金属栅电极层和所述N型功函数层之间还设置有扩散阻挡层(未示出)。其中，扩散阻挡层的材料可以TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合，或其他适合的材料。
在一个示例中，还包括在所述金属栅电极层上形成有第二绝缘层(未示出)的步骤，所述第二绝缘层的顶面低于所述纳米线的顶部，使部分所述纳米线从所述第二绝缘层中露出。该第二绝缘层可以使用与第一绝缘层相同的绝缘材料，也可使用与第一绝缘层不同的绝缘材料，其沉积方法以及可以使用的材料参考前述的第一绝缘层，在此不做赘述。
进一步地，在从所述第二绝缘层中露出的所述纳米线101上形成有漏极接触的步骤，该漏极接触可以为金属硅化物，金属硅化物的形成方法可以为：形成覆盖所述于半导体衬底表面溅镀金属层(图未示)，金属层其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，然后进行快速升温退火(RTA)工艺，使金属层与纳米线中的漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
由于本发明的半导体器件采用前述的制造方法形成，因此也具有相同的优点。
本发明的半导体器件包括具有两种功函数(work-function)的N型周围栅极晶体管和P型周围栅极晶体管以调节其阈值电压，通过对功函数层的厚度进行调整，实现每个类型的场效应晶体管(FET)的多阈值电压功能，且通过调整功函数层的厚度来调整Vt的方法可以使Vt的可调性范围更大，因此可以满足低功率/高速器件的优化设计的灵活性，且本发明的半导体器件的性能更高。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在半导体衬底上形成有环绕部分的所述纳米线的功函数层，其中，所述第一PMOS区内的功函数层的厚度小于所述第二PMOS区内的功函数层的厚度；
在所述半导体衬底上形成有金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
本发明的电子装置包括前述的半导体器件，因此也具有与所述半导体器件相同的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (25)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在所述半导体衬底上形成功函数材料层，其中所述功函数材料层填充相邻所述纳米线之间的间隙，且所述功函数材料层的顶面低于所述纳米线的顶面；
在所述功函数材料层上形成分别环绕每个所述纳米线的侧壁的掩膜层，其中，环绕所述第一PMOS区内的所述纳米线的掩膜层具有第一厚度，环绕所述第二PMOS区内的所述纳米线的掩膜层具有第二厚度，所述第一厚度小于所述第二厚度；
以所述掩膜层为掩膜，蚀刻所述功函数材料层，以形成环绕每个所述纳米线的功函数层；
去除所述掩膜层；
在所述半导体衬底上形成金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
2.如权利要求1所述的制造方法，其特征在于，所述半导体衬底还包括第一NMOS区，环绕所述第一NMOS区内的所述纳米线的掩膜层具有第三厚度，所述第三厚度小于所述第一厚度。
3.如权利要求2所述的制造方法，其特征在于，所述半导体衬底还包括第二NMOS区，环绕所述第二NMOS区内的所述纳米线的掩膜层具有第四厚度，所述第四厚度小于所述第三厚度。
4.如权利要求3所述的制造方法，其特征在于，
在所述第二PMOS区内环绕所述纳米线的侧壁的掩膜层包括第一掩膜材料层、第二掩膜材料层、第三掩膜材料层和第四掩膜材料层；
在所述第一PMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第二掩膜材料层、所述第三掩膜材料层和所述第四掩膜材料层；
在所述第一NMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第三掩膜材料层和所述第四掩膜材料层；
在所述第二NMOS区内环绕所述纳米线的侧壁的掩膜层包括所述第四掩膜材料层。
5.如权利要求4所述的制造方法，其特征在于，形成所述掩膜层的方法包括以下步骤：
在所述半导体衬底上沉积形成所述第一掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第一NMOS区、所述第二NMOS区和所述第一PMOS区内的所述第一掩膜材料层；
在所述半导体衬底上沉积形成所述第二掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第一NMOS区和所述第二NMOS区内的所述第二掩膜材料层；
在所述半导体衬底上沉积形成第三掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分；
蚀刻去除所述第二NMOS区内的所述第三掩膜材料层；
在所述半导体衬底上沉积形成第四掩膜材料层，以包围高于所述功函数材料层顶面的所述纳米线的部分。
6.如权利要求1所述的制造方法，其特征在于，形成所述功函数材料层的方法包括以下步骤：
在所述半导体衬底上沉积形成所述功函数材料层，以填充满所述纳米线之间的间隙，并溢出到所述纳米线的上方；
平坦化所述功函数材料层，停止于所述纳米线上；
回蚀刻去除部分所述功函数材料层。
7.如权利要求1所述的制造方法，其特征在于，蚀刻所述功函数材料层的方法使用反应离子蚀刻。
8.如权利要求1所述的制造方法，其特征在于，形成所述金属栅电极层的方法包括以下步骤：
在所述半导体衬底上沉积形成金属栅电极层，以填充所述纳米线之间的间隙并溢出到所述纳米线的上方；
平坦化所述金属栅电极层，停止于所述纳米线上；
回蚀刻去除部分所述金属栅电极层，以使所述金属栅电极层的顶面与所述功函数层的顶面齐平。
9.如权利要求1所述的制造方法，其特征在于，在形成所述功函数材料层之前，还包括步骤：形成栅极介电层，以覆盖所述半导体衬底的表面并包围暴露的所述纳米线的外表面。
10.如权利要求1所述的制造方法，其特征在于，在形成所述功函数层之前，还包括在所述半导体衬底上形成第一绝缘层的步骤，所述第一绝缘层填充所述纳米线之间的间隙，且其顶面低于所述纳米线的顶面。
11.如权利要求10所述的制造方法，其特征在于，在形成所述第一绝缘层之前，还包括在所述半导体衬底的表面上形成金属接触层的步骤，所述金属接触层位于所述纳米线的外侧，其高度低于所述纳米线的顶部。
12.如权利要求3所述的制造方法，其特征在于，在形成所述金属栅介电层之前，还包括在所述功函数层的外侧形成N型功函数层的步骤，所述N型功函数层环绕所述纳米线。
13.如权利要求1至12任一项所述的制造方法，其特征在于，在形成所述金属栅电极层之后，还包括在所述金属栅电极层上形成第二绝缘层的步骤，所述第二绝缘层的顶面低于所述纳米线的顶部。
14.如权利要求1所述的制造方法，其特征在于，所述掩膜层的材料包括SiN、SiCN、SiC、SiOF和SiON中的一种或几种。
15.如权利要求3所述的制造方法，其特征在于，所述第一PMOS区用于形成第一PMOS器件，所述第二PMOS区用于形成第二PMOS器件，所述第一NMOS区用于形成第一NMOS器件，所述第二NMOS区用于形成第二NMOS器件，其中，所述第一PMOS器件的阈值电压高于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压高于所述第二NMOS器件的阈值电压。
16.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底包括第一PMOS区和第二PMOS区，在所述半导体衬底上形成有若干间隔的纳米线，每个所述纳米线垂直于所述半导体衬底的表面；
在半导体衬底上形成有环绕部分的所述纳米线的功函数层，其中，所述第一PMOS区内的功函数层的厚度小于所述第二PMOS区内的功函数层的厚度；
在所述半导体衬底上形成有金属栅电极层，所述金属栅电极层填充相邻所述纳米线之间的间隙，且其顶面与所述功函数层的顶面齐平。
17.如权利要求16所述的半导体器件，其特征在于，所述半导体衬底还包括第一NMOS区，环绕所述第一NMOS区内的所述纳米线的功函数层的厚度小于所述第一PMOS区内的功函数层的厚度。
18.如权利要求17所述的半导体器件，其特征在于，所述半导体衬底还包括第二NMOS区，环绕所述第二NMOS区内的所述纳米线的功函数层的厚度小于所述第一NMOS区内的功函数层的厚度。
19.如权利要求16所述的半导体器件，其特征在于，在所述半导体衬底与所述金属栅电极层之间以及所述功函数层和所述纳米线之间还形成有栅极介电层。
20.如权利要求16所述的半导体器件，其特征在于，在所述半导体衬底与所述金属栅电极层之间还设置有第一绝缘层。
21.如权利要求20所述的半导体器件，其特征在于，在所述半导体衬底的表面上还形成有金属接触层，所述第一绝缘层覆盖所述金属接触层。
22.如权利要求18所述的半导体器件，其特征在于，在所述金属栅电极层和所述功函数层之间还设置有N型功函数层，所述N型功函数层环绕所述纳米线。
23.如权利要求16至22任一项所述的半导体器件，其特征在于，在所述金属栅电极层上还形成有第二绝缘层，所述第二绝缘层的顶面低于所述纳米线的顶部。
24.如权利要求18所述的半导体器件，其特征在于，所述第一PMOS区包括第一PMOS器件，所述第二PMOS区包括第二PMOS器件，所述第一NMOS区包括第一NMOS器件，所述第二NMOS区包括第二NMOS器件，其中，所述第一PMOS器件的阈值电压高于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压高于所述第二NMOS器件的阈值电压。
25.一种电子装置，其特征在于，包括如权利要求16至24任一项所述的半导体器件。
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