JPS5911619A - 半導体装置の非接触試験方法 - Google Patents
半導体装置の非接触試験方法Info
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- JPS5911619A JPS5911619A JP57120891A JP12089182A JPS5911619A JP S5911619 A JPS5911619 A JP S5911619A JP 57120891 A JP57120891 A JP 57120891A JP 12089182 A JP12089182 A JP 12089182A JP S5911619 A JPS5911619 A JP S5911619A
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- Japan
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- position detection
- chip
- semiconductor substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の非接触の試験または診断において
、位置検出用のマークをチップ上で規則的に複数配置し
た半導体装置に関する。
、位置検出用のマークをチップ上で規則的に複数配置し
た半導体装置に関する。
集積回路技術の進歩により、その規模がＬＳＩからＶＬ
ＳＩに向かおうとしているが、それらの試験の容易性（
テスタビリティ）は益々困難さを増しつつある。そのた
め、最近では非接触による試験や診断が行なわれるよう
になった。現在、非接触による試験や診断はＩＣチップ
を一度で全面にわたって、行うのではなく、チップの一
部分を拡大しながら行っている。したがって、ある部分
から次の部分へ移動するときには、いちいちＩＣパター
ン図と照合しながら行っ°Ｃいる。
ＳＩに向かおうとしているが、それらの試験の容易性（
テスタビリティ）は益々困難さを増しつつある。そのた
め、最近では非接触による試験や診断が行なわれるよう
になった。現在、非接触による試験や診断はＩＣチップ
を一度で全面にわたって、行うのではなく、チップの一
部分を拡大しながら行っている。したがって、ある部分
から次の部分へ移動するときには、いちいちＩＣパター
ン図と照合しながら行っ°Ｃいる。
本発明では、この不便さをなくすためにＩＣチップに位
置検出用のマークを規則的に配置した半導装置を提供す
ることにある。
置検出用のマークを規則的に配置した半導装置を提供す
ることにある。
以下にその実施例を図面を参照しながら説明する。
第１図は、ＩＣチップ上に本発明の記号を規則的に配置
する例の１つとして格子状の交点の例を示したものであ
る。図中の′１″′は半導体基板であり ａ％ 、２
ＩＰはボンディング・パッド ＩＩ ３Ｉｔの斜線部分
は内部回路部分、′”４”の小さな丸印は格子の交点位
置でこの部分に位置検出マークを配置する。
する例の１つとして格子状の交点の例を示したものであ
る。図中の′１″′は半導体基板であり ａ％ 、２
ＩＰはボンディング・パッド ＩＩ ３Ｉｔの斜線部分
は内部回路部分、′”４”の小さな丸印は格子の交点位
置でこの部分に位置検出マークを配置する。
第２図は、第１図のＩＣチップの一部分を拡大したもの
である。この図では第１図の格子又点位置ｕ４″に英数
字の記号′°８”を配置したことを示したものである。
である。この図では第１図の格子又点位置ｕ４″に英数
字の記号′°８”を配置したことを示したものである。
図中のｕ ５′１は半導体基板であり、′６Ｈはボンデ
ィング・パッド、７”の斜線部分は内部回路部分である
。
ィング・パッド、７”の斜線部分は内部回路部分である
。
第３図は、第２図と同様に、第１図のＩｃチップの一部
分を拡大したものである。第２図と異なるところは、位
置検出マークが第２図は英数字であるが、第３図は幾何
学的模様１１１２Ｉ＋を格子交点に配置したことである
。格子交点に配置するマークの形状は非接触で試験また
は診断するときに位置検出が行い易いものを使えば良い
。図中で９”は半導体基Ｎ、ｔｔｌｏｎはボンディング
・パッド、１１１＃の斜線部分は内部回路部分を示す。
分を拡大したものである。第２図と異なるところは、位
置検出マークが第２図は英数字であるが、第３図は幾何
学的模様１１１２Ｉ＋を格子交点に配置したことである
。格子交点に配置するマークの形状は非接触で試験また
は診断するときに位置検出が行い易いものを使えば良い
。図中で９”は半導体基Ｎ、ｔｔｌｏｎはボンディング
・パッド、１１１＃の斜線部分は内部回路部分を示す。
第４図は非接触による試験法の１つである、電子ビーム
・プローブを使った霜、位測定において、被測定ＩＣチ
ップの一部分を拡大してＣＲＴ上に映したところを示し
ている。ＣＲＴ上に映し出した像は第２図で示したＩＣ
チップの一部分を拡大したものである。図中の”１３”
は試験装置のＣＲＴを示し、”１４”は画面に吠し出さ
れたＩＣチップの一部分を示している。
・プローブを使った霜、位測定において、被測定ＩＣチ
ップの一部分を拡大してＣＲＴ上に映したところを示し
ている。ＣＲＴ上に映し出した像は第２図で示したＩＣ
チップの一部分を拡大したものである。図中の”１３”
は試験装置のＣＲＴを示し、”１４”は画面に吠し出さ
れたＩＣチップの一部分を示している。
第５図は第４図で示したＣＲ，Ｔの画面をさらに拡大し
たものである。この画面では格子交点のマークとして英
字「Ｂ」しか映っていないが、この１個のマークには方
向性があるためチップのどの部分であるかの判断には、
これで十分である。つまり、ＣＲＴの画面上、あるいは
試験９診断のフィールドのどこかに１個でも位置検出マ
ークがあれば、それによって認識が出来ることになる。
たものである。この画面では格子交点のマークとして英
字「Ｂ」しか映っていないが、この１個のマークには方
向性があるためチップのどの部分であるかの判断には、
これで十分である。つまり、ＣＲＴの画面上、あるいは
試験９診断のフィールドのどこかに１個でも位置検出マ
ークがあれば、それによって認識が出来ることになる。
図中の１１５”は試験装置のＣＲＴを示し、′１６＃は
画面に映し出されたＩＣチップの一部拡大図を示してい
る。
画面に映し出されたＩＣチップの一部拡大図を示してい
る。
第６図は位置検出マークの形状についての一例である。
この数字マーク”１７”を金属配線形成時に同一材料で
同時罠形成してしまう。幅は５μｍ。
同時罠形成してしまう。幅は５μｍ。
大きさく長さ）が３０μｍ角、厚さ１μｍ位いありこれ
を電子ビームでスキャンすれば１位置検出に必要なデー
タが得られる。
を電子ビームでスキャンすれば１位置検出に必要なデー
タが得られる。
第７図（ａ） 、 （ｂ）も第６図と同じように、位置
検出マークの形状についての一例である。この幾何学的
マークは半導体基板をエツチングすることにより溝を形
成するもので、その最小線幅、最小間隔は２μｍ、エツ
チングの深さは１μｍ程度である。
検出マークの形状についての一例である。この幾何学的
マークは半導体基板をエツチングすることにより溝を形
成するもので、その最小線幅、最小間隔は２μｍ、エツ
チングの深さは１μｍ程度である。
これを電子ビームでスキャンすれば位置検出に必要がデ
ータが得られる。図中の” １８ 、２１”は半導体基
板を宗し、”１９．２０．２２．２３’は溝を示してい
る。第６，７図以外にも多結晶シリコンなどを形成する
ときに同時に作成する方法がある。
ータが得られる。図中の” １８ 、２１”は半導体基
板を宗し、”１９．２０．２２．２３’は溝を示してい
る。第６，７図以外にも多結晶シリコンなどを形成する
ときに同時に作成する方法がある。
第８図は位置検出マークの配置を菱形にしたものである
。マークの配置は格子、菱形、三角形。
。マークの配置は格子、菱形、三角形。
Ｘ字形など規則的なものであれば、配置形状がどのよう
なものであれ可能である。図中の′２４”は半導体基板
を示し、”２５″′は位置検出マークの配置を示す。
なものであれ可能である。図中の′２４”は半導体基板
を示し、”２５″′は位置検出マークの配置を示す。
以上のような、本発明の効果には次の様なことが考えら
れる。
れる。
（１）位置検出マークを規則的に配置することにより非
接触による試験と診断をＣＲＴ上で確認しやすくなる。
接触による試験と診断をＣＲＴ上で確認しやすくなる。
（２）位置検出マークにより画像処理を使った試験・診
断のデータ整理が簡単になる。
断のデータ整理が簡単になる。
（３）位置検出マークの配置形状の種類が多数あシその
中からＩＣパターンに応じて適当なものを選べる。
中からＩＣパターンに応じて適当なものを選べる。
第１図は半導体基板上の位置検出マークを配置 ′す
る格子交点を示し、第２図は英数字の位置検出マークを
配置したＩＣチップの一部分、第３図は幾何学的位置検
出マークを配置したＩＣチップの一部分、第４図ｔｆｉ
ｃＲＴ上に映し出した位置検出マークのあるＩＣチップ
の一部分、第５図は第４図の一部分をさらに拡大したＩ
Ｃチップの一部分、第６図は数字マークの一例の平面図
、第７図（ａ）。 （ｂ）は幾何学的マークの一例の平面図及び断面図、第
８図は半導体基板の位置検出マーク配置を菱形交点上に
行うことを示した歇略図を示す。 なお図において、１・・・・・・半導体基板、２・・・
・・・ポンディングパッド、３・・・・・・内部回路部
分、４・・・・・・格子形交点位置、５・・・・・・半
導体基板、６・・・・・・ボンディングパッド、７・・
・・・・内部回路部分、８・・・・・・英数字形位置検
出マーク、９・・・・・・半導体基板、１０・・・・・
・ポンディングパッド、１１・・・・・・内部回路部分
、１２・・・・・・幾何学的位置検出マーク、１３・・
・・・・電子ビーム拳テスタの（、ＲＴ、１４・・・・
・・ＩＣチップの部分拡大画像、１５・・・・・・電子
ビーム・テスタのＣＲＴ、１６・・・・・・ＩＣチップ
の部分拡大画体、１７・・・・・・数字形の位置検出マ
ーク、１９．２０・・・・・・炒何学的位置検出マーク
（溝）、２２．２３・・・・・・幾何学的位置検出マー
クの断面（溝）、２１・・・・・・半導体基板、２４・
・・・・・半導体基板、２５・・・・・・位置検出マー
ク配置用菱形交点位置、である。 高 ｌ 口 活 ２ 口 鵠 ３ 閏 第 ４ 図 試 ５ 囲 ／り 第 ６ 囲 篤 ７ 図 ４ 名 θ 圀
る格子交点を示し、第２図は英数字の位置検出マークを
配置したＩＣチップの一部分、第３図は幾何学的位置検
出マークを配置したＩＣチップの一部分、第４図ｔｆｉ
ｃＲＴ上に映し出した位置検出マークのあるＩＣチップ
の一部分、第５図は第４図の一部分をさらに拡大したＩ
Ｃチップの一部分、第６図は数字マークの一例の平面図
、第７図（ａ）。 （ｂ）は幾何学的マークの一例の平面図及び断面図、第
８図は半導体基板の位置検出マーク配置を菱形交点上に
行うことを示した歇略図を示す。 なお図において、１・・・・・・半導体基板、２・・・
・・・ポンディングパッド、３・・・・・・内部回路部
分、４・・・・・・格子形交点位置、５・・・・・・半
導体基板、６・・・・・・ボンディングパッド、７・・
・・・・内部回路部分、８・・・・・・英数字形位置検
出マーク、９・・・・・・半導体基板、１０・・・・・
・ポンディングパッド、１１・・・・・・内部回路部分
、１２・・・・・・幾何学的位置検出マーク、１３・・
・・・・電子ビーム拳テスタの（、ＲＴ、１４・・・・
・・ＩＣチップの部分拡大画像、１５・・・・・・電子
ビーム・テスタのＣＲＴ、１６・・・・・・ＩＣチップ
の部分拡大画体、１７・・・・・・数字形の位置検出マ
ーク、１９．２０・・・・・・炒何学的位置検出マーク
（溝）、２２．２３・・・・・・幾何学的位置検出マー
クの断面（溝）、２１・・・・・・半導体基板、２４・
・・・・・半導体基板、２５・・・・・・位置検出マー
ク配置用菱形交点位置、である。 高 ｌ 口 活 ２ 口 鵠 ３ 閏 第 ４ 図 試 ５ 囲 ／り 第 ６ 囲 篤 ７ 図 ４ 名 θ 圀
Claims (2)
- （１）位置検出マークをチップ上で規則的に複数配置し
たことを特徴とする半導体装置。 - （２）形状が異なる複数種類のマークを配置したことを
特徴とする特許請求の範囲第（１）項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120891A JPS5911619A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の非接触試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120891A JPS5911619A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の非接触試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911619A true JPS5911619A (ja) | 1984-01-21 |
| JPS6330780B2 JPS6330780B2 (ja) | 1988-06-21 |
Family
ID=14797541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120891A Granted JPS5911619A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の非接触試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191359A (ja) * | 1988-01-22 | 1990-07-27 | Matsushita Electric Ind Co Ltd | スタンダードセルおよびこれを用いた半導体集積回路装置 |
| JP2008041982A (ja) * | 2006-08-08 | 2008-02-21 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2017076801A (ja) * | 2015-10-15 | 2017-04-20 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | スプリットゲートフラッシュ技術におけるインタディジタルキャパシタ |
| US9983257B2 (en) | 2015-10-15 | 2018-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line patterns in split-gate flash technology |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109873U (ja) * | 1986-12-27 | 1988-07-15 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916460A (ja) * | 1972-05-22 | 1974-02-13 | ||
| JPS5150672A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Kijunfureemu |
| JPS51110974A (ja) * | 1975-03-25 | 1976-09-30 | Sanyo Electric Co | |
| JPS55162219A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor wafer |
-
1982
- 1982-07-12 JP JP57120891A patent/JPS5911619A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916460A (ja) * | 1972-05-22 | 1974-02-13 | ||
| JPS5150672A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Kijunfureemu |
| JPS51110974A (ja) * | 1975-03-25 | 1976-09-30 | Sanyo Electric Co | |
| JPS55162219A (en) * | 1979-06-05 | 1980-12-17 | Nec Corp | Semiconductor wafer |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191359A (ja) * | 1988-01-22 | 1990-07-27 | Matsushita Electric Ind Co Ltd | スタンダードセルおよびこれを用いた半導体集積回路装置 |
| JP2008041982A (ja) * | 2006-08-08 | 2008-02-21 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2017076801A (ja) * | 2015-10-15 | 2017-04-20 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | スプリットゲートフラッシュ技術におけるインタディジタルキャパシタ |
| CN106601640A (zh) * | 2015-10-15 | 2017-04-26 | 台湾积体电路制造股份有限公司 | 用于嵌入式非易失性存储器技术的测试线字母 |
| US9983257B2 (en) | 2015-10-15 | 2018-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line patterns in split-gate flash technology |
| US10163522B2 (en) | 2015-10-15 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test line letter for embedded non-volatile memory technology |
| US11069419B2 (en) | 2015-10-15 | 2021-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test line letter for embedded non-volatile memory technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330780B2 (ja) | 1988-06-21 |
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