JPH02191359A - スタンダードセルおよびこれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路装置において回路上のノード
電位の検出を行なうセルとそれを用いた集積回路装置に
関するものである。

従来の技術 従来、半導体集積回路ｖ４ｒ１１の回路上の任意のノー
ド電位の検出を行なう方法としてテストパッドをマニエ
アルレイアウトで所望のノードに設け、直接プローブで
接触し検出を行なう方法があった。

また、電位の検出を非接触で行なう方法とじては、スト
ロボＳＥＭやＥＢラスク等で検出する方法があるが、チ
ップのレイアウトパターンの微細化に伴い検出感度や解
像度の低下を招き電位検出が困難となってきた。

一例として従来の信号検出用パッドの構成を第１０図に
示す。１３１はチップ内のある信号線の配線パターン、
１３２は電位等の信号検出用パッドである。図に示すよ
うに信号線の電位等の信号検出のための設置されるパッ
ドの大きさは、直接接触によるメカニカルなブロービン
グやＥＢテスタ等による非接触なブロービングがより容
易にできるように信号の配線パターンより大きいもので
あった。ここで、同図（ａ）は、検出用パッドのレイヤ
と信号線のレイヤが同一の場合の例であり、同図（ｂ）
は検出用パッドのレイヤと信号線のレイヤが異なる場合
の例を示したもので、コンタクトによりその２つのレイ
ヤが電気的に接続されている。

発明が解決しようとする課題 ところが従来このようなテストパッドは、論理セルとし
て定義されていなかった。このため、回路図に基づくネ
ットリストで計算機により自動配置配線した回路パター
ンにはテストパッドとして存在しなかった。従って、必
要とする場合は、回路パターンの自動発生の後に、レイ
アウトを変更し所望の位置にマニユアルで追加挿入して
いた。

このため大幅なレイアウト作業が発生するとともに、作
業中に論理エラーあるいはレイアウトミスが混入し半導
体集積回路チップ開発に大きな障害を引き起こしていた
。

また、電位等の検出のため設置するパッドは、直接接触
のメカニカルなブロービングに用いられる場合には単に
面積が大きいほど有用である。しかし、非接触なブロー
ビングであるＥＢテスタ等を用いる方法は、単にその信
号検出用パッドの大きさを大きくするだけでは所望の電
位等の信号検出が十分にできず次のような問題点があっ
た。

第１に、ＥＢ照射によるチップ表面のチャージアップ現
象により検出した信号波形に歪みが発生する。

第２に、その検出した信号波形の相対的な電位は正確に
測定できるが、その信号波形の電位の絶対値をつかむこ
とが困難であった。

さらに、電位等の信号検出のため設置するパッドは、直
接接触のメカニカルなブロービングに用いる場合やＥＢ
テスタなどの非接触なブロービングを用いる場合にも使
用可能である。しかし、特に検出すべき信号のノードの
位置がレイアウト上の任意の位置にあり、そのノードの
位置を捜しブロービングすることは非常に困難な作業を
伴なう。

まず、第１にブロービングするための場所の移動、゛探
索、第２にその移動のための装置等の操作の煩雑さなど
非常に作業効率の悪いものであった。

また、検出すべき信号波形が得られたとしても、その信
号波形がチップのその波形に関係する基準となるクロッ
ク信号に対してどの程度の遅延値を持ちどのような位相
関係なのかということを把握することが非常に困難であ
った。

信号検出用テストパッドが回路ブロック内にレイアウト
されて場合には、そのテストパッドが複数個存在し、し
かもそのテストパッド周辺のレイアウト状態が相互に類
似し、目検等により、ある特定のノードに接続されてい
るテストパッドがどれであるか判別が困難となる。

課題を解決するための手段 本発明は、少なくとも１との信号検出用のテストパッド
を有するスタンダードセルが配置配線されていることを
特徴とする半導体集積回路装置である。

作用 テストパッドを含むセルを自動配置配線することが可能
となり、検査容易な半導体集積回路を効率的に開発でき
る。

実施例 第１図は、本発明の第１の実施例を示すものである。同
図（ａ）は第１の実施例に於ける論理回路図であり、１
〜３は論理ゲート、４は本発明のテストパッドを論理回
路図上で表現したものであり、５は所望の検出すべきテ
ストノードを意味するものである。このようにテストパ
ッドまたはテストパッドを含むテスト回路を１個の論理
回路セルとして取り扱うことにより、テストすべき回路
上のノードとそのテスト回路としてのセルが定義できる
。以下、便宜上このセルをテストセルと呼ぶものとする
。

また、回路を記述する方法としてネットリストによるも
のが知られている。これは、論理ゲートを１つのセルと
みなしセルどうしの接続を記述するものである。ネット
リストを入力として、特定のアルゴリズムでセルを配置
し必要な接続を行なうことにより計算機でレイアウトを
行なう方法をスタンダードセル方式と呼ぶ。

本発明のテストセルは、一種の回路セルであり、ネット
リスト上で定義可能であり、即ちスタンダードセル方式
による配置配線ができる。

第１図（ｂ）は、論理回路図に基づくネットリストによ
りスタンダードセル方式で作成されたレアウト図を示す
たちのである。同図の１１〜１４は論理ゲートおよびテ
ストパッド４に各々対応するレイアウトとしてのセルを
意味し、セル内のレイアウトパターンをここでは記述し
ないで表現している。つまり、ネットリストに基づいて
スタンダードセル方式により配置配線された後の各論理
ゲートに対応するセルの配置状態を示すレイアウト図で
ある。

また、第２図は本発明の第２の実施例のテストセルとし
ての構成を示す論理回路図である。テストセル１４内は
、レイアウトパターンとしての記述はせずその意味する
回路を示すものである。テストセル１４は、テストパッ
ド４以外にテスト回路としてインバータ２４を存する構
成をとっている。このテストバッド４以外のテスト回路
は、インバータ２４ではなく他の論理ゲート、トランジ
スタ等により構成されたものであってもよい。また、こ
のテストセル内に構成されるテストパッドが、複数個存
在するものであってもよ区、必ずしも単一のテストパッ
ドに限定されるものではないことは言うまでもない。

第３図に本発明のテストセルが用いられる設計上のフロ
ーを示す。ＶＬＳ　Ｉ等のチップ設計における設計上の
段階は、３１の機能設計、３２の論理および回路設計、
３３のレイアウト設計、最後に３４のチップのマスク作
製のレベルがある。従来、レイアウト設計３３の段階に
おいてのみ存在したテストパッドの概念が、本発明によ
り論理ゲートと同様の論理回路セルとして扱いが可能な
セルとして定義されることで、論理および回路設計３２
の段階での論理回路図上でそのテストセルの設計の実現
を可能にした。よって、論理／回路設計段階３２で回路
上の任意の位置設定可能で、このレベルで設計されてで
き上がったネットリストはスタンダードセル方式による
自動配置配線に用いられ、レイアウト設計３３の段階に
おけるテストパッドに関するレイアウト作業の大幅な改
善を実現した。

さらに、本発明による信号検出用パッドの第３の実施例
を第４図に図示して説明する。

第４図（ａ）はその説明のための信号検出用パッド領域
を表わすレイアウト図である。４１，４２゜４３は基準
電位が供給される本発明における第２のパッド領域のレ
イアウトパターンで、４１は二層目のＡＬで形成され４
２．４３は一層目のＡＬとコンタクトを介して二層目の
ＡＬとからなるレイアウトパターンで構成されている。

４４．４５は、所望の７−ドの信号検出のため接続され
た本発明の信号検出用パッドのレイアウトパターンで、
−層目のＡＬとコンタクトを介して二層目のＡＬとから
なる構成を持つ。４１は、基準電位として電源電圧が供
給されかつ信号検出用パッド４４゜４５を囲む構造でレ
イアウトされている。これは、ＥＢテスタによる信号検
出を行なう場合、チップ表面に蓄積する電子によるチャ
ージアップを防ぐ。

また、４２及び４３は基準電位が供給されておりそれぞ
れグランド電位及び電源電位となっている。

次に、第４図（ｂ）に同図（ａ）の信号検出用パッドを
用いたＥＢテスタによる信号検出結果の測定波形を示す
。４１１は、電源電位波形で第４図（ａ）の４１及び４
３の測定波形、４１２，４１３はそれぞれ信号検出用パ
ッド４４．４５の検出された波形、４１４はグランド電
位波形で第４図（ａ）の４２の測定波形を表わしている
。図に示すように信号検出用パッド４４．４５で得られ
た信号電位波形４１２．４１３の絶対的な電圧値は、基
準電位を供給するパッド領域の電位波形４１１，４１４
から正確に校正をすることが可能であり、かつその厳密
な数値を把むことができる。

第５図は、本発明の第４の実施例である信号検出用パッ
ドを表わすレイアウト図である。第４図（ａ）における
同義のものに対して同一の番号で表わすことにより簡略
化している。図中の４１．４２゜４３は基準電位が供給
されているパッド領域であり、４４．４５は信号検出用
パッド領域を表わすレイアウトパターンである。図中の
基準電位が供給されるパッド領域４１の電位は電源電位
であり、そのレイアウトパターンは信号検出用パッド４
４．４５を一部開口部を持って囲む構造を有している。

これにより、そのレイアウトパターンは、二層目のＡＬ
のみのルベルで構成可能であることがわかる。もちろん
、この例とは異なり一層目のＡＬで実現することでもよ
いことは言うまでもない。この信号検出用パッド４４．
４５に隣接した４１はＥＢテスタにおけるＥＢ走査によ
るチップ表面のチャージアップを防ぐための役割をもち
、また４２．４３はそれぞれ基準電位としてグランド電
位と電源電位が与えられ信号検出用パッド４４．４６か
ら得られた信号波形の絶対電位の校正に用いることがで
きる。

以上本発明の第３の実施例、第４の実施例において述べ
てきたレイアウトパターンの配線材料として一層目のＡ
Ｌ、２層目のＡＬは必ずしも限定されるものではなくポ
リシリコン、シリサイドその他配線材料として用いるこ
とが可能なすべて材質を用いてよいことは言うまでもな
い。また各信号検出用パッド領域かつ基準電位が供給さ
れるパッド領域の形状、構成及び相対的な位置関係につ
いても特に限定されない。供給される基準電位は、必ず
しも電源電位、グランド電位だけである必要はなくある
設定された特定の電位であってもよく、少なくとも１つ
の基準電位が供給されるパッド領域の電位はグランド電
位より高い電位が供給されればよい。

また、本発明による信号検出用パッドの第５の実施例を
第６図に図示して説明する。第６図（ａ）はその説明の
ための信号検出用パッド領域を表わすレイアウト図であ
る。Ｅ３１，８２．８３はある信号線のレイアウトパタ
ーンである１層目のＡＬ配線、８４は信号線６３の信号
波形検出用パッド領域、６５は基準信号供給の２層目Ａ
Ｌによるパッド領域を表わしている。第６図（ａ）に示
すように、検出すべき信号用パッド領域６４に隣接して
基準信号となるクロックが供給されているパッド領域を
設けることにより非常に有効な信号波形の解析が可能と
なる。

第６図（ｂ）は、信号検出用パッドから観測された信号
波形θ６及びその信号に関係する基準信号となるクロッ
ク波形６７の観測結果を示したものである。縦軸を電圧
に、横軸を時間にとり表わしている。検出した信号波形
は、基準クロックの立下りに対してΔ１＋たけ遅延した
立上りその後２クロック後に基準クロックの立下りに対
してΔｔｓだけ遅延して立下るという波形を有すること
がわかる。さらに、Δ１＋＋　　Δｔ２の正確な値がわ
かることにより検出した信号波形６６の“Ｈ（）１イ）
”状態の期間Δｔ３を正確に把握することも可能となる
。このように、基準信号から遅延量や位相関係が厳密に
把握できることにより回路動作の機能チエツクやもし誤
動作等が発生している場合などは、その原因究明の有効
な手段となる。

第６図（ａ）において、信号線の配線にＡＬ、　　パッ
ド領域のパターンに２層目ＡＬを用いているがこれらの
配線材料及びそのレイヤについて特に限定するものでな
いことは言うまでもなくまたパッド領域の形状及び構造
についても同様である。

第７図に本発明による信号検出用パッドの実施例を示す
。図は第６の実施例を説明をするためのレイアウト図で
ある。８２１，８２２は、検出すべき信号線とパッド領
域とを接続する配線パターン、６２３は検出すべき信号
に関係する基準信号としてのクロックが供給される配線
パターン、６２４．８２５は検出すべき信号のパッド領
域、６２６は基準信号が供給されるパッド領域、８２７
゜６２８は基準電圧が供給されているパッド領域を示し
ている。検出すべきノードに接続されたパッド領域６２
４．Ｅ３２５に隣接して基準信号が供給されているパッ
ド領域を図示するように設けることにより、基準となる
クロック波形に対する検出すべき信号のパッド領域８２
４，６２５の信号波形の遅延量や信号間の位相関係を正
確に把握することが可能となる。第６の実施例において
は、検出すべき信号のパッド領域及び基準信号を検出す
るパッド領域を囲む構造によりこれらに隣接した基準電
位供給用のパッド領域８２７．ＥＩ２８を設けている。

これによって検出すべき信号波形の絶対電位の測定及び
ＥＢテスタ使用における表面のチャージアップの抑制な
どを可能にする。本実施例においても第１の実施例と同
様に、レイアウトパターンの配線材料、レイヤ等は必ず
しもの限定されるものではなく、検出用及び基準信号供
給用のパッド領域の形状、構成及び位置関係についても
特に限定されない。

本発明による信号検出用パッドセルの第７の実施例を第
８図に図示して説明する。この第８図は、信号検出用パ
ッドセルのレイアウト図であり、８１はセル配置状態の
判別用パターン、８２はとのせるが配置された状態を示
し、実際のチップの０検におてはその外枠は観測されな
い。８３，８４゜８５．８８は信号検出用パッドのレイ
アウトパターン、８７．８８，８９，８１０はそれぞれ
パッドに接続されているノード８１．　８２．　８３．
　８４へ配線領域、８１１，８１２は電源、グランドの
レイアウトパターンを示している。

第８図に示すように、配置配線されたセルの状態をレイ
アウトパターン８１により判別する、つまりセル内にお
いてその判別用パターンを左上部に設けることを基本と
している。これによってセル内の複数のパッドに対する
外部のノードとの接続関係は、上部左端からノード８１
．　８２．　８３゜８４と４ビツト構成になっている。

したがって、このレイアウトパターン８１の存在により
セルの配置状態を容易に確定することができる。

例えば、８１が右上にあれば、左右が反転されて配置し
ており、左下にあれば上下が反転しており接続されるノ
ードは左端から順に８１．８２゜８３．８４を意味する
。

このように、レイアウトパターン８１によりＥＢテスタ
等による信号検出においてチップ上を観測しながら容易
に所望のノードの信号波形の測定が実現できる。

本実施例において、セル配置状態判別用パターン８１は
左上に設けることを基本といているが、この位置は左下
、右上、右下のどの位置でもいいことはいうまでもなく
、いずれにせよ、これにより、明確にセルの上下関係や
反転関係を把握することが可能となる。

また、８１のパターン形状についても特に限定されず、
その場所にあれば設計上の都合のよい形状を決定すれば
よい。

信号検出を行なうノードに対するセル内のパッドとの接
続点としてせるのビン番号を０検により容易に導くこと
ができる。

さらに、第９図に本発明による信号検出用パッドセルの
第８の実施例を示す。この図は、セルが互いに隣接して
いる場合のレイアウトを表わしている。　８１３．　８
１４．　８１５．　８１８．　８１７゜８１８はそれぞ
れのパッドに接続されているノード８２１，８２２，８
２３．　８２４，８２５，８２６への配線領域で、８２
１，８２２はこれらのセルが配置、配線された状態を示
し、実際のチップにおける０検ではこれらのセルの外ワ
クは観測されない。８２５〜８３０は、信号検出用パッ
ドのレイアウトパターン、８２３，８２４は本発明のセ
ル８２１，８２２のセル名が異なるとこに伴いそれぞれ
が有する判別用レイアウトパターンである。

８１９．８２０はその判別用レイアウトパターンを構成
する長パターンと短パターンを意味し、特にその形状は
限定されない。この判別用レイアウトパターン８２３，
８２４は、その設置されている位置が各セルの左上部を
基本に置かれている。

これにより、セル自体の上下、左右及び表裏の配置状態
を同時に判別である。図に示すように、セル内のパッド
のパターン形状が互いに同一構造をとる場合、チップ上
で観測してセルとして互いに相違点は唯一判別用パター
ン８２３，８２４出ある。８２３のパターンの意味は、
上から長、長、類パターンで３ビツトの１，１．φに対
応させている。　（１，１，φ）は、数字の６を意味し
、同様に８２４は数字の５となる。

このようにして、それぞれセルは、信号検出用パッドセ
ルとして６番目、５番目に登録されている。これによっ
て、セルどうしの判別ができるためチップ上で観測した
だけで各セルのそれぞれのビンがチップ内の回路のどの
ノードに接続されているか即座に確認可能となる。

従って、レイアウトパターンが構造上よく似たパッドセ
ルが多数隣接して配置配線されている場合でもこの判別
用レイアウトパターンを設けておくことにより、各セル
に接続されたいるノードが容易にわかる。

さらに、回路上の所望の検出すべきノードをプロービン
グするためチップ上で場所の移動、探索およぼそのため
の作業、操作性を大幅に向上させ、チップの評価、解析
の高速化が実現できる。

本実施例７および８における判別用パターンの構造は、
その機能を満たすものであればパターン形状、方向、パ
ターン数等においても特に制限はない。また、セル内に
設置されるそれらの位置についても同様である。一方、
本実施例においてそのパターンのレイアウト構造は、−
層の配線層により実現しているが、これについても−層
に限定されない。

発明の効果 本発明は、テストパッドを含む論理回路セルとして定義
しスタンダードセル方式により自動配置配線することに
より、半導体集積回路装置内の回路の任意のノードの電
位検出用のテストパッドまたはパッドを含んだテスト回
路をセル回路として登録し、論理回路図上にそのテスト
セルの設計を実現可能にした。

また、このテストセルをスタンダード方式により論理回
路セルと共に計算機で自動配置配線することにより、従
来と比べ大幅に作業効率のよいレイアウト設計が可能と
なる。さらに、半導体集積回路装置内の所望の回路上の
ノード電位検出がプローブによる直接接触やストロボＳ
ＥＭ、ＥＢテスタ等の非接触解析方法に対応できる非常
に有効な手段を提供できるものである。

さらに、本発明の信号検出用の第１のパッドに隣接した
第２のパッド領域に電源電位を供給することによりチッ
プ内の任意の信号線の信号検出をＥＢテスタ等の非接触
なプロービングにより行なう際に、チップ表面の電子の
蓄積によるチャージアップを防ぐことができ波形歪の発
生のない信号測定が可能となる。また、本発明の信号検
出用パッド領域に隣接して基準電位を供給した第２のパ
ッド領域を設けることにより測定波形の絶対電位を厳密
に校正でき測定することが可能となる。

【図面の簡単な説明】

第１図（ａ　）、（ｂ　）は、本発明の第１の実施例に
おける論理回路図およびレイアウト図、第２図は、本発
明の第２の実施例におけるテストパッド以外にテスト回
路を有するテストセルの論理回路図、第３図は、本発明
のテストセルが用いられる設計手順を示すフローチャト
図、第４図（ａ　）、（ｂ　）は、本発明の第３の実施
例におけるテストセルのレアウト図およびこのテストセ
ルを用いたＥＢテスタによる測定波形図、第５図は、本
発明の第４の実施例におけるテストパッドのレイアウト
図、第６図（ａ　）、（ｂ　）は、本発明の第５の実施
例のおけるテストパッドのレイアウト図および検出信号
波形図、第７図は、本発明の第６の実施例におけるテス
トパッドのレイアウト図、第８図は、本発明の第７の実
施例におけるテストセルのレイアウト図、第９図は本発
明の第８の実施例におけるテストセルのレイアウト図、
第１０図（ａ　）、（ｂ　）は、各々２つの代表的な従
来例のテストパッドのレイアウト図である。 １〜３・・・論理ゲート、４・・・テストパッド、５・
・・テストノード、１１〜１４・・・セル。 代理人の氏２　弁理士　粟野重孝　はか１名／、３−ｙ
ネ埋ゲート １１へ１４−ｔ！シ ／１２ノ ｃｂ＞ ４−−テストバッド １４−一一せル 昭−一−４ンハ゛−タ 第 図 第 図 乙６−−−虜か９じ＝ｎｒ＜イ言号火力多６７−−羞Ｉ
椹号でグロヤク液か 箇 図 峙研

Claims (6)

【特許請求の範囲】
1. （１）スタンダードセル方式により配置配線される論理
   回路として定義され、且つ信号検出用のテストパッドを
   少なくとも１つ有することを特徴とするスタンダードセ
   ル。
2. （２）スタンダードセル方式により配置配線される論理
   回路として定義され、且つ信号検出用のテストパッドを
   少なくとも１つ有し、更にこのテストパッドに隣接して
   基準電位が供給される基準電位パッドを少なくとも１つ
   有することを特徴とするスタンダードセル。
3. （３）基準信号がクロック信号であることを特徴とする
   請求項２記載のスタンダードセル。
4. （４）スタンダードセル方式により配置配線される論理
   回路として定義され、信号検出用のテストパッドを少な
   くとも１つ有し、且つセルの配置状態を識別するための
   判別パターンを少なくとも１つ有することを特徴とする
   スタンダードセル。
5. （５）少なくとも１との信号検出用のテストパッドを有
   するスタンダードセルが配置配線されていることを特徴
   とする半導体集積回路装置。
6. （６）少なくとも１との信号検出用のテストパッドがチ
   ップの入出力パッド領域を除く領域に配置配線されてい
   ることを特徴とする請求項５記載の半導体集積回路装置
   。