CN102881661A - 在角应力消除区域上方具有探针焊盘的半导体芯片 - Google Patents

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Abstract

在角应力消除区域上方具有探针焊盘的半导体芯片包括：电路区域和角应力消除(CSR)区域。CSR区域位于半导体芯片的角部。被测器件(DUT)或功能电路被设置在电路区域上方。探针焊盘被设置在CSR区域上方。金属线从电路区域延伸到CSR区域，从而将探针焊盘与DUT结构或功能电路电连接。

Description

在角应力消除区域上方具有探针焊盘的半导体芯片
技术领域
本发明总体涉及半导体芯片设计，更具体地，涉及在半导体芯片中的角应力消除区域上具有探针焊盘的半导体芯片。
背景技术
在集成电路(IC)制造中，半导体晶圆通常包括：在相邻半导体芯片之间的划线区域(scribe line region)中的多条测试线。每条测试线均包括连接至多个被测器件(DUT)的多个探针焊盘，该被测器件的结构与通常用在电路区域中的集成电路产品类似。通常使用相同工艺步骤同时在测试线的划线区域中形成DUT作为功能电路。探针焊盘通常为位于测试线上方的平坦、方形金属表面，通过该测试线可以将测试激励(test stimuli)施加给相应DUT。通常利用DUT的参数测试结果监控、改善、和改进半导体制造工艺。通常使用测试结构关于测试线的成品率预测电路区域中的功能集成电路的成品率。
制造完以后，从划线区域切割半导体晶圆，从而分离半导体芯片，从而能够独立封装半导体芯片中的每个。因此，损坏了划线区域中的探针焊盘和DUT。在切割工艺以后，不可实施DUT的参数测试，以预测电路区域中的功能集成电路的成品率。实际上不能精确控制切割以后的独立半导体芯片的成品率。
发明内容
为解决上述问题，本发明提供了一种半导体芯片，包括：电路区域和角应力消除CSR区域，CSR区域为半导体芯片的角部；被测器件DUT结构或者功能电路，被设置在电路区域上方；探针焊盘，被设置在CSR区域上方；以及金属线，从电路区域延伸至CSR区域，从而将探针焊盘电连接至DUT结构或功能电路。
其中，探针焊盘占用具有多条边的基本上为矩形的区域，每条长边具有长度D1，每条短边具有长度D2，其中，长度D1和长度D2在从约10μm至约20μm的范围内。
此外，本发明还提供了一种半导体芯片，包括：电路区域和角应力消除CSR区域，CSR区域为半导体芯片的角部；增强结构，被设置在电路区域和CSR区域之间；至少两个探针焊盘，被设置在CSR区域上方；以及金属线，从电路区域延伸，穿过增强结构，并且连接至位于CSR区域中的至少两个探针焊盘中的一个。
其中，增强结构包括多个堆叠的金属化层和通孔层，金属线位于金属化层中的一个中，并且与增强结构电隔离。
其中，金属线从上面穿过增强结构。
其中，金属线从下面穿过增强结构。
其中，金属线位于与至少一个探针焊盘相同的层中。
其中，CSR区域包括多个堆叠的金属化层和通孔层，至少两个探针焊盘和金属线位于最顶部的金属化层中。
其中，至少两个探针焊盘中的每一个均占用具有多条边的基本上为矩形的区域，每条长边具有长度D1，每条短边具有长度D2，长度D1和长度D2在从约10μm至约20μm的范围内。
其中，CSR区域占用具有直角边的基本上为直角三角形的区域，直角边分别具有长度L1和长度L2，并且长度D1和长度D2与长度L1和长度L2的比率在从约20％至约50％的范围内。
该半导体芯片进一步包括：多个堆叠的金属化层和通孔层，位于至少两个探针焊盘中的一个的下方，并且金属线位于金属化层中的一个中。
该半导体芯片进一步包括：被测器件DUT结构或功能电路，被设置在电路区域上方，通过金属线电连接至至少两个探针焊盘中的一个。
该半导体芯片进一步包括：密封环区域，围绕电路区域和CSR区域，密封环区域包括被设置在密封环区域上方的第二组探针焊盘。
此外，还提供了一种半导体芯片，包括：电路区域、角应力消除CSR区域、以及密封环区域，密封环区域围绕电路区域和CSR区域；密封环结构，被设置在密封环区域上方；增强结构，被设置在电路区域和CSR区域之间，并且连接至密封环结构的多侧，增强区域包括多个堆叠的金属化层和通孔层；探针焊盘，被设置在CSR区域的上方；以及金属线，从电路区域延伸，穿过增强结构，并且连接至位于CSR区域中的探针焊盘，其中，金属线位于金属化层中的一个的相同层中。
其中，金属线位于与探针焊盘相同的层中。
该半导体芯片进一步包括：被测器件DUT结构或者功能电路，被设置在电路区域上方，通过金属线电连接至探针焊盘。
其中，探针焊盘占用具有多条边的基本上为矩形的区域，每条长边具有长度D1，每条短边具有长度D2，其中，长度D1和长度D2在从约10μm至约20μm的范围内。
其中，CSR区域占用具有直角边的基本上为直角三角形的区域，直角边分别具有长度L1和长度L2，并且长度D1和长度D2与长度L1和长度L2的比率在从约20％至约50％范围内。
其中，CSR区域包括多个堆叠的金属化层和通孔层，探针焊盘和金属线位于最顶部的金属化层中。
其中，至少两个探针焊盘设置在CSR区域的上方。
附图说明
参考附图描述了示例性实施例。应该理解，附图是为了说明的目的，因此，没有按比例进行绘制。
图1为根据本发明的各个方面具有密封环结构的两个半导体芯片的俯视图。
图2为图1中所示的半导体芯片的一部分的放大图。
图3A为沿着本发明的半导体芯片的一部分的图2中的线A-A′的横截面图的一方面。
图3B为沿着本发明的半导体芯片的一部分的图2中的线B-B′的横截面图的一方面。
图4A为沿着本发明的半导体芯片的一部分的图2中的线A-A′的横截面图的另一方面。
图4B为沿着本发明的半导体芯片的一部分的图2中的线B-B′的横截面图的另一方面。
图5为根据本发明的实施例在用于各个制造阶段处在半导体芯片上方制造集成电路的方法的流程图。
具体实施方式
据了解为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上(over，above，or on)可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
通过芯片区域之间的划线在半导体衬底上标记多个半导体区域。半导体衬底经受各种清洗、分层、图案化、蚀刻和掺杂步骤，从而形成集成电路。本文中的术语“半导体衬底”通常指的是半导体体衬底(bulk substrate)，可以在该半导体体衬底上形成各种层和器件。在一些实施例中，半导体体衬底包括：硅或化合物半导体，例如，GaAs、InP、Si/Ge、或者SiC。这些层的实例包括：介电层、掺杂层、多晶硅层、或者导电层。器件结构的实例包括：晶体管、电阻器、和/或电容器，可以通过互连层将这些器件与其他集成电路互联。
图1为根据本发明的各个方面具有密封环结构的两个半导体芯片的俯视图。半导体芯片100A或100B包括：电路区域102、密封环区域104、以及划线区域106。密封环区域104和划线区域106围绕电路区域102。密封环区域104用于在其上形成密封环结构，并且电路区域102用于形成如先前描述的至少一个器件结构。密封环结构围绕电路区域102，从而防止电路区域102中的集成电路在切割和封装工艺期间潮湿劣化(moisturedegradation)、离子污染、和损害。在一些实施例中，通过电路区域102中的互联结构(未示出)同时在密封环区域104的上方建立密封环结构。密封环结构和互连可以由设置在一个或多个介电层之间的各种堆叠的金属层和通孔层组成。
图2为在图1中所示的半导体芯片100A的一部分101的放大图。半导体芯片100A包括电路区域102、角应力去除(CSR，corner stress relief)区域108、以及密封环区域104。具有密封环结构的密封环区域104围绕电路区域102和CSR区域108。CSR区域108位于半导体芯片100A的角部。可以将CSR区域108设计在芯片100A的上方，从而防止通过来自诸如管芯切割、封装、以及塑料成型的后端工艺的应力所导致的芯片破裂。因为CSR区域为在后端处理之间和之后可能经历更大的应力的区域，所以将功能电路排除在CSR区域108之外。在一个实施例中，CSR 108占用具有直角边的基本上直角三角形区域，该直角边分别具有长度L1和L2。长度L1和L2在约30μm至约100μm范围内。
在一个实施例中，在电路区域102和CSR区域108之间形成增强结构110。增强结构110连接位于密封环区域104上的密封环结构的多条边。增强结构110为与密封环结构形成同时形成的额外的堆叠的金属化层和通孔，并且该增强结构物理连接密封环结构。据认为，角部区域比半导体芯片100A的其他区域具有更大的应力。通过形成增强结构110，在角部区域具有更多的金属结构。因此，施加给密封环结构的应力可以传递到更多的金属结构，因此，不可能通过应力损害密封环结构。
半导体芯片100A进一步包括：设置在电路区域102上方的各种电气元件112。图2的电气元件112可以包括各种被测器件(DUT)结构和各种功能电路。根据一些实施例，DUT结构112为以电阻器、电容器、电感器、二极管、晶体管等形式的测试结构，被设计为测量器件参数，例如，MOSFET阈值电压(Vt)、接触/通孔链电阻、箔电容、栅极氧化物击穿电压等。通过研究这些参数，可监控、改善、以及改进半导体制造工艺。根据其他实施例，功能电路112能够操作如先前在半导体芯片100A中所述的多个半导体器件结构。为了简单，DUT 112在以下部分中用于举例。在一些实施例中，可以通过功能电路112来替换DUT结构112。
半导体芯片100A包括：设置在CSR区域108上的第一组探针焊盘114。半导体芯片100A进一步包括：金属线116，该金属线从电路区域102延伸并且穿过增强结构110进入CSR区域108。金属线116电连接所述DUT结构112和所述第一探针焊盘114。金属线116通过第一探针焊盘114使DUT结构112的先前所述测量成为可能。
第一探针焊盘114占用具有多条边的基本上矩形区域，分别地，每条长边具有长度D1并且每条短边具有长度D2。在一个实施例中，长度D1和D2在从约10μm至20μm的范围内。长度D1和D2与CSR区域108的长度L1和L2的比率在从约20％至约50％的范围内。优选地，在以上范围内的第一探针焊盘114的长度D1和D2，以及长度D1/D2与长度L1/L2的比率保持用于在CSR区域108中的测试激励的足够的操作空间，而没有浪费用于在电路区域102中的功能集成电路的额外空间。在一些实施例中，D1可以等于D2。
在一个实施例中，第一组探针焊盘114包括至少两个探针焊盘。在器件参数的测量中，来自电流源的电流可以流经连接至两个探针焊盘的测试激励。可以测量连接至两个探针焊盘的DUT结构112的器件参数。在另一实施例中，第一组探针焊盘114可以包括设置在CSR区域108上方的三个探针焊盘。实施组合测量，从而收集关于第一探针焊盘114和其间的DUT结构112的尽可能多的信息。
在另一实施例中，将第二组探针焊盘(未示出)设置在密封环区域104上。将第二组探针焊盘电连接至DUT结构112。第二组探针焊盘中的每个占用具有多条边的基本上为矩形的区域。每条边的长度小于密封环区域104中的密封环结构的宽度。在密封环结构上方叠加第二组探针焊盘，或者该第二探针焊盘位于密封环结构的顶部。第二组探针焊盘没有降低密封环结构的完整性，从而防止集成电路在切割和封装工艺期间潮湿劣化、离子污染、以及损害。
图3A示出了通过在图2中的垂面交线A-A′所截取的横截面图的一个实施例。半导体芯片100A可以包括半导体衬底103，该半导体衬底具有电路区域102、增强区域105、以及CSR区域108。具有增强结构110的增强区域105被设置在电路区域102和CSR区域108之间。半导体衬底103可以包括：硅或者化合物半导体，例如，GaAs、InP、Si/Ge、或者SiC。衬底103可以进一步包括：掺杂区域，例如，P-阱、N-阱；和/或掺杂有源区，例如，P+掺杂有源区。
半导体芯片100A可以进一步包括：形成在衬底103中的用于在衬底中将电路与其他区域隔开的隔离结构，例如，浅沟槽隔离(STI)部件或者LOCOS部件(未示出)。半导体芯片100A可以进一步包括：覆盖衬底103的器件结构，例如，晶体管、电阻器、和/或电容器(未示出)。
半导体芯片100A包括设置在衬底103上方的多个介电层118。在一些实施例中，介电层118由低k介电材料、超低k(ULK)介电材料、氧化物、未掺杂硅玻璃(USG)、或者二氧化硅(SiO2)形成，低k介电材料的介电常数(k值)在约2.9至约3.8之间，超低k介电材料的k值在约2.5至约2.9之间。通常介电层118的k值越低，该层越脆和越倾向于分层和破裂。在一些实施例中，多个介电层118包括顶层介电层和底层介电层。底层介电层的介电常数小于顶层介电层的介电常数。顶层介电层与底层介电层相比较具有更多降低对下层集成电路的腐蚀或机械损伤的能力。
半导体芯片100A可以进一步包括：设置在电路区域102上方的各种被测器件(DUT)结构112。DUT结构112为以电阻器、电容器、电感器、二极管、晶体管等形式的测试结构。在图3A中所示的DUT结构112仅为实例，从而示出了DUT结构112位于电路区域102上方。不是旨在限定内嵌DUT结构112的层。
参考图3A，多个堆叠的金属化层和通孔层在介电层118中形成并且内嵌在该介电层中。在一个实施例中，多个金属化层包括：最顶部金属层MT和位于最顶部金属层MT下方的其他金属层M1-M4。垂直柱状通孔V1-V4互连金属化层M1-MT中的每两个。金属化层中的每层包括：位于电路区域102中的多个金属部件、增强区域105和/或CSR区域108。在增强区域105中，多个堆叠的金属部件和通孔层形成增强结构110。增强结构110的这种结构保护电路区域102中的集成电路并且提供保护防止切割或封装损害。在电路区域102中，多个堆叠的金属部件和通孔层提供在器件结构、电路、以及输入/输出之间的互连。金属化层和通孔层可以包括：铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物、或其组合。
还参考图3A，钝化层122设置在多个介电层118和增强结构110的上方。钝化层122包括：一层或多层，诸如氮化硅(SiN)或氮氧化硅(SiON)。钝化层122防止或降低了对集成电路潮湿、机械、以及辐射损害。
接下来，导电层设置在钝化层122上方。可以将各种沉积、图案化、以及蚀刻工艺用于在相同的导电层中形成第一探针焊盘114和金属线116的结构。金属线116从电路区域102延伸，穿过增强结构110，并且连接至位于CSR区域108中的第一探针焊盘114。金属线116从上方穿过增强结构110和位于金属线116和增强结构110的最顶部金属层MT之间的钝化层122。在一个实施例中，第一探针焊盘114和金属线116的导电层可以包括铝或铝合金。
还参考图3A，聚酰亚胺层124被设置在导电层和钝化层122的上方。聚酰亚胺层124用作应力缓冲层，从而降低了在装配工艺期间传递到钝化层122的应力。通过图案化和蚀刻工艺将开口限定在聚酰亚胺层124中，从而暴露用于测量器件参数的第一探针焊盘114的一部分。
图3B示出了通过在图2中的垂面交线B-B′所截取的横截面图的一个实施例。半导体芯片100A包括内嵌在钝化层122中的通孔层VT。通孔层VT与增强结构110的最顶部金属层VT和具有金属线116的上层导电层接触。金属线116与增强结构110隔离。在导电层中形成间隙，并且金属线116穿过该间隙。因此，金属线116还与导电层的其他部分隔离。金属线116从电路区域102延伸，穿过增强结构110，并且与位于CSR区域108中的第一探针焊盘114连接。优选地，半导体芯片100A的结构保持增强结构110的完整型，而没有降低机械强度从而防止芯片边缘破裂(crack)。
图4A示出了通过在图2中的垂面交线A-A′所截取的横截面图的另一实施例。一些结构可基本上与图3A中所公开的实施例类似，并且这里没有重复共同结构的描述，但是这些共同结构也可完全应用在该实施例中。
参考图4A，半导体芯片100A可以包括：半导体衬底103，具有电路区域102、增强区域105、以及CSR区域108。具有增强结构110的增强区域105被设置在电路区域102和CSR区域108之间。
半导体芯片100A包括设置在衬底103上方的多个介电层118。在一些实施例中，多个介电层118包括：顶层介电层和底层介电层。底层介电层的介电常数小于顶层介电层的介电常数。顶层介电层比底层介电层具有更多降低对下层集成电路的腐蚀或机械损害的能力。在本文中可以找到与图3A中的半导体芯片100A相关的多个介电层118的材料的细节，并且这里没有重复。
半导体芯片100A可以进一步包括各种被测器件(DUT)结构112，被设置在电路区域102上方。DUT结构112为以电阻器、电容器、电感器、二极管、晶体管等的形式的测试结构。在图4A中所示的DUT结构112仅为实例，从而示出了DUT结构112位于电路区域102的上方。没有旨在限定内嵌DUT结构112的层。
参考图4A，多个堆叠的金属化层和通孔层在介电层118中形成并且内嵌在该介电层中。在一个实施例中，多个金属化层包括最顶部金属层MT和位于最顶部金属层MT下方的其他金属层M1-M4。垂直柱状通孔V1-V4互连金属层M1-MT中的每两个。金属化层中的每个包括位于电路区域102中的多个金属部件、增强区域105、和/或CSR区域108。在增强区域105中，多个堆叠的金属化层和通孔层形成增强结构110。增强结构110的这种结构提供保护防止切割或封装损害。在电路区域102中，多个堆叠的金属部件和通孔层提供在器件结构、电路、以及输入/输出之间的互连。在CSR区域108中，多个堆叠的金属部件和通孔层形成互连结构115。互连结构115包括位于金属层之一中的金属线116。金属线116从CSR区域108延伸、穿过增强结构110，并且进入电路区域102。通过金属线116，互连结构115电连接DUT结构112和稍后将形成的上层第一焊盘层114。可以在本文中发现与在图3A中的半导体芯片100A相关的金属化层和通孔层的材料的细节，并且这里没有重复。
还参考图4A，钝化层122被设置在多个介电层118、增强结构110、以及互连结构115的上方。钝化层122包括一层或多层，例如，氮化硅(SiN)或氮氧化硅(SiON)。钝化层122防止和降低了对集成电路的潮湿、机械、辐射损害。此后，通过图案化和蚀刻工艺将开口限定在钝化层122中，从而暴露最顶部金属层MT的一部分。
接下来，导电层被设置在钝化层122的上方，并且被设置在最顶部金属层MT的暴露部分上方。可以将各种沉积、图案化、以及蚀刻工艺用于在该导电层中形成第一探针焊盘114的结构。在一个实例中，第一探针焊盘114的导电层可以包括铝或铝合金。
还参考图4A，将聚酰亚胺层124设置在导电层和钝化层122上方。聚酰亚胺层124用作应力缓冲层，从而降低了在装配工艺期间传递到钝化层122的应力。通过图案化和蚀刻工艺将开口限定在聚酰亚胺层124中，从而暴露了用于测量器件参数的第一探针焊盘114的一部分。
图4B示出了通过在图2中的垂面交线B-B′所截取的横截面图的另一实施例。在该实例中，多个金属层包括：最顶部金属层MT和位于最顶部金属层MT下方的其他金属层M1-M4。垂直柱状通孔V1-V4互连金属化层M1-MT中的每两个。互连结构115包括金属层M3-MT和垂直柱状通孔V3-V4。金属线116位于金属化层之一中，M3。增强结构110包括金属化层M1-MT和垂直柱状通孔V1-V4。在增强结构110的金属化层M3中形成间隙，并且互连结构115的金属线116穿过该间隙。因此，金属线116与增强结构110隔离。金属线116从电路区域102延伸，穿过增强结构110，并且电连接位于CSR区域108中的探针焊盘114。在另一实例中，增强结构110与互连结构115相比较可以占用更少的金属层和通孔层。互连结构115的金属线116可以从增强结构110下方穿过。优选地，半导体芯片100A的结构保持增强结构110的完整型，而没有降低机械强度从而防止芯片边缘破裂。
现在，参考图5，用于在半导体芯片上制造集成电路的方法500从框502开始。在框502中，提供了半导体衬底。该衬底具有电路区域、增强区域、以及角应力消除(CSR)区域。增强区域位于电路区域和CSR区域之间。
方法100继续框504，其中，在电路区域的上方，即，在半导体衬底的上方形成电气元件。电气元件可以包括被测器件(DUT)结构或者功能电路。多个器件结构可以在电路区域上方形成。
方法100继续框506，其中，在电路区域、增强区域、以及CSR区域的上方形成介电层。介电层可以通过诸如化学汽相沉积(CVD)和/或高密度等离子(HDP)CVD工艺的沉积技术形成。
方法100继续框508，其中，多个堆叠的金属化层和通孔层在附加的介电层中形成并且内嵌在该附加的介电层中。可以通过各种沉积、图案化、以及蚀刻技术形成金属化层和通孔层。金属化层和通孔层可以包括导电材料，例如，铝、铝合金、铜、铜合金、或者其组合。在一个实施例中，位于电路区域中的互连、位于增强区域中的增强结构、以及位于CSR区域中的互连结构均在该操作中构成。互连、增强结构、以及互连结构可以由设置在堆叠的介电层中的各种堆叠的金属化层和通孔层组成。互连、增强结构层、以及互连结构层共享相同的金属化层和通孔层。可以在增强结构的金属层之一的上方形成间隙，并且形成位于互连结构的金属化层之一中的金属线，从而穿过该间隙。因此，金属线与增强结构隔离。金属线从CSR区域延伸，穿过增强结构，并且电连接至位于电路区域中的DUT结构。在另一实例中，省略了互连结构。
方法100继续框510，其中，在CSR区域的上方形成第一组探针焊盘。将导电层设置在介电层上方，和堆叠的金属化层和通孔层上方。可以使用各种沉底、图案化、以及蚀刻工艺，从而形成位于导电层中的第一探针焊盘的结构。导电层可以包括：铝或铝合金。在一个实例中，第一探针焊盘与下层的互连结构接触，并且将该第一探针焊盘电连接至DUT结构。在另一实例中，连接至第一探针焊盘的金属线在第一探针焊盘的相同导电层中同时形成。金属线从CSR区域延伸，穿过增强结构，并且连接至位于电路区域中的DUT结构。
还可以在方法500的步骤之前、之中、或者之后，提供其他层、其他线、其他通孔、和其他结构。所述的工艺顺序在又一实施例中可变。
可以将本发明的各种实施例用于改善具有探针焊盘的半导体芯片的现有制造工艺。在一些实施例中，在切割工艺以后，形成在CSR区域中的探针焊盘能够对于DUT实施参数测试。通过对于DUT的参数测试，有助于预测位于电路区域中的功能集成电路的成品率。在又一实施例中，位于CSR区域中的探针焊盘没有浪费位于电路区域中的功能集成电路和电路布线的额外空间。在另一实施例中，在本发明中的半导体芯片的结构保持增强结构的完整型，而没有降低机械强度，从而防止芯片边缘破裂。传统的测试线仅用于测试位于划线区域中的测试结构。通过测试线的参数测试来预测功能电路的成品率，而不是直接测量功能电路本身。在其他实施例中，形成在CSR区域中的探针焊盘连接至位于电路区域中的功能电路。可以通过位于CSR区域中的探针焊盘直接测量功能电路的电气性能。本发明的一些实施例缓和了传统方法的缺点。
本发明的一种形式包括半导体芯片。半导体芯片包括：电路区域和角应力消除(CSR)区域。CSR区域位于半导体芯片的角部。将电气元件设置在电路区域上方。电气元件包括：被测器件(DUT)结构或者功能电路。将探针焊盘设置在CSR区域上方。金属线从电路区域延伸至CSR区域，从而电连接电气元件和探针焊盘。
本发明的另一种形式包括半导体芯片。半导体芯片包括：电路区域和角应力消除(CSR)区域。CSR区域位于半导体芯片的角部。增强区域位于电路区域和CSR区域之间。将探针焊盘设置在CSR区域上方。金属线从电路区域延伸，穿过增强结构，并且连接至位于CSR区域中的探针焊盘。
本发明的又一种形式包括半导体芯片。半导体芯片包括：电路区域、角应力消除(CSR)区域、以及密封环区域。CSR区域位于半导体芯片的角部。密封环区域围绕电路区域和CSR区域。密封环结构设置在密封环区域上方。增强结构位于电路区域和CSR区域之间，并且连接至密封环区域的多条边。增强结构包括多个堆叠的金属化层和通孔层。将多于一个探针焊盘设置在CSR区域上方。金属线从电路区域延伸，穿过增强结构，并且连接至位于CSR区域中的多于一个探针焊盘。金属线位于金属化层之一的相同层中。
尽管已经详细地描述了示例性实施例，但应该理解，可以在不背离本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种半导体芯片，包括：
电路区域和角应力消除CSR区域，所述CSR区域为所述半导体芯片的角部；
被测器件DUT结构或者功能电路，被设置在所述电路区域上方；
探针焊盘，被设置在所述CSR区域上方；以及
金属线，从所述电路区域延伸至所述CSR区域，从而将所述探针焊盘电连接至所述DUT结构或所述功能电路。
2.根据权利要求1所述的半导体芯片，其中，所述探针焊盘占用具有多条边的基本上为矩形的区域，每条长边具有长度D1，每条短边具有长度D2，其中，所述长度D 1和所述长度D2在从约10μm至约20μm的范围内。
3.一种半导体芯片，包括：
电路区域和角应力消除CSR区域，所述CSR区域为所述半导体芯片的角部；
增强结构，被设置在所述电路区域和所述CSR区域之间；
至少两个探针焊盘，被设置在所述CSR区域上方；以及
金属线，从所述电路区域延伸，穿过所述增强结构，并且连接至位于所述CSR区域中的所述至少两个探针焊盘中的一个。
4.根据权利要求3所述的半导体芯片，其中，所述增强结构包括多个堆叠的金属化层和通孔层，所述金属线位于所述金属化层中的一个中，并且与所述增强结构电隔离。
5.根据权利要求3所述的半导体芯片，其中，所述金属线从上面穿过所述增强结构。
6.根据权利要求3所述的半导体芯片，其中，所述金属线从下面穿过所述增强结构。
7.根据权利要求3所述的半导体芯片，其中，所述金属线位于与所述至少一个探针焊盘相同的层中。
8.根据权利要求3所述的半导体芯片，其中，所述CSR区域包括多个堆叠的金属化层和通孔层，所述至少两个探针焊盘和所述金属线位于最顶部的金属化层中。
9.根据权利要求3所述的半导体芯片，其中，所述至少两个探针焊盘中的每一个均占用具有多条边的基本上为矩形的区域，每条长边具有长度D1，每条短边具有长度D2，所述长度D1和所述长度D2在从约10μm至约20μm的范围内。
10.一种半导体芯片，包括：
电路区域、角应力消除CSR区域、以及密封环区域，所述密封环区域围绕所述电路区域和所述CSR区域；
密封环结构，被设置在所述密封环区域上方；
增强结构，被设置在所述电路区域和所述CSR区域之间，并且连接至所述密封环结构的多侧，所述增强区域包括多个堆叠的金属化层和通孔层；
探针焊盘，被设置在所述CSR区域的上方；以及
金属线，从所述电路区域延伸，穿过所述增强结构，并且连接至位于所述CSR区域中的探针焊盘，其中，所述金属线位于所述金属化层中的一个的相同层中。
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