CN100355067C - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，在其内部沿半导体芯片外围形成由导电材料制成的多个密封环，以包围电路形成部分，密封环与半导体衬底连接并以遍及所有的布线绝缘膜的方式被隐埋在多层布线绝缘膜内，并且在这种多个密封环内的指定位置上以使彼此相邻的密封环上的狭缝状槽口不对准的方式形成一个或多个狭缝状槽口。

Description

半导体器件
技术领域
本发明涉及半导体器件及其制造方法，具体地说，涉及带有密封环(seal ring)的半导体器件及其制造方法，密封环用于防止水、水分等渗过通过切割方法与半导体衬底分开的半导体切片的切割面进入半导体器件。
本申请要求于2003年2月3日提交的申请号为2003-026526和于2003年4月17日提交的申请号为2003-113412的两项日本专利申请的优先权。这两项日本专利申请在本说明书中作为参考之用。
背景技术
随着集成水平的提高，以微处理器或存储器作为半导体器件代表的大规模集成电路(LSI)在其元件的尺寸上变得更加细小，因此组成每一元件的半导体区的尺寸也相应地变得更加细小。而且，当形成连接至每一半导体区的布线线路时，为了保持与高集成密度相应的高布线密度，仅在半导体衬底的平面方向上形成布线线路是不够的，因此就采用了多层布线技术，通过多层布线技术可以在半导体衬底的厚度方向上的多层上形成布线线路。例如，在作为LSI代表的微处理器内就实现了包括6-9层的多层布线结构。
在这种采用多层布线结构的LSI中，布线线路的电阻值对诸如运行速度等特性有很大的影响，因此要求布线线路有较小的电阻值。通常，包括LSI在内的半导体器件的布线线路的材料通常采用拥有出色电特性和成型性能等类似特性的铝(Al)或铝系金属。但是，铝和铝系金属(下文可能简称为铝系金属)具有低电迁移阻抗和压力迁移阻抗等类似的缺点。因此，近期有将铜(Cu)或铜系金属(下文可能简称为铜系金属)代替铝系金属的趋势，铜系金属具有较低的电阻值，并具有出色的电迁移阻抗力和压力迁移阻抗等。
但是，当利用铜系金属形成布线线路时，具有低蒸气压的铜系化合物相对于铝系金属较难通过于刻蚀技术构图为预期的图形。因此，为了利用铜系金属形成布线线路，采用了一种众所周知的单大马士革布线技术。通过这种技术，首先在形成于半导体衬底上的布线绝缘膜中形成布线槽，并贯穿包括该布线槽的表面形成铜系金属膜，然后利用化学机械研磨(CMP)除去布线绝缘膜上多余的铜系金属部分，从而仅提供留在(隐埋在)布线槽内的铜系金属膜部分作为布线显露。此外，还采用双大马士革布线技术，它是单大马士革布线技术的延伸，通过这种技术可以实现适合精密构图的多层布线的结构。
在双大马士革布线结构中，在其上面已事先形成下层布线线路的半导体衬底上，堆叠通路绝缘膜(所谓的夹层电介质)和布线绝缘膜，然后分别通过这些布线绝缘膜形成过孔和上层布线槽，接着在整个表面上形成铜系金属膜，然后采用CMP等类似方法除去铜系金属膜的多余部分，使只有过孔和上层布线槽留有铜系金属膜，因此同时形成通路插头和上层布线。通过这种构造可以实现双大马士革布线结构，在这种结构中，下层和上层布线通过通路插头互连。
此外，在拥有多层布线结构的半导体器件中，高速运行会受到信号延迟的影响，信号延迟可能由各种原因引起，例如：位于下层布线线路和上层布线线路之间的布线绝缘膜的布线间线路容抗(下文也简称为容抗)的增加；或精密构图中的改进引起的平面方向布线线路间间隔的缩小所引起的布线间线路容抗的增加。因此，为了降低由布线绝缘膜引起的容抗，有趋向于采用低介电常数膜(“所谓”的低-κ绝缘膜)作为布线绝缘膜的趋势。
在LSI的制造中，在把必需的电路元件集成在作为晶片的半导体衬底上之后，半导体衬底被切割分成独立的半导体切片。但是，在这种情况中，半导体芯片的切割面(即布线绝缘膜的侧壁)就暴露出来了，因此，水和水分等类似物质(下文简称水等类似物质)就能渗过切割面，从而降低了防水能力。特别地，采用上述的多层布线结构的LSI具有大量布线绝缘膜层，因此更易出现防水能力降低的情况。因此，这可能导致诸如电流泄漏增多或原低介电常数膜的介电常数升高等缺点。为了解决这个缺点，必须提高防水能力。
此外，在LSI的制造中，在把必需的电路元件集成在作为晶片的半导体衬底上之后，在半导体衬底的表面提供各种焊盘，比如组装焊盘(包括用于电互连电路元件和LSI外部的焊盘)、LSI内特性评估焊盘或筛选评估焊盘。然后，例如，在组装LSI时把一根电线焊接到组装焊盘上，同时，在进行产品运送筛选时，使电测量设备的测试探针和特性评估焊盘或筛选评估焊盘接触。由于电线焊接或与测试探针的接触，在事先形成于半导体衬底上的每一焊盘上施加了负载，因此，在其布线绝缘膜直接位于每一焊盘下方的半导体芯片的这个部位上就很可能发生破裂，即所谓的焊盘破裂。因此，如上所述，如果水等类似物质已渗过切割面，就可能通过焊盘裂缝进入到模片内，从而降低了防水能力。因此，必须采取措施防止发生焊盘破裂。
如上所述的通过防止水等类似物质渗过切割面的方法来提高防水能力的LSI半导体器件在公开号为2000-232104的日本专利申请(参见3-5页和图1)中公开。如图26所示，在半导体器件内，在半导体芯片101的电路形成部分102和切割线部分103之间，提供了一个包围电路形成部分102的密封环104。在构造时，密封环104通过依次堆叠通过各自的势垒金属层107形成于第一布线绝缘膜105内的三个第一密封槽106的每一个内的钨插头108、完全覆盖钨插头108的第一层金属电极109、经过各自的势垒金属层112形成于第二布线绝缘膜110内的两个第二密封槽111的每一个内，以覆盖第一层金属电极109的第二钨插头113，和完全覆盖第二钨插头113的第二层金属电极114而形成。
在这种构造中，即使半导体切片在切割线部分103处被切割而彼此分开以暴露出每一布线绝缘膜105和110的一个侧壁，由于存在密封环104，渗过切割面进入半导体芯片的水等类似物质受到阻挡，从而提高了防水能力。
在申请号为2000-232104的日本专利申请中所描述的现有半导体器件在组成密封环104的布线层和布线绝缘膜之间的接口处存在防水能力不足的问题，因此，这导致了即使在以多钨插头结构作为密封环104的组成部分的构造中，LSI半导体器件仍然存在不能有效提高防水能力的问题。
也就是说，如图26所示，上述专利申请文件所公开的LSI半导体器件所提供的密封环104包括：多路(multiply)包围电路形成部分102的钨插头108和113；和在物理上作为一个区域而形成的第一层和第二层金属电极109和114。第一层和第二层金属电极109和114均与第二布线绝缘膜110堆叠在一起。
每一第一层和第二层金属电极109和114与布线绝缘膜110之间的接口的防水能力通常较低，因此如果在切割时出现碎裂，水等类似物质就容易渗过切割面进入第一层和第二层金属电极109和114。结果第一层或第二层金属电极109或114开始变坏，因此水等类似物质就进一步渗透超过第一层或第二层金属电极109或114。例如，如果水等类似物质渗透到电路形成部分102，电流泄漏或原先低介电常数膜的介电常数就会升高，从而降低了LSI半导体器件的可靠性。由于密封环104的上面部分只有第二层金属电极114，上面部分更容易出现这种情况。
此外，如果在LSI半导体器件的制造过程中产生磁场，上述专利申请文件所描述的现有半导体器件就会出现感应电流流经其环形密封环104的问题。
也就是说，虽然在LSI半导体器件制造过程中广泛采用诸如化学气相沉淀(CVD)或采用等离子体溅射这样的膜形成技术以及诸如干刻蚀这样的工艺技术，但是这种采用等离子体的工艺技术会导致出现磁场，因此，如图27所示，通过这种方式产生的磁场H会与密封环104连环，在密封环104上感应出电流I。在下文通过等离子体刻蚀形成铜布线线路的示例中将对此结果进行描述。如图28所示，可以观察到过由于感应电流的影响，而在过孔116周围的产生铜层115爆裂的现象。因此，铜布线线路出现缺陷，从而降低了生产量。
此外，上述专利申请文件所描述的现有半导体器件考虑了防止水等类似物质渗过切割面的对策，但完全没有考虑防止上述焊盘破裂的措施。
发明内容
鉴于上文描述，开发了本发明。本发明的一个目标是提供一种可以有效改善防水能力的半导体器件及其制造方法，在其构造中提供了一个包围电路形成部分的密封环。
根据本发明的第一方面提供的半导体器件包括：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于多层布线绝缘膜内的多层互连；
其中，在沿半导体芯片外围的多层布线绝缘膜的每一层内形成一个或多个包围电路形成部分的布线槽；
其中，在一个或多个布线槽的每一个内，经过第一铜扩散预防膜隐埋由铜或铜系导电材料制成的导电层，且使在多层布线绝缘膜内互相对应的各布线槽可以上下彼此连接；和
其中，在多层布线绝缘膜的每上下相邻两层的布线绝缘膜形成第二铜扩散预防膜，且使其可以和相应的第一铜扩散预防膜连接。
在上述的第一方面中，优选模式是至少一层导电层连接至形成于半导体衬底内的扩散区。
另一优选模式是多层布线绝缘膜中至少一层包括低介电常数膜。
根据本发明的第二方面提供的半导体器件包括：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于多层布线绝缘膜内的多层互连；
其中，至少一个由导电材料制成的密封环沿半导体芯片外围而形成以包围电路形成部分，该至少一个密封环与半导体衬底连接并被隐埋在多层布线绝缘膜内，且使其遍及所有的布线绝缘膜。
根据本发明的第三方面提供的半导体器件包括：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于多层布线绝缘膜内的多层互连；
其中，每一个都由导电材料制成的多个密封环沿半导体芯片外围而形成以包围电路形成部分，这个密封环与半导体衬底连接并被隐埋在多层布线绝缘膜内，且使其遍及所有的布线绝缘膜；和
其中，在多个密封环的指定位置形成一个或多个狭缝状槽口，且使两个彼此相邻的密封环内各自的狭缝状槽口不对准。
在上述的第二和第三方面中，优选模式是至少一个密封环包括大马士革布线结构以及电路形成部分的多层互连。
另一优选模式是大马士革布线结构包括单大马士革布线结构。
另一优选模式是大马士革布线结构包括双大马士革布线结构。
另一优选模式是大马士革布线结构包括单大马士革布线结构和双大马士革布线结构的组合。
另一优选模式是所述的至少一个密封环连接至形成于半导体衬底内的扩散区。
另一优选模式是至少一个密封环经过触点连接至形成于半导体衬底内的扩散区，形成的触点和扩散区在形状上与至少一个密封环近似匹配。
另一优选模式是至少一个密封环经过触点连接至形成于半导体衬底内的扩散区，形成的触点和扩散区不和至少一个密封环匹配。
同样，另一优选模式是至少一个密封环含有铜或铜系导电材料。
另一优选模式是至少多层布线绝缘膜中至少一层包括低介电常数膜。
根据本发明的第四方面，提供了一种制造半导体器件的方法，这种半导体器件带有包含半导体衬底的半导体芯片，在这个半导体衬底上堆叠有多层布线绝缘膜并且形成了包含形成于每一布线绝缘膜上的多层布线线路的电路形成部分，所述方法包括：
步骤一：在半导体衬底上形成一个扩散区，然后在半导体衬底上形成第一布线绝缘膜，以通过第一布线绝缘膜形成包围电路形成部分且分别与扩散区连接的多个第一布线层；
步骤二：在第一布线层上形成第二布线绝缘膜，然后通过第二层布线绝缘膜形成多个通路布线层，以包围电路形成部分且分别与第一布线层连接；和
步骤三：在通路布线层上形成第三布线绝缘膜，然后通过第三布线绝缘膜形成多个第二布线层，以包围电路形成部分且分别与通路布线层连接。
在前面的描述中，优选模式是根据具体要求交替重复步骤二和步骤三。
根据本发明的第四部分，提供了制造包括以下部分的半导体器件的方法：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜，和形成于多层布线绝缘膜内的多层互连；
步骤一：在半导体衬底上形成一个扩散区，然后在半导体衬底上形成第一布线绝缘膜，以在第一层布线绝缘膜内形成包围电路形成部分且分别与扩散区连接的多个第一布线；
步骤二：在多层第一布线和布线绝缘膜上形成第二布线绝缘膜，然后在第二层布线绝缘膜内形成多层通路布线，以包围电路形成部分且分别与相应的第一布线连接；和
步骤三：在通路布线和第二布线绝缘膜上形成第三布线绝缘膜，然后在第三布线绝缘膜内形成多层第二布线，以包围电路形成部分且分别与相应的通路布线连接。
在前述的第四方面中，优选模式是交替重复步骤二和步骤三，从而连续形成隐埋多层第三布线的第三绝缘膜和隐埋随后的多个布线的随后的绝缘膜。
另一优选模式是包括形成多层第一布线、多层通路布线和多层第二布线，以形成多个密封环，每个密封环都带有一个或多个在其指定位置上的狭缝状槽口。
根据本发明的第五方面，提供了制造包括以下部分的半导体器件的方法：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于多层布线绝缘膜内的多层互连；
步骤一：在半导体衬底上形成扩散区，然后在半导体衬底上形成第一布线绝缘膜，以在第一层布线绝缘膜内形成多层第一布线，以包围电路形成部分且分别与扩散区连接；
步骤二：在多层第一布线和第一布线绝缘膜上形成第二布线绝缘膜，并在第二层布线绝缘膜上形成第三布线绝缘膜，然后同时形成第二层布线绝缘膜内的多层通路布线和第三层布线绝缘膜内的多层第二布线，以包围电路形成部分且分别与相应的第一布线连接。
另一优选模式是重复步骤二，从而连续形成隐埋多层第三布线的第三绝缘膜和隐埋多层随后布线层的随后绝缘膜。
另一优选模式是在多层第一布线和第一绝缘膜上连续形成第二布线绝缘膜和第三布线绝缘膜后，步骤二包括同时形成第三布线绝缘膜内的多个布线槽和第二布线绝缘膜上的多个通路布线槽，多个布线槽的每一个都与相应的通路布线槽通信。
另一优选模式是包括形成多层第一布线、多层通路布线和多层第二布线以形成多个密封环，每个密封环都带有一个或多个在其指定位置上的狭缝状槽口。
根据本发明的第五方面提供的半导体器件包括：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜，和形成于多层布线绝缘膜内的多层互连；
其中，在半导体衬底的表面上形成与电路形成部分电连接的组装焊盘、特性评估焊盘或筛选评估焊盘；和
其中，形成至少一个由导电材料制成的密封环，其包围组装焊盘、特性评估焊盘或筛选评估焊盘，该至少一个密封环与半导体衬底连接且遍及所有的布线绝缘膜。
一个优选模式是形成包围组装焊盘、特性评估焊盘或筛选评估焊盘且没有与半导体衬底连接的底层密封环。
另一优选模式是至少一个密封环包括大马士革布线结构。
另一优选模式是至少一个底层密封环包括大马士革布线结构。
根据本发明的第六方面提供的半导体器件包括：
带有电路形成部分的半导体芯片，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于多层布线绝缘膜内的多层互连；
其中，在半导体衬底的表面上提供与电路形成部分电连接的用来替代不良电路元件的多个熔丝元件，和
其中，形成至少一个包围多个熔丝元件的由导电层制成的密封环，该至少一个密封环与半导体衬底连接且遍及所有的布线绝缘膜。
在上述的第六部分中，优选模式是形成包围多个熔丝元件且没有与半导体衬底连接的至少一个底层密封环。
另一优选模式是至少一个密封环包括大马士革布线结构。
另一优选模式是至少有一个底层密封环包括大马士革布线结构。
根据第五方面的提供组装焊盘、特性评估焊盘或筛选评估焊盘的构造，提供了包围焊盘的密封环或底层密封环，因此即使发生焊盘破裂，由于存在密封环，渗过切割面的水等类似物质将受到阻挡而不能进一步向内渗入。
同样，根据第六方面的提供用来代替不良电路元件的多个熔丝元件的构造，提供了包围多个熔丝元件的密封环或底层密封环，因此即使发生熔丝元件破裂，由于存在密封环，渗过切割面的水等类似物质将受到阻挡而不能进一步向内渗入。
附图说明
结合附图，下文的描述将使本发明的上述和其它目标、优点和特性更加清楚。
图1为平面图，示出了根据本发明的第一实施例的半导体器件的构造；
图2为沿图1的A-A线切开的截面图；
图3为截面图，示出了根据本发明的第一实施例采用单大马士革布线技术所制造的半导体器件的密封环的具体构造；
图4A和4B为示意图，解释说明根据本发明的第一实施例半导体器件的密封环的行为；
图5为示出根据本发明的第一实施例水等类似物质如何透过切割面渗入半导体器件的截面图；
图6为示出根据本发明的第一实施例水等类似物质如何透过切割面渗入半导体器件的另一截面图；
图7为示意图，示出根据本发明的第一实施例在含有水分的大气中对半导体器件进行压力测试的测试结果；
图8为图表，示出根据本发明的第一实施例在半导体器件上进行寿命测试的测试结果；
图9A-9C为流程图，示出根据本发明的第一实施例的步骤，采用单大马士革技术制造半导体器件的密封环的方法；
图9D为接续流程图，示出根据本发明的第一实施例的步骤，采用单大马士革技术制造半导体器件的密封环的方法；
图10为截面图，示出根据本发明的第二实施例采用双大马士革布线技术所制造的半导体器件的密封环的具体构造；
图11A-11B为流程图，示出根据本发明的第二实施例的步骤，采用双大马士革技术制造半导体器件的方法的主要部分；
图12为平面图，示出了根据本发明的第三实施例的半导体器件的构造；
图13为沿图12的B-B线切开的截面图；
图14为平面图，示出根据本发明的第三实施例水等类似物质如何透过切割面渗入半导体器件；
图15A-15B为流程图，示出根据本发明的第三实施例的步骤，在采用单大马士革技术所制造的半导体器件的密封环上形成狭缝的方法；
图15C-15D为接续流程图，示出根据本发明的第三实施例的步骤，在采用单大马士革技术所制造的半导体器件的密封环上形成狭缝的方法；
图16为平面图，示出了根据本发明的第四实施例的半导体器件；
图17为沿图16的C-C线切开的截面图；
图18为截面图，示出了根据本发明的第五实施例的半导体器件的构造；
图19为截面图，示出了根据本发明的第六实施例的半导体器件的构造；
图20为截面图，示出了根据本发明的第七实施例的半导体器件的构造；
图21为截面图，示出了根据本发明的第八实施例的半导体器件的构造；
图22为沿图21的D-D线切开的截面图；
图23为截面图，示出了根据本发明的第九实施例的半导体器件的构造；
图24为截面图，示出了根据本发明的第十实施例的半导体器件的构造；
图25为截面图，示出了根据本发明的第十一实施例的半导体器件的构造；
图26为截面图，示出了现有半导体器件的构造；
图27为示出现有半导体器件存在的问题的示意图；和
图28为示出现有半导体器件存在的问题的另一示意图。
具体实施方式
结合附图，下文将通过各种实施例对实施本发明的最佳模式进行更加详细的描述。
第一实施例
如图1和2所示，本实施例的半导体器件拥有由例如P型硅制成的半导体衬底1所组成的半导体芯片10。在被元件隔离区2(通过浅槽隔离(STI)等类似方法形成于衬底1上)包围的激活区内，形成一对N型扩散区3和4以作为在其中间形成栅部位5的源极和漏极区域。通过保护性绝缘膜6形成触点7A-7C，以连接N型扩散区3和4与栅部位5和相应的布线9A-9C。在这种构造中，与触点7B连接的栅部位5由二氧化硅等类似物质组成的栅绝缘膜和形成于该栅绝缘膜上的栅电极(由多晶硅膜等类似物质组成)组成。N型扩散区3和4以及栅部位5构成N沟道金属氧化物半导体(MOS)晶体管Tr。
在形成于保护性绝缘膜6之上的第一布线绝缘膜8上，通过大马士革布线技术形成由铜制成的第一布线层9A-9C；在形成于第一布线绝缘膜8上的第二布线绝缘膜(其中隐埋有第一通路布线层38；所谓的层间电介质)11内，通过大马士革布线技术形成和第一布线层9B连接且由铜制成的通路布线层12；在形成于第二布线绝缘膜11上的第三布线绝缘膜13内，通过大马士革布线技术形成和通路布线层12连接且由铜制成的第二布线层14。此外，在第三布线绝缘膜13上形成第四布线绝缘膜(其中隐埋有第二通路布线层52；所谓的层间电介质)15，而在第四布线绝缘膜15上，经在第五布线绝缘膜16形成钝化膜17，以保护整个表面。在这种构造中，在半导体芯片10上提供了包括由第一布线层9A-9B和第二布线层14组成的多层互连的电路形成部分18。
另一方面，本实施例提供了沿半导体芯片10外围以包围电路形成部分18的同心环形的第一至第三密封环21-23，密封环21-23彼此之间互相绝缘，由导电层组成，导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接续地和被元件隔离区2包围的其它N型扩散区19电连接。在形成电路形成部分18内的一对N型扩散区3和4的同时，以同一工艺形成N型扩散区19。在最靠近半导体芯片10的切割面20的位置提供第一密封环21，接着远离切割面20依次提供第二密封环22和第三密封环23。
第一至第三密封环21-23均拥有采用诸如单大马士革布线技术等技术形成的构造(如图3所示)。应当注意，图3只示出拥有第一密封环21的构造，第二密封环22和第三密封环23具有相似的构造。
在由二氧化硅膜组成、厚度为500-800nm且覆盖被元件隔离区2包围的N型扩散区19的保护性绝缘膜6内，通过采用一种众所周知的光刻技术形成接触孔24。在接触孔24内形成包含钨层和势垒金属层(未示出)的触点25，势垒金属层具有由5-15nm厚的钛(Ti)膜和10-20nm厚的氮化钛(TiN)膜组成的堆叠层的构造。触点25与在电路形成部分18内形成的触点7A-7C在同一工艺中同时形成，如图2所示。在保护性绝缘膜6上形成第一布线绝缘膜8，以使其具有由10-50nm厚的氮化硅膜26和200-400nm厚的二氧化硅膜27组成的堆叠层的构造，在第一布线绝缘膜8内形成槽(布线槽)28。在槽28内形成包含铜层30和势垒金属层29的第一布线层31，势垒金属层29具有由10-30nm厚的钽(Ta)膜和氮化钽(TaN)膜组成的堆叠层的构造。第一布线层31与在电路形成部分18内形成的第一布线层9A-9C在同一工艺中同时形成，如图2所示。
在第一布线绝缘膜8上形成第二布线绝缘膜(第一内通路层绝缘膜)11，以使其具有由10-50nm厚的氮化硅膜32、150-300nm厚的低介电常数膜33和50-150nm厚的二氧化硅膜34组成的堆叠层的构造，在第二布线绝缘膜11内形成过孔(通路布线槽)35，在过孔35内形成包含铜层37和势垒金属层36的第一通路布线层38，势垒金属层36具有由10-30nm厚的钽(Ta)膜和氮化钽(TaN)膜组成的堆叠层的构造。第一通路布线层38与在电路形成部分18内形成的通路布线层12在同一步骤中形成，如图2所示。
在第二布线绝缘膜11上形成第三布线绝缘膜13，以使其具有由10-50nm厚的氮化硅膜39、150-300nm厚的低介电常数膜40和50-150nm厚的二氧化硅膜41组成的堆叠层的构造，在第三布线绝缘膜13内形成槽42，在槽42内形成包含铜层44和势垒金属层43的第二布线层45，势垒金属层43具有由10-30nm厚的钽(Ta)膜和氮化钽(TaN)膜组成的堆叠层的构造。第二布线层45与在电路形成部分18内形成的第二布线层14在同一工艺中同时形成，如图2所示。
随后，形成具有与第一通路布线层38基本相同的构造的第二通路布线层52和具有与第二布线层45基本相同的构造的第三布线层59。应当注意，附图标记46和53指氮化硅膜，附图标记47和54指低介电常数膜，附图标记48和55指二氧化硅膜，附图标记49指过孔(通路布线槽)，附图标记50和57指势垒金属层，附图标记51和58指铜层，而附图标记56指槽。此外，第一密封环21是通过互连与N型扩散区19电连接的触点25、第一布线层31、第一通路布线层38、第二布线层45、第二通路布线层52和第三布线层59而形成的，这些布线层都是呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸的，接着以类似的方法形成第二和第三密封环22和23。
在一个例子中，第一布线层31、第二布线层45和第三布线层59的宽度选定为0.28-2.0μm，彼此相邻的布线层，即第一布线层31、第二布线层45和第三布线层59彼此之间的间隔选定为1.0-2.0μm。此外，第一通路布线层38和第二通路布线层52的宽度选定为0.1-0.48μm，彼此相邻的布线层，即第一通路布线层38和第二通路布线层52之间的间隔选定为1.0-2.0μm。
至于分别组成每一布线绝缘膜(第二至第五布线绝缘膜)11、13、15和16的主要部分的低介电常数膜33、40、47和54在例中则采用被称为SiLK(Dow化学公司的注册商标)的有机膜。这种低介电常数膜的介电常数比目前所用的二氧化硅膜和氮化硅膜等类似膜的介电常数小几倍。
(第一至第三)密封环21-23的表面被钝化膜17覆盖和保护，钝化膜17具有由10-50nm厚的氮化硅膜60、500-800nm厚的二氧化硅膜61、100-200nm厚的二氧化硅膜62和1000-2000nm厚的氮化硅膜63组成的堆叠层的构造。
在这种构造中，N型扩散区19和触点25被整形成与第一至第三密封环21-23的形状匹配。也就是说，为了匹配第一至第三密封环21-23的如上所述的环状，N型扩散区19和触点25被整形成沿半导体芯片10的外围且包围电路形成部分18的环状。但是，如果确定水等类似物质显然不能渗入位于第一布线绝缘膜8下方的保护性绝缘膜6，N型扩散区19和触点25就无需被整形成与第一至第三密封环21-23的形状匹配，可以拥有任何形状。
如上所述，在拥有三个密封环(第一至第三密封环21-23，可从图5观察到)的半导体器件内，由于存在了例如最靠近切割面20的第一密封环21的势垒金属层36、43、50和57，以箭头64所示方向渗入分别组成第二至第五布线绝缘膜11、13、15和16的主要部分的低介电常数膜33、40、47和54的水等类似物质受到阻挡，不能进一步向内渗入。也就是说，势垒金属层除了作为一种势垒(第一铜扩散预防膜)防止铜被分散到隐埋于布线绝缘膜内的铜布线线路的周围的通常用途之外，势垒金属层还可作为一种用于阻挡从如上所述的周围渗入的水等类似物质的势垒。
此外，如图6所示，通过在氮化硅膜60和覆盖铜层58的势垒金属层57之间实现良好的紧密接触，以箭头65所示方向渗入边界(例如第三布线层59的铜层58和氮化硅膜60之间的边界)的水等类似物质受到阻挡，不能进一步向内渗入。同样地，在图3的第二布线层45中由于在氮化硅膜46和覆盖铜层44的势垒金属层43之间实现优良的紧密接触，或在图3的第一布线层31中由于在氮化硅膜32和覆盖铜层30的势垒金属层29之间实现优良的紧密接触，渗入铜层44和氮化硅膜46之间的边界或铜层30和氮化硅膜32之间的边界的水等类似物质受到阻挡，不能进一步向内渗入。
此外，如图3所示，形成于第二至第五布线绝缘膜11、13、15、16等类似膜的底部的氮化硅膜32、39、46和53等类似膜被用来作为扩散预防膜(第二铜扩散预防膜)，防止铜被分散到分别隐埋于过孔35、槽42、过孔49和槽56内的铜层37、44、51和58的周围，因此这些氮化硅膜32、39、46和53等类似膜具有与势垒金属层36、43、50、57等类似金属层相同的作用。通过利用势垒金属层36、43、50、57等类似金属层和氮化硅膜32、39、46和53等类似膜的势垒功能，渗过切割面20的水等类似物质受到阻挡不能进一步向内渗入，因此基本上甚至只用一个密封环就可以发挥作用。
如图6所示，由于在切割时出现碎裂，最靠近切割面20的第一密封环21可能如箭头66所示的方向剥落。因此，在这种情况下，水等类似物质以箭头66所示的方向渗入，但由于在第一密封环21内存在第二密封环22(如图1和2所示)，水等类似物质不能继续向内渗透过第二密封环22。此外，即使第二密封环22受到如上所述的碎裂的损坏，位于第二密封环22内的第三密封环23作为备用环，可以阻挡住水等类似物质进一步向内渗入。
在蚀刻、CVD等类似工艺中，如果第一至第三密封环21-23被暴露在等离子体中，带正电的离子撞击半导体衬底1，因此会出现这种现象：第一至第三密封环21-23的内部电子被这些离子剥夺，从而使布线层带正电。在这种情况下，如图4A所示，如果密封环(例如密封环21)处于电悬浮状态，在电荷被释放前它会一直在其内部积累电荷，因此衬底1就会受到损坏。在这种情况中，根据本实施例，如图4B所示，第一密封环21经过触点25和N型区19连接，因此它所带的电荷可以通过半导体衬底1得到释放，从而避免损坏半导体衬底1。
根据在本实施例的半导体器件上执行压力测试的结果，可以观察到，如图7所示，随着水等类似物质渗过切割面20，侵蚀沿箭头方向进行，在最靠近切割面20的第一密封环21的表面造成斑点污染。但是，在第二和第三密封环22和23的表面都没有发现这种污染。
可从图8(其横轴表示时间，纵轴表示故障率)观察到，如果如本实施例那样提供了密封环，这种器件的寿命比没有提供密封环的器件大约增加了10倍。
结合图9和10，下文将顺着步骤描述采用单大马士革技术制造本实施例的半导体器件的密封环的方法。在此请注意，对所描述的方法所举的示例只制造如图3所示的第一密封环21。
首先，如图9A所示，在于P型硅衬底1的电路形成部分18内形成元件隔离区2的同时，在P型硅衬底上的密封环的预期形成区内形成元件隔离区2。接下来，在于电路形成部分18内形成一对N型扩散区3和4以提供源极和漏极区域的同时，形成N型扩散区19。应当注意，这对N型扩散区3和4的形成方式为：依次在衬底1上形成二氧化硅膜和多晶硅膜，然后对它们构图为预期的形状，从而形成了由栅绝缘膜和栅电极组成的栅部位5，然后利用栅部位5作为掩模通过自对准进行N型杂质的离子注入。因此，N型扩散区19与这对N型扩散区3和4基本上在同一工艺中同时形成。
接下来，如图9B所示，通过CVD方法在整个表面形成由500-800nm厚的二氧化硅膜组成的保护性绝缘膜6，然后，通过采用光刻技术的等离子体蚀刻方法形成用于形成密封环的接触孔24。接下来，通过CVD和溅射方式在整个表面形成钨层和具有由5-15nm厚的钛膜和10-20nm厚的氮化钛膜组成的堆叠层的构造的势垒金属层(未示出)，然后通过CMP方法除去势垒金属和钨层的多余部分，以形成只留在(隐埋在)接触孔24内的势垒金属和钨的触点25。接下来，通过CVD方法依次堆叠10-50nm厚的氮化硅膜26和200-400nm厚的二氧化硅膜27以形成第一布线绝缘膜8，然后通过等离子体蚀刻在第一布线绝缘膜8内形成槽28。接下来，通过溅射方法依次堆叠10-30nm厚的氮化钽膜和钽膜以形成势垒金属层29，然后通过溅射方法形成50-150nm厚的铜层并使其完全被隐埋在槽28内。接下来，通过CMP方法除去势垒金属和铜层的多余部分，以形成由只留在槽28内的部分势垒金属层29和铜层30组成的第一布线层31。
接下来，如图9C所示，通过CVD方法在整个表面依次堆叠10-50nm厚的氮化硅膜32、150-300nm厚的低介电常数膜33和50-150nm厚的二氧化硅膜34以形成第二布线绝缘膜(第一内通路层绝缘膜)11，然后通过等离子体蚀刻在第二布线绝缘膜11内形成过孔35。接下来，通过溅射方法在整个表面依次堆叠均为10-30nm厚的氮化钽膜和钽膜以形成势垒金属层36，然后通过溅射方法形成50-150nm厚的铜层并使其完全被隐埋在过孔35内。接下来，通过CMP方法除去势垒金属和铜层的多余部分，以形成由只留在过孔35内的部分势垒金属层36和铜层37组成的第一通路布线层38。
接下来，通过CVD方法在整个表面依次堆叠10-50nm厚的氮化硅膜、150-300nm厚的低介电常数膜40和50-150nm厚的二氧化硅膜41以形成第三布线绝缘膜13，然后通过等离子体蚀刻在第三布线绝缘膜13内形成槽42。接下来，通过溅射方法在整个表面依次形成均为10-30nm厚的氮化钽膜和钽膜以形成势垒金属层43，然后通过溅射方法形成50-150nm厚的铜层44并使其完全被隐埋在槽42内。接下来，通过CMP方法除去势垒金属层43和铜层45的多余部分，以形成由只留在槽42内的部分势垒金属层43和铜层44组成的第二布线层45。
接着，如图9D所示，以与第一通路布线层38的形成方式相同的方法来形成第二通路布线层52，以使其和第二布线层45连接，然后以与第二布线层45的形成方式相同的方法来形成第三布线层59，以使其和第二通路布线层52连接。
接下来，通过CVD方法在第五布线绝缘膜16的整个表面依次堆叠10-50nm厚的氮化硅膜60、50-800nm厚的二氧化硅膜61、100-200nm厚的二氧化硅膜62和1000-2000nm厚的氮化硅膜63以形成钝化膜17，从而完成了图3的结构。
根据上面所述的制造方法，通过采用单大马士革布线技术可以在与在电路形成部分18内形成多层互连的同一工艺中同时形成第一至第三密封环21-23，因此无需增加成本就可提供第一至第三密封环21-23。
如上所述，根据本实施例的半导体器件，提供了沿半导体芯片10外围以包围电路形成部分18的彼此之间互相绝缘且由导电层组成的第一至第三密封环21-23，导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和被元件隔离区2包围的N型扩散区19电连接，因此，由于存在第二或第三密封环22或23，可以使已渗过切割面20的水等类似物质不能进一步向内渗入。
此外，根据本实施例的制造方法，通过采用单大马士革布线技术可以在与在电路形成部分18内形成多层互连的同一工艺中同时形成第一至第三密封环21-23，因此无需增加成本就可提供第一至第三密封环21-23。
因此，提供了包围电路形成部分18的第一至第三密封环21-23的构造方式可以有效改善防水能力。
第二实施例
根据本发明的第二实施例的半导体器件与第一实施例的半导体器件在构造上有很大的不同，在本构造中，密封环是通过采用双大马士革布线技术制造的。
如图10所示，在本实施例的半导体器件的构造中，提供了沿半导体芯片10外围以包围电路形成部分18的彼此之间互相绝缘由导电层组成的第一至第三密封环21-23(导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和被元件隔离区2包围的N型扩散区19电连接)，同时并整体地形成组成导电路径的第二布线层45和第一通路布线层38，还有同时并整体地形成第三布线层59和第二通路布线层52。应当注意，虽然图9E只示出提供第一密封环21的构造的例子，但是第二密封环22和第三密封环23也具有相同的构造。
除此之外，本实施例与第一实施例基本上相同。因此，与图3中的组件相对应的图10中的组件由相同的附图标记表示，对它们的描述在此略去。
根据本实施例，通过采用双大马士革布线技术提供第一至第三密封环21-23的方法中，由于彼此垂直相邻的第二布线层45和第一通路布线层38以及彼此垂直相邻的第三布线层59和第二通路布线层52均可被同时并以一个整体形成，因此这进一步简化了第一至第三密封环21-23的形成过程。此外，由于布线层和通路布线层是整体地形成的，它们之间不存在边界，因此提供了可以有效阻挡渗过切割面的水等类似物质进一步向内渗入的优点。
结合图11A和11B，下文将描述采用双大马士革布线技术制造本实施例的半导体器件的方法。在此请注意，该方法是参考只形成如图9E所示的第一密封环21的一个例子而描述的。
在完成第一实施例的图9B的步骤之后，如图11A所示，通过CVD方法依次堆叠10-50nm厚的氮化硅膜32、150-300nm厚的低介电常数膜33和50-150nm厚的二氧化硅膜34以形成第二布线绝缘膜(第一内通路层绝缘膜)11，然后通过CVD方法在整个表面依次堆叠150-300nm厚的低介电常数膜40和50-150nm厚的二氧化硅膜41以形成第三布线绝缘膜13。接下来，在通过等离子体蚀刻于第三布线绝缘膜13内形成槽42的同时，在第二布线绝缘膜11内形成过孔35。接下来，通过溅射方法在整个表面依次堆叠均为10-30nm厚的氮化钽膜和钽膜以形成势垒金属层43，然后通过溅射方法形成50-150nm厚的铜层44并使其完全被隐埋在槽42和第一过孔35内。接下来，通过CMP方法除去势垒金属层43和铜层44的多余部分，以形成由只留在槽42和第一过孔35内的部分势垒金属层43和铜层44组成的第二布线层45，同时形成第一通路布线层38。
接着，如图11B所示，在形成第四布线绝缘膜15和第五布线绝缘膜16之后，同时形成第二过孔49和槽56，也同时形成第二通路布线层52和第三布线层59，接着形成图11A和11B未示出的钝化膜17，从而完成了图10的结构。
如上所述，通过本实施例的构造，也可以达到与第一实施例所描述的相同的效果。
此外，根据本实施例的构造，通过双大马士革布线技术提供了第一至第三密封环21-23，所以在布线层底部和通路布线层顶部之间没有边界，从而改善了阻挡水等类似物质渗入的效果。
第三实施例
根据本发明的第三实施例的半导体器件与第一实施例的半导体器件在构造上有很大的不同，在本构造中，第一至第三密封环21-23内均形成一个狭缝状槽口(以下简称狭缝)。
如图12和13所示，在本实施例的半导体器件的构造中，提供了沿半导体芯片10外围以包围电路形成部分18且彼此之间互相绝缘的由导电层组成的第一至第三密封环21-23(导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和被元件隔离区2包围的N型扩散区19电连接)，分别在第一至第三密封环21-23的长度方向部件形成三个狭缝21A-23A，并且第一至第三密封环21-23的长度方向上相邻的形成狭缝21A-23A的位置可以不互相对准。
在这种构造中，N型扩散区19和触点25被整形成与第一至第三密封环21-23的形状匹配。也就是说，为了匹配如上所述分别带有狭缝21A-23A的第一至第三密封环21-23，N型扩散区19和触点25被整形成可以在沿包围电路形成部分18的半导体芯片10的外围的某个位置上形成狭缝21A-23A的形状。但是，如果确定水等类似物质显然不能渗入形成于第一布线绝缘膜8下方的保护性绝缘膜6，N型扩散区19和触点25无需被整形成与第一至第三密封环21-23的形状匹配，可以拥有任何形状。
根据本实施例，水等类似物质的渗入路径67是通过依次连接第一至第三密封环21-23内的各狭缝21A-23A而得到的，因此距离足够长，可以阻挡住水等类似物质的渗入。通过设置狭缝21A-23A的形成位置使渗入路径67的长度更长，可以使阻挡效果更加明显。此外，水等类似物质的渗入路径67被拉长了，从而有效减少电迁移(EM)的产生。
此外，根据本实施例，第一至第三密封环21-23都不是被构造成环形的形状，因此即使在制造半导体器件的过程中产生磁场，也不会在第一至第三密封环21-23上产生感应电流。因此，不会发生如图28所描述的铜层爆破的现象。
结合图15A-15D(同时参见图13)，下文将顺着步骤描述采用大马士革布线技术制造本实施例的半导体器件的第一至第三密封环21-23的方法。
首先，如图15A所示，在于P型硅衬底1的电路形成部分18内形成元件隔离区2的同时，在将在其上面形成第一至第三密封环21-23的P型硅衬底上的某个区域内形成元件隔离区2。接下来，在于电路形成部分18上形成一对N型扩散区3和4(图13)以提供源极和漏极区域的同时，形成N型扩散区19。
接下来，如图15B所示，在只在预期形成狭缝的区域(未示出)内采用光刻抗蚀剂掩模(未示出)的形成第三密封环23内的狭缝23A的示例中，保护性绝缘膜6和具有由氮化硅膜26和二氧化硅膜27组成的堆叠层的构造的第一布线绝缘膜8在预期形成密封环的区域(未示出)内被依次蚀刻掉。结果，在事先应用抗蚀剂掩模(未示出)的预期形成狭缝的区域(未示出)内，保护性绝缘膜6、氮化硅膜26和二氧化硅膜27都被保留下来，没有被蚀刻掉。
接下来，如图15C所示，在如上所述的在预期形成狭缝的区域(未示出)内采用光刻抗蚀剂掩模(未示出)的情况中，具有由氮化硅膜32、低介电常数膜33和二氧化硅膜34组成的堆叠层的构造的第二布线绝缘膜11和具有由氮化硅膜39、低介电常数膜40和二氧化硅膜34组成的堆叠层的构造的第三布线绝缘膜13在预期形成密封环的区域(未示出)内被依次蚀刻掉。此时，在事先应用抗蚀剂掩模(未示出)的预期形成狭缝的区域(未示出)内，氮化硅膜32、低介电常数膜33、二氧化硅膜34、氮化硅膜39、低介电常数膜40和二氧化硅膜34都被保留下来，没有被蚀刻掉。
接下来，如图15D所示，在如上所述的在预期形成狭缝的区域(未示出)内采用光刻抗蚀剂掩模(未示出)的情况中，具有由氮化硅膜46、低介电常数膜47和二氧化硅膜48组成的堆叠层构造的第四布线绝缘膜15和具有由氮化硅膜53、低介电常数膜54和二氧化硅膜55组合的堆叠层构造第三布线绝缘膜16被依次蚀刻掉。此时，在事先应用抗蚀剂掩模(未示出)的预期形成狭缝的区域(未示出)内，氮化硅膜46、低介电常数膜47、二氧化硅膜48、氮化硅膜53、低介电常数膜54和二氧化硅膜55都被保留下来，没有被蚀刻掉。
在这种方式中，狭缝23A被形成于第三密封环23的预期形成狭缝的区域(未示出)内。对第一和第二密封环21和23执行相似的工艺也可以分别形成狭缝21A和狭缝22A。
如上所述，通过本实施例的构造，也可以基本上达到与第一实施例所描述的相同的效果。
此外，根据本实施例的构造，在每个密封环内形成狭缝，因此即使密封环被放置在磁场内，也可以避免在任一个密封环上产生感应电流。
第四实施例
根据本发明的第四实施例的半导体器件与第一实施例的半导体器件在构造上有很大的不同，在本构造中，所提供的密封环起到防止焊盘破裂的作用。
如图16和17所示，在本实施例的半导体器件的构造中，在半导体衬底1的表面上提供了组装焊盘70，提供了由导电层组成的密封环71，导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和被元件隔离区2包围的N型扩散区19电连接，围绕组装焊盘70。密封环71如图17所示，是通过将与N型扩散区19电连接的接触点25、第一布线层31、第一通路布线层38、第二布线层45、第二通路布线层52和第三布线层59依次电连接而形成的。
组装焊盘70由400-300nm厚的铝或铝系金属层组成，如图17所示，从一个形成于电路形成部分18内的确定电路元件中拉出，并连接至顶层布线层72和外部终端层84，顶层布线层72和外部终端层84均为300-2000nm厚，由铜或铜系金属制成且与第三布线层59同时形成。应当注意，顶层布线层72等类似层被由100-2000nm厚的二氧化硅膜(SiO2)、氮化硅膜(SiN)或氮氧化硅膜(SiON)等类似膜组成的绝缘膜74覆盖，在顶层布线层72上通过形成于绝缘膜74内形成的接触孔75布置了组装焊盘70。
反过来，组装焊盘70被由1-10μm厚的聚酰亚胺膜、氮化硅膜或氮氧化硅膜等类似膜组成的覆盖绝缘膜76覆盖，在这种构造中，直接在顶层布线层72上布置暴露面70A，暴露面70A通过形成于覆盖绝缘膜76的开口77暴露。在组装LSI时，在组装焊盘70的暴露面70A上焊接了一条电线，以电互连每个电路元件和LSI的外部。可选的，在执行倒装焊接以堆叠LSI和其它半导体芯片从而实现互连或侧焊布线衬底上的半导体芯片时，组装焊盘70也可作为连接终端。此外，在一个确定布线绝缘膜上形成来自外部的布线线路(未示出)以连接密封环71。
应当注意，作为形成密封环71的具体方法，可以采用在结合图9或10描述的第一实施例中用于形成第一至第三密封环21-23的单大马士革布线技术或在结合图12A-12B描述的第二实施例中用于形成相同的第一至第三密封环21-23的双大马士革布线技术，在此对它们的描述略去。
在本构造中，覆盖绝缘膜76内的开口底部的内部尺寸L1、组装焊盘70的外部尺寸L2、接触孔尺寸L3和密封环71的内部尺寸L4被设置成满足L1＜L4和L1＜L2的关系，这是必要的限制，从而使覆盖绝缘膜76内的开口77能够位于密封环71之内。另一方面，以组装的观点看，可以任意设置L1和L3之间的关系。
如上所述，在提供了包围组装焊盘70的密封环71的半导体器件中，即使由于电线焊接(在组装LSI时把电线焊接至组装焊盘70的暴露面70A)时应用了负载而发生焊盘破裂，由于存在密封环71，可以阻挡住渗过切割面的水等类似物质，使其不能进一步向内渗入。
应当注意，以与提供了组装焊盘70的方式基本相同的方法，在半导体衬底1的表面上提供了用于评估离散电路元件(如晶体管或电阻器)的特性的特性评估焊盘或基于特性评估用于筛选的筛选评估焊盘。这些焊盘的结构基本上和组装焊盘70相同。在进行产品运送和筛选时，使电测量设备的测试探针和特性评估焊盘或筛选评估焊盘接触，以分别执行特性评估或筛选评估。在这种情况中，由于测试探针的接触而对这些焊盘应用了负载，因此就会像组装焊盘70那样，很可能发生焊盘破裂，从而降低了防水能力。因此，同样在提供了替代组装焊盘70的特性评估焊盘或筛选评估焊盘的构造中，通过布置了包围这些焊盘的类似密封环71的密封环，即使由于在测试探针与任一焊盘接触时应用了负载而发生焊盘破裂时，由于存在密封环71，就可以阻挡住已渗过切割面的水等类似物质，使其不能进一步向内渗入。
如上所述，根据本实施例的半导体器件，提供了包围组装焊盘70、特性评估焊盘和筛选评估焊盘的由导电层组成的密封环71，导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和被元件隔离区2包围的N型扩散区19电连接，因此即使发生焊盘破裂，由于存在密封环71，就可以阻挡住渗过切割面的水等类似物质，使其不能进一步向内渗入。
因此，在提供了组装焊盘70、特性评估焊盘和筛选评估焊盘的构造中，即使发生焊盘破裂，也可以有效提高防水能力。
第五实施例
根据本发明的第五实施例的半导体器件与第四实施例的半导体器件在构造上有很大的不同，在本构造中，组装焊盘70在位置上进行了偏移。
在根据本实施例的半导体器件中，如图18所示，组装焊盘70连接至外部终端层84，外部终端层84由铜或铜系金属制成，厚度为300nm-2000nm，与第三布线层59同时形成。
此外，与第四实施例一样，尺寸的设置必须满足L1＜L4和L1＜L2的关系，这是必要的限制，从而使覆盖绝缘膜76内的开口77能够位于密封环71之内。另一方面，以组装的观点看，可以任意设置L1和L3之间的关系。
除此之外，本实施例与上述的第四实施例基本上相同。因此，与图16和17中的组件相对应的图18中的组件由相同的附图标记表示，对它们的描述在此略去。
根据本实施例的半导体器件，例如，组装焊盘70的暴露面70A的位置偏移下面外部终端层84的正上方，因此即使在例如组装LSI时把线焊接到暴露面70A上时由于电线焊接而施加了负载，也可以控制直接施加到半导体芯片上的负载。因此可以降低发生焊盘破裂的程度，从而提高了组装强度。这也适用于以特性评估焊盘或筛选评估焊盘代替组装焊盘70的构造。
如上所述，通过本实施例的构造，也可以达到与第四实施例所描述的相同的效果。
此外，根据本实施例的构造，可以降低发生焊盘破裂的程度，从而提高了组装强度。
第六实施例
根据本发明的第六实施例的半导体器件与第四实施例的半导体器件在构造上有很大的不同，在本构造中，底层密封环起到防止焊盘破裂的作用。
如图19所示，在本实施例的半导体器件中，提供了包围如图17所示的第四实施例的构造中的组装焊盘70的环形底层密封环78，组装焊盘70与由铜或铜系金属层制成的顶层布线层72连接，顶层布线层72与第三布线层59和外部终端层84同时形成。底层密封环78是通过依次连接作为形成于顶层布线层72下方的底部导电层的第二布线层79、第二通路布线层52和第三布线层59而形成的。
换句话说，在本实施例的半导体器件中，如第四实施例(如图17所示)所描述的与N型扩散区19电连接的密封环71被底层密封环78代替，底层密封环78是通过依次连接作为底部导电层的第二布线层79、第二通路布线层52和第三布线层59而形成的，如图19所示，以使底层密封环78包围组装焊盘70。底层密封环78可以通过采用在结合图9或10描述的第一实施例中用于形成第一至第三密封环21-23的单大马士革布线技术或在结合图11A-11B描述的第二实施例中用于形成相同的第一至第三密封环21-23的双大马士革布线技术形成。例如，在形成图9D的第二布线层45时，形成作为组成底层密封环78的底部导电层的第二布线层79时使其足够大可以覆盖顶层布线层72的底部。
此外，与第四实施例一样，尺寸的设置必须满足L1＜L4和L1＜L2的关系，这是必要的限制，从而使覆盖绝缘膜76内的开口77能够位于密封环71之内。另一方面，以组装的观点看，可以任意设置L1和L3之间的关系。
如上所述，在提供包围组装焊盘70的底层密封环78的半导体器件中，通过在第二布线绝缘膜13内形成作为底部导电层的第二布线层79，可以在第二布线绝缘膜13的下方保留一个区域作为清除区。因此，清除区可以用作布线路由区等，从而提高了半导体芯片的利用率，在高集成密度的LSI中效果更加明显。此外，就像在本实施例中，通过提供了在整个半导体衬底1内都具有相同电压的底层密封环78，即使没有在任一第一至第三密封环21-23中形成狭缝，即使这些密封环被放置在磁场中，也可以避免在任一密封环上产生感应电流，如图12所示的第三实施例一样。这也适用于组装焊盘70被特性评估焊盘或筛选评估焊盘代替的情况。
如上所述，通过本实施例的构造，也可以达到与第四实施例所描述的相同的效果。
此外，根据本实施例的构造，提供了包围焊盘的底层密封环，可以在底部导电层的下方保留一个区域作为清除区，从而提高了半导体芯片的利用率。
第七实施例
根据本发明的第七实施例的半导体器件与第五实施例的半导体器件在构造上有很大的不同，在本构造中，所提供的底层密封环起到防止焊盘破裂的作用。
在本实施例的半导体器件中，如图20所示，提供了如图17所示的第五实施例中描述的包围组装焊盘70的环形底层密封环78，其中组装焊盘70和与第三布线层59同时形成的外部终端层84连接。底层密封环78的形成方式与如图19所示的第六实施例中所描述的方式基本相同。
此外，与第五实施例一样，尺寸的设置必须满足L1＜L4和L1＜L2的关系，这是必要的限制，从而使覆盖绝缘膜76内的开口77能够位于密封环71之内。另一方面，以组装的观点看，可以任意设置L1和L3之间的关系。
除此之外，本实施例与上述的第五实施例基本上相同。因此，与图18中的组件相对应的图20中的组件由相同的附图标记表示，对它们的描述在此略去。
如上所述，通过本实施例的构造，也可以达到与第五实施例所描述的相同的效果。
此外，根据本实施例的构造，提供了包围焊盘的底层密封环78，因此可以在底部导电层的下方保留一个区域作为清除区，从而提高了半导体芯片的利用率。
第八实施例
根据本发明的第八实施例的半导体器件与第四实施例的半导体器件在构造上有很大的不同，在本构造中，所提供的密封环不是起到防止焊盘破裂而是熔丝元件破裂的作用。
根据本实施例的半导体器件，在于衬底1的表面上提供多个熔丝元件80的构造中，如图21和22所示，提供了包围多个熔丝元件80的由导电层组成的密封环81，导电层呈第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，以接连地和与元件隔离区2包围的N型扩散区19电连接。密封环81是通过依次连接与N型扩散区19电连接的触点25、第一布线层31、第一通路布线层38、第二布线层45、第二通路布线层52和第三布线层59而形成的。密封环81可以通过采用在参考图9和10描述的第一实施例中用于形成第一至第三密封环21-23的单大马士革布线技术或在参考图11A-11B描述的第二实施例中用于形成相同的第一至第三密封环21-23的双大马士革布线技术而形成。
多个熔丝元件80是20nm-30nm厚的氮化钛或铜系金属或铝系金属膜，形成于第六布线绝缘膜82之上，以经过形成于第六布线绝缘膜82内的触点83和形成于第五布线绝缘膜16内的外部终端层84连接。外部终端层84在与形成第三布线层59的同一工艺中同时形成。然后，在熔丝元件80的暴露面80A上进行激光修整(将在下面描述)，暴露面80A通过形成于第二覆盖绝缘膜87(由聚酰亚胺膜等类似膜组成)的开口77经过第一覆盖绝缘膜86(由二氧化硅膜或氮化硅膜等类似膜组成)间接暴露。
当在半导体器件上装配半导体存储器时，事先准备好多个熔丝元件80并使其与形成于电路形成部分18内的确定电路元件电连接，以替代不良环节。为了替代不良环节，在替代缺陷环节的熔丝元件80的暴露面80A上进行特定的激光修整，从而切割掉部分导电路径。在对这种熔丝元件80进行激光修整时，布线绝缘膜很容易发生破裂，即所谓的熔丝元件破裂。就像上面所述的在组装焊盘70等发生焊盘破裂的情况一样，如果水等类似物质已渗过切割面，就可能通过熔丝元件的狭缝进一步向内渗入，从而降低了防水能力。因此，必须采取措施防止发生熔丝元件破裂。
为了实现这个目标，尺寸的设置必须满足第二覆盖绝缘膜87的开口底部的内尺寸L5小于密封环81的内尺寸L6的关系，这是必要的限制，从而使第二覆盖绝缘膜87内的开口77能够位于密封环81之内。
如上所述，根据在其内部提供了包围多个熔丝元件80的密封环81的半导体器件，即使由于经过第一覆盖绝缘膜86在多个熔丝元件80的暴露面80A上进行激光修整而发生熔丝元件破裂，由于存在了密封环81，就可以阻挡住渗过切割面的水等类似物质，使其不能进一步向内渗入。
在这种方式中，在本实施例的半导体器件中，提供了包围多个熔丝元件80的由导电层组成的密封环81，导电层在第一至第五布线绝缘膜8、11、13、15和16的厚度方向延伸，使其可以接连地和被元件隔离区2包围的N型扩散区19进行电连接，因此即使发生熔丝元件破裂，由于存在密封环81，就可以阻挡住渗过切割面的水等类似物质，使其不能进一步向内渗入。
因此在提供了熔丝元件80的构造中，即使发生熔丝元件破裂，也可以有效提高防水能力。
第九实施例
根据本发明的第九实施例的半导体器件与第八实施例的半导体器件在构造上有很大的不同，在本构造中，底层密封环起到防止熔丝元件破裂的作用。
在本实施例的半导体器件中，如图23所示，提供了包围第八实施例的构造(如图22所示，其中提供了多个熔丝元件80)中的多个熔丝元件80的环形底层密封环85。底层密封环85的形成方式与图19所示的第六实施例中所描述的形成方式基本相同。
此外，尺寸的设置必须满足L5＜L6的关系，这是必要的限制，从而使第二覆盖绝缘膜87内的开口77能够位于底部密封环85之内。
如上所述，通过本实施例的构造，也可以达到与第八实施例所描述的相同的效果。
此外，根据本实施例的构造，提供了包围多个熔丝元件80的底层密封环85，因此可以在底部导电层的下面保留一个区域作为清除区，从而提高了半导体芯片的利用率。
第十实施例
根据本发明的第十实施例的半导体器件与第八实施例的半导体器件在构造上有很大的不同，在本构造中，熔丝元件80的位置相对于密封环81发生偏移。
如图24所示，在本发明的半导体器件中形成分别作为熔丝元件80的两个电极的触点88，它与组成第八实施例的构造(如图22所示，其中多个熔丝元件80被密封环81包围)中的密封环81的第三布线层59分开。也就是说，触点88形成于经过第七布线绝缘膜89与第三布线层59分开的第六布线绝缘膜82之内。这就消除了为了形成分别作为第五布线绝缘膜16的两个电极的触点88而采用通路布线线路的必要性，因而降低了制造工艺的数量，从而降低了成本。
除此之外，本实施例与上述的第八实施例基本上相同。因此，与图中22的组件相对应的图24中的组件由相同的附图标记表示，对它们的描述在此略去。
如上所述，通过本实施例的构造，也可以达到与第八实施例所描述的相同的效果。
此外，根据本实施例的构造，可以形成和密封环81分开的多个熔丝元件80，从而降低了工艺数量。
第十一实施例
根据本发明的第十一实施例的半导体器件与第九实施例的半导体器件在构造上有很大的不同，在本构造中，熔丝元件的位置相对于密封环发生偏移。
在本发明的半导体器件中，在如第九实施例(如图23所示，其中多个熔丝元件80被底层密封环85包围)中所描述的构造中，形成分别作为熔丝元件80的两个电极的触点88，它与组成密封环85的第三布线层59分开。也就是说，触点88形成于经过第七布线绝缘膜89与第三布线层59分开的第六布线绝缘膜82之内。这就消除了为了形成分别作为第五布线绝缘膜16的两个电极的触点88而采用通路布线线路的必要性，因而降低了制造工艺的数量，从而降低了成本。
除此之外，本实施例与上述的第九实施例大致相同。因此，与图23中的组件相对应的图25中的组件由相同的附图标记表示，对它们的描述在此略去。
如上所述，通过本实施例的构造，也可以达到与第九实施例所描述的相同的效果。
此外，根据本实施例的构造，可以形成和密封环分开的多个熔丝元件，从而降低了工艺数量。
显然，本发明不应受上述实施例的限制，在不背离本发明的范围和实质的情况下可以对它进行改变和修改。例如，虽然在描述第一实施例的示例中提供的密封环为3个，但密封环的数量不受此限制，只需至少为2个。此外，虽然在描述第三实施例的示例中提供了4个带有狭缝的密封环，但密封环的数目只需至少为2个。也就是说，通过提供2个其中形成了狭缝且至少通过在两个密封环各自的互不对准的位置上形成狭缝，形成于内部或外部密封环内的狭缝可以确保分别被相邻的内部或外部密封环覆盖，使渗入路径足够长，以阻挡渗过切割面的水等类似物质进一步向内渗入，从而有效提高防水能力。
此外，虽然在描述第一实施例的示例中在制造时采用单大马士革技术和在描述第二实施例的示例中在制造时采用双大马士革技术，本发明不受此限制，可以在制造时结合采用单大马士革技术和双大马士革技术。在这种情况中，更可取的方式是：在形成第一布线层时采用单大马士革技术，然后在形成第二以及随后布线层时从单大马士革技术和双大马士革技术中选择一个。例如，在形成第二布线层时采用单大马士革技术，然后在形成第三布线层时采用双大马士革技术。可选的，同样在第三实施例中，既可以采用单大马士革技术也可以采用双大马士革技术，或者，如上所述，在制造时结合采用这两种技术。这对于第四至十一实施例也同样适用。此外，在第四至十一实施例中，可以提供2或3个密封环或2或3个底层密封环。
此外，虽然在描述实施例的示例中以铜作为组成密封环或底层密封环的导电层的材料，材料的使用不受此限制，也可以采用铜系金属，其以铜为组成部分，包含小部分其它材料，如锡(Sn)、银(Ag)、镁(Mg)、铅(Pb)、铝(Al)、硅(Si)或钛(Ti)。此外，虽然在描述实施例的示例形成5层布线绝缘膜和分别相应的导电层以提供密封环，本发明也可以采用形成6层或更多的布线绝缘膜的实施方式。此外，虽然在描述实施例的示例中以SiLK作为组成布线绝缘膜主要部分的低介电常数膜的材料，材料的使用不受此限制，也可以采用其它材料，如甲基-硅倍半氧烷(Methyl-silsesquioxane)(MSQ)、氢-硅倍半硅氧烷(Hydrogen-silsesquioxane)(HSQ)或阶梯氧化物(Ladder-oxide)(L-Ox：NEC公司的注册商标)。此外，布线绝缘膜不限于使用二氧化硅膜或氮化硅膜，可以采用其它膜，如硼硅酸盐玻璃(BSG)膜、磷硅酸盐玻璃(PSG)膜或硼磷硅酸盐玻璃(BPSG)膜。此外，虽然在描述实施例的示例中第二铜扩散预防膜使用氮化硅膜，预防膜不受此限制，也可以为其它SiC系的膜，如碳化硅(SiC)膜或碳氮化硅(SiCN)膜。此外，构图生成技术不限于采用光刻技术，可以为诸如电子束(EB)光刻等其它光刻技术。此外，用于连接密封环的扩散区可以是N-型和P-型传导性的任一种。

Claims (14)

1.一种半导体器件，包括：
半导体芯片，带有电路形成部分，包括依次层叠在半导体衬底上的多层布线绝缘膜和形成于所述多层布线绝缘膜内的多层互连；
其中，至少两个布线槽通过所述多层布线绝缘膜、沿所述半导体芯片外围、以包围所述半导体衬底上指定区域的方式朝上或朝下形成，所述至少两个布线槽包括围绕内布线槽的外布线槽；
其中，在每个所述布线槽内，密封环由铜或铜系导电材料制成的导电层形成并通过第一铜扩散预防膜隐埋，每个密封环被连接至在所述半导体衬底上形成的扩散区；
其中，所述多层布线绝缘膜至少有一层包含低介电常数膜，该低介电常数膜的介电常数低于或等于甲基-硅倍半氧烷的介电常数或者氢-硅倍半硅氧烷的介电常数；和
其中，在所述各布线绝缘膜的较低一层与较高一层之间形成至少一层第二铜扩散预防膜，每个第二导电扩散预防膜与所述各第一铜扩散预防膜中的对应一层相连接。
2.根据权利要求1中所述的半导体器件，其中所述指定区域包括电路形成部分。
3.根据权利要求1中所述的半导体器件，其中所述指定区域包括组装焊盘、特性评估焊盘或筛选评估焊盘。
4.根据权利要求1中所述的半导体器件，其中所述指定区域包括多个熔丝元件。
5.根据权利要求1中所述的半导体器件，其中，在所述密封环内的指定位置上，按照使得在任意两个相邻的密封环内的各狭缝状槽口不对准的方式形成一个或多个狭缝状槽口。
6.根据权利要求1中所述的半导体器件，其中所述的至少一个密封环含有大马士革布线结构。
7.根据权利要求6中所述的半导体器件，其中所述大马士革布线结构包含单大马士革布线结构。
8.根据权利要求6中所述的半导体器件，其中所述大马士革布线结构包含双大马士革布线结构。
9.根据权利要求6中所述的半导体器件，其中所述大马士革布线结构包含单大马士革布线结构和双大马士革布线结构的组合。
10.根据权利要求1中所述的半导体器件，其中：
所述密封环的至少一个通过触点连接至形成于所述半导体衬底内的扩散区；
形成的所述触点和所述扩散区在形状上与所述密封环的所述至少一个相匹配。
11.根据权利要求1中所述的半导体器件，其中：
所述密封环的至少一个通过触点连接至形成于所述半导体衬底内的扩散区；
形成的所述触点和所述扩散区在形状上不与所述密封环的所述至少一个相匹配。
12.根据权利要求1中所述的半导体器件，其中所述扩散区是N型扩散区。
13.根据权利要求1中所述的半导体器件，其中所述低介电常数膜由甲基-硅倍半氧烷制成。
14.根据权利要求1中所述的半导体器件，其中所述低介电常数膜由氢-硅倍半硅氧烷制成。
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