CN1219318C - 低介电常数电介质集成电路用破裂挡板和氧势垒 - Google Patents

低介电常数电介质集成电路用破裂挡板和氧势垒 Download PDF

Info

Publication number
CN1219318C
CN1219318C CNB011032553A CN01103255A CN1219318C CN 1219318 C CN1219318 C CN 1219318C CN B011032553 A CNB011032553 A CN B011032553A CN 01103255 A CN01103255 A CN 01103255A CN 1219318 C CN1219318 C CN 1219318C
Authority
CN
China
Prior art keywords
group
breaks
baffle
baffle element
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011032553A
Other languages
English (en)
Other versions
CN1308372A (zh
Inventor
亨利·A·尼三世
文森特·J·迈克噶荷
库尔特·A·托曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1308372A publication Critical patent/CN1308372A/zh
Application granted granted Critical
Publication of CN1219318C publication Critical patent/CN1219318C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

借助于与电路互连元件同时构成破裂挡板的相应元件，当靠近切口的破裂挡板也被用作氧扩散通过电介质的主要势垒时，铜互连、低K介电集成电路降低了互连的腐蚀；例如水平互连元件在破裂挡板中具有相应结构，且互连层之间的通孔在破裂挡板中具有相应结构。

Description

低介电常数电介质集成电路用破裂挡板和氧势垒
技术领域
本发明的领域是集成电路工艺领域，特别是具有低K电介质和铜金属化的电路。
背景技术
比较新的铜互连集成电路领域提供了众所周知的性能优点，特别是当铜与诸如无定形碳、来自Allied Signal的FLARE和Naroglas以及从Dow Chemicals得到的SiLK之类的低K或多孔介电材料组合使用时更是如此。但已经发现，这种材料组合出乎意外地容易受到氧的腐蚀。已经证明，即使氮化物和氧化物是对氧的良好势垒，用于现有技术的阻挡氧的方法也是无效的，因而现在需要一种阻挡腐蚀的改进方法。
发明内容
本发明涉及到用来既阻挡破裂传播又用来降低氧扩散进入集成电路并随后腐蚀电路中金属化的结构和方法。
本发明的一个特点是一种复合破裂挡板结构，其中破裂挡板的相应元件与电路互连元件同时被构成；例如，电路中的水平互连元件在破裂挡板中具有相应结构，且电路中互连层之间的通孔在破裂挡板中具有相应结构。
本发明的另一特点是一种破裂挡板结构，其中各个层的宽度逐渐缩减，致使上层包含在下一层的限度内，允许工艺容差。
本发明的另一特点是破裂挡板由与电路互连元件相同的材料构成，亦即，破裂挡板容易受到腐蚀，而不是抗腐蚀的。
本发明的另一特点是使用覆盖破裂挡板并插入在保护性介电层的窗口中的金属结构。
本发明的又一特点是使用主要破裂挡板内部并位于它与导环之间的备用氧势垒。
本发明涉及一种集成电路的制作方法，此集成电路在电路元件周围具有复合破裂挡板结构，所述复合破裂挡板结构包括一组垂直破裂挡板元件和一组水平破裂挡板元件，所述制作方法包含下列步骤：在半导体衬底中制作一组有源器件；以及连接所述有源器件组，以便借助于下列方法形成电路：(a)在第一介电层中同时制作第一组互连通孔和第一组垂直破裂挡板元件；(b)在直接位于所述第一介电层上的第二介电层中，同时制作第一组水平互连元件和第一组水平破裂挡板元件，所述第一组水平破裂挡板元件直接位于所述第一组垂直破裂挡板元件上方；重复以上上述步骤(a)和(b)，直至完成所述互连通孔组和水平互连元件组构成的互连元件组，从而所述破裂挡板元件组构成所述复合破裂挡板结构，且最后的介电层包围最后的破裂挡板元件层；在所述最后的介电层上淀积覆盖层；在所述复合破裂挡板结构上的所述覆盖层中制作窗口，并在所述窗口中淀积粘附的金属衬里。
本发明涉及集成电路，它具有半导体衬底中的一组有源器件和围绕电路元件的复合破裂挡板结构，所述电路还包括一组互连元件，包括通孔和水平互连元件，连接所述有源器件组以形成所述电路，其中：(a)第一组互连通孔和第一组垂直破裂挡板元件位于第一介电层中；(b)第一组水平互连元件和第一组水平破裂挡板元件位于直接排列在所述第一介电层上的第二介电层中，所述第一组水平破裂挡板元件直接位于所述第一组垂直破裂挡板元件上；重复以上所述结构(a)和(b)，直至完成所述互连通孔组和水平互连元件组构成的互连元件组，从而所述破裂挡板元件组构成所述复合破裂挡板结构，且最后的介电层包围最后的破裂挡板元件层；覆盖层位于所述最后的介电层上，并具有在所述破裂挡板结构上的窗口；以及粘附的金属衬里被排列在所述窗口中，从而所述粘附的金属衬里被结合到所述破裂挡板结构的顶层。
附图说明
图1以局部图示的局部示意形式示出了根据本发明构成的集成电路的一部分。
图2示出了最佳实施例的细节。
图3示出了现有技术的破裂挡板。
具体实施方式
参照图1，示出了部分集成电路上部。在左上角处，标注为切口的箭头，表示将成为晶片切口的区域10。在中心处，复合结构组成破裂挡板，主要设计来阻挡破裂从切口中或切口附近的区域传播进入电路主体之中。破裂挡板2被埋置在未独立示出而是用参考号6一般性表示的一组介电层中。跨越图的顶部，氮化物层20、氧化物层30和氮化物覆盖层31组合起来密封电路的顶部。
金属层40，例如Al、Cu、或与Cu形成良好键合的任何材料，填充层20中的窗口，并延伸在层30的顶部上，以便确保对氧扩散的密封。由于铜与氮化物20底部之间的界面是破裂传播的弱点，故金属40(例如Al)被选择来与破裂挡板元件142的材料(最好是铜)形成良好键合。孔也可以小于破裂挡板的宽度，但这不是必需的。
在现有技术中，如图3所示，窗口被提供在破裂挡板结构2′的各个侧上的层20、30和31中，以便抑制破裂沿电介质10的顶层与氮化物覆盖层31之间的界面传播。破裂挡板上的位于窗口中的金属40′是可选的。这一方法提供了对破裂的良好防止，但现有技术没有意识到氧通过低K介电材料渗透的严重性。
在图的中心附近，通常用参考号2表示并包含层112、122、132和142的复合结构，用作破裂挡板结构和主要的氧扩散势垒。破裂挡板的右边，在现有技术中作为移动离子扩散主要势垒的导环4，现在是次要的氧势垒。在右边，为示例性目的示出了电路的部分金属互连。称为水平互连元件的方框146，是垂直于纸平面延伸的布线。通孔136最好在常规双重镶嵌工艺中沿布线146制作。在通孔136下面，方框126示意地表示水平布线，以通孔136形成布线126和146之间的电连接。所有的铜元件都具有常规的扩散势垒衬里，为简化起见，在图中未示出。在结构2和4之间，有标注为3的虚线框，它示意地表示与破裂挡板结构2相同的可选的次要结构。这一可选结构在结构2万一被损坏时提供了对氧扩散的备用的防止。
在图的底部，框8示意地表示组合形成所涉及到的电路的晶体管、二极管和其它的电路元件。衬底1是常规的半导体衬底，例如硅。
本发明讨论的一个问题是氧对铜互连元件126、136、146等的腐蚀。已经发现，氧容易扩散通过低K材料或多孔材料，诸如钨、TaN等之类的常规衬里材料对铜互连的不充分的覆盖损害了对氧的布线势垒。这些势垒通常被用来改善铜的粘合性并防止铜从互连扩散出去。因此，本技术领域的熟练人员可能已经期望衬里能够防止铜被氧腐蚀。
借助于扩散通过衬里材料和/或借助于通过裂缝、针孔或其它弱点，氧能够达到铜。若发生这种情况，则铜腐蚀和/或迅速冒出进入周围的介电材料中，引起开路或到邻近布线的短路。
在构造电路的过程中，用例如CMOS的任何常规方法，器件被制作在衬底1中，然后制作互连和破裂挡板。
若存在破裂挡板的最下层或下层，则如果希望的话，可以使用诸如多晶硅的下层互连。其好处是消除了对高形状比的窗口的需要，致使最下层的铜能够达及硅衬底。为了避免留下氧扩散的路径，需要低K或多孔电介质中连续的破裂挡板。
一旦开始制造金属互连，最好是电路互连元件、导环元件和破裂挡板元件都同时制作。例如，若第一金属互连层是与晶体管的源、漏和栅形成接触的双重镶嵌结构，则用同一个掩模在导环和破裂挡板位置处开窗口。若第一互连是多晶硅，则最好是破裂挡板的底层，但这并不重要。导环和破裂挡板窗口将延伸在集成电路周边各处，并具有适当的横向宽度。
电路互连被例如建立在一系列双重镶嵌窗口中，其中具有下层通孔和上层布线的一组二层窗口，用常规工艺被制作在介电层中。在通孔(以及垂直破裂挡板元件)中和在水平布线中，淀积衬里层，然后用例如铜的金属填充，最好是电镀。
当完成互连制作工艺时，由水平破裂挡板元件和例如为3组的垂直元件交替组成的破裂挡板结构2，其中水平破裂挡板元件无需具有电路中的布线的宽度，垂直元件最好具有通孔的横向尺寸。多个垂直元件的使用是不重要的，但提供了备用。在示例性实施例中，元件122和142的宽度为例如9微米，而112和132组中的元件的宽度为例如1.5微米。不一定要使用这种交替的垂直结构，且如果希望的话，电路设计者可以使破裂挡板的所有元件具有相同的宽度；正如导环那样。
为了提供改善了的电导率，导环由例如具有相同的横向宽度的元件制成。依赖于设计者偏好何种极性的可移动离子被排斥以及何种极性被吸引到导环，可以将导环连接到地或连接到正电压。导环也可以可选地具有相同的斜坡宽度结构。
现参照图2，示出了部分破裂挡板结构的细节。方框112-1是铜(也可以是多晶硅、氮化物或氧化物)。双重镶嵌结构112-2和112-3各被制作成宽度小于其紧邻下方的结构。其理由是保持了更好的衬里覆盖整体性和避免了氧扩散进入破裂挡板材料的弱点。这样，在最佳实施例中，各个层被制作成明显窄于其前者，这样各个层若不可避免地不对准时将不会暴露这种下面的角落。例如，若对准中的3σ容差为0.1微米，则上层将比下层小0.2微米。
本技术领域的熟练人员可以理解，本发明可以应用于许多介电材料和许多腐蚀性材料，不仅仅是低K材料和氧，而且不是所有的层间介电材料都必需相同。而且，有许多方法来互连形成或分别制作通孔并填充通孔，随之以制作水平互连元件；首先腐蚀通孔，随之以腐蚀水平互连，并同时填充它们；首先腐蚀水平互连，随之以通孔等。而且，双重镶嵌方法的使用是为了降低成本，并不是必需的。
虽然根据单个最佳实施例已经描述了本发明，但本技术领域熟练人员可以理解，能够在下列权利要求的构思与范围内，以各种各样的形式来实施本发明。

Claims (13)

1.一种集成电路的制作方法，此集成电路在电路元件周围具有复合破裂挡板结构，所述复合破裂挡板结构包括一组垂直破裂挡板元件和一组水平破裂挡板元件，所述制作方法包含下列步骤：
在半导体衬底中制作一组有源器件；以及
连接所述有源器件组，以便借助于下列方法形成电路：
(a)在第一介电层中同时制作第一组互连通孔和第一组垂直破裂挡板元件；
(b)在直接位于所述第一介电层上的第二介电层中，同时制作第一组水平互连元件和第一组水平破裂挡板元件，所述第一组水平破裂挡板元件直接位于所述第一组垂直破裂挡板元件上方；
重复以上上述步骤(a)和(b)，直至完成所述互连通孔组和水平互连元件组构成的互连元件组，从而所述破裂挡板元件组构成所述复合破裂挡板结构，且最后的介电层包围最后的破裂挡板元件层；
在所述最后的介电层上淀积覆盖层；
在所述复合破裂挡板结构上的所述覆盖层中制作窗口，并在所述窗口中淀积粘附的金属衬里。
2.根据权利要求1的方法，其中所述步骤(a)和(b)中结合使用双重镶嵌工艺，其中一组通孔窗口被制作在用来容纳相应的互连通孔组的下部介电层中，而一组覆盖所述通孔窗口组的水平互连窗口被制作在制作于所述下部介电层上的上部介电层中，且所述通孔窗口组和水平互连窗口组被导电材料同时填充。
3.根据权利要求2的方法，其中所述导电材料是铜。
4.根据权利要求1的方法，还包括制作位于所述复合破裂挡板结构与所述电路元件之间的第二复合破裂挡板结构。
5.根据权利要求2的方法，还包括制作所述复合破裂挡板结构与所述电路元件之间的第二复合破裂挡板结构。
6.根据权利要求1的方法，其中至少一个所述垂直破裂挡板元件组的横向尺寸比紧邻其下的水平破裂挡板元件组的相应横向尺寸小一个容差量，致使所述至少一个所述破裂挡板元件位于所述相应横向尺寸之内。
7.根据权利要求6的方法，其中各个所述破裂挡板元件的横向尺寸比紧邻其下的破裂挡板元件的相应横向尺寸小一个容差量，致使所述各个破裂挡板元件位于所述相应横向尺寸之内。
8.根据权利要求2的方法，其中至少一个所述破裂挡板元件的横向尺寸比紧邻其下的破裂挡板元件的相应横向尺寸小一个容差量，致使所述至少一个所述破裂挡板元件被排列在所述相应横向尺寸之内。
9.根据权利要求8的方法，其中各个所述破裂挡板元件的横向尺寸比紧邻其下的破裂挡板元件的相应横向尺寸小一个容差量，致使所述各个破裂挡板元件位于所述相应横向尺寸之内。
10.集成电路，它具有半导体衬底中的一组有源器件和围绕电路元件的复合破裂挡板结构，所述电路还包括一组互连元件，包括通孔和水平互连元件，连接所述有源器件组以形成所述电路，其中：
(a)第一组互连通孔和第一组垂直破裂挡板元件位于第一介电层中；
(b)第一组水平互连元件和第一组水平破裂挡板元件位于直接排列在所述第一介电层上的第二介电层中，所述第一组水平破裂挡板元件直接位于所述第一组垂直破裂挡板元件上；
重复以上所述结构(a)和(b)，直至完成所述互连通孔组和水平互连元件组构成的互连元件组，从而所述破裂挡板元件组构成所述复合破裂挡板结构，且最后的介电层包围最后的破裂挡板元件层；
覆盖层位于所述最后的介电层上，并具有在所述复合破裂挡板结构上的窗口；以及
粘附的金属衬里被排列在所述窗口中，从而所述粘附的金属衬里被结合到所述复合破裂挡板结构的顶层。
11.根据权利要求10的电路，其中结合使用双重镶嵌工艺制作所述结构(a)和(b)，其中一组通孔窗口被制作在用来容纳相应的互连通孔组的下部介电层中，而一组覆盖所述通孔窗口组的水平互连窗口被制作在制作于所述下部介电层上的上部介电层中，且所述通孔窗口组和水平互连窗口组被导电材料同时填充。
12.根据权利要求10的电路，其中至少一个所述垂直破裂挡板元件组的横向尺寸比紧邻其下的水平破裂挡板元件组的相应横向尺寸小一个容差量，致使所述至少一个所述破裂挡板元件位于所述相应横向尺寸之内。
13.根据权利要求11的电路，其中至少一个所述垂直破裂挡板元件组的横向尺寸比紧邻其下的水平破裂挡板元件组的相应横向尺寸小一个容差量，致使所述至少一个所述破裂挡板元件位于所述相应横向尺寸之内。
CNB011032553A 2000-02-10 2001-02-08 低介电常数电介质集成电路用破裂挡板和氧势垒 Expired - Fee Related CN1219318C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/501,649 US6261945B1 (en) 2000-02-10 2000-02-10 Crackstop and oxygen barrier for low-K dielectric integrated circuits
US09/501,649 2000-02-10

Publications (2)

Publication Number Publication Date
CN1308372A CN1308372A (zh) 2001-08-15
CN1219318C true CN1219318C (zh) 2005-09-14

Family

ID=23994453

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011032553A Expired - Fee Related CN1219318C (zh) 2000-02-10 2001-02-08 低介电常数电介质集成电路用破裂挡板和氧势垒

Country Status (7)

Country Link
US (1) US6261945B1 (zh)
JP (1) JP3627009B2 (zh)
KR (1) KR100368088B1 (zh)
CN (1) CN1219318C (zh)
MY (1) MY119966A (zh)
SG (1) SG91328A1 (zh)
TW (1) TW506052B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495918B1 (en) * 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips
US6555467B2 (en) * 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect
US7098676B2 (en) * 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
US20050095835A1 (en) * 2003-09-26 2005-05-05 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
EP1521300A1 (en) * 2003-09-30 2005-04-06 STMicroelectronics S.r.l. Circuit structure integrated on a semiconductor substrate and relevant manufacturing method
US20050116344A1 (en) * 2003-10-29 2005-06-02 Tessera, Inc. Microelectronic element having trace formed after bond layer
JP4855973B2 (ja) * 2003-11-10 2012-01-18 パナソニック株式会社 半導体装置およびその製造方法
US7453128B2 (en) 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
US20050112957A1 (en) * 2003-11-26 2005-05-26 International Business Machines Corporation Partial inter-locking metal contact structure for semiconductor devices and method of manufacture
US7109093B2 (en) * 2004-03-22 2006-09-19 International Business Machines Corporation Crackstop with release layer for crack control in semiconductors
CN100388480C (zh) * 2004-05-11 2008-05-14 中芯国际集成电路制造(上海)有限公司 低介电常数薄膜及其制造方法
JP4759229B2 (ja) * 2004-05-12 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
US20060183270A1 (en) * 2005-02-14 2006-08-17 Tessera, Inc. Tools and methods for forming conductive bumps on microelectronic elements
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7795615B2 (en) * 2005-11-08 2010-09-14 Infineon Technologies Ag Capacitor integrated in a structure surrounding a die
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
US7544602B2 (en) * 2007-03-29 2009-06-09 International Business Machines Corporation Method and structure for ultra narrow crack stop for multilevel semiconductor device
JP5448304B2 (ja) 2007-04-19 2014-03-19 パナソニック株式会社 半導体装置
JP4926918B2 (ja) * 2007-11-14 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components
US8187897B2 (en) 2008-08-19 2012-05-29 International Business Machines Corporation Fabricating product chips and die with a feature pattern that contains information relating to the product chip
US7821104B2 (en) * 2008-08-29 2010-10-26 Freescale Semiconductor, Inc. Package device having crack arrest feature and method of forming
US8237246B2 (en) * 2009-02-12 2012-08-07 International Business Machines Corporation Deep trench crackstops under contacts
JP2010034595A (ja) * 2009-11-12 2010-02-12 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5879774B2 (ja) * 2011-06-30 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8604618B2 (en) * 2011-09-22 2013-12-10 International Business Machines Corporation Structure and method for reducing vertical crack propagation
US8729664B2 (en) 2012-04-02 2014-05-20 International Business Machines Corporation Discontinuous guard ring
US8937009B2 (en) 2013-04-25 2015-01-20 International Business Machines Corporation Far back end of the line metallization method and structures
JP6406138B2 (ja) * 2014-07-18 2018-10-17 株式会社デンソー 半導体装置およびその製造方法
US9589895B2 (en) 2015-04-15 2017-03-07 Globalfoundries Inc. Whole wafer edge seal
US10126260B2 (en) 2015-05-07 2018-11-13 International Business Machines Corporation Moisture detection and ingression monitoring systems and methods of manufacture
US10199461B2 (en) * 2015-10-27 2019-02-05 Texas Instruments Incorporated Isolation of circuit elements using front side deep trench etch
US10438902B2 (en) 2017-09-07 2019-10-08 Globalfoundries Inc. Arc-resistant crackstop
US10090258B1 (en) 2017-09-25 2018-10-02 Globalfoundries Inc. Crack-stop structure for an IC product and methods of making such a crack-stop structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
US5789302A (en) * 1997-03-24 1998-08-04 Siemens Aktiengesellschaft Crack stops
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
US6091131A (en) * 1998-04-28 2000-07-18 International Business Machines Corporation Integrated circuit having crack stop for interlevel dielectric layers

Also Published As

Publication number Publication date
MY119966A (en) 2005-08-30
TW506052B (en) 2002-10-11
KR20010082015A (ko) 2001-08-29
JP3627009B2 (ja) 2005-03-09
KR100368088B1 (ko) 2003-01-15
JP2001267325A (ja) 2001-09-28
SG91328A1 (en) 2002-09-17
CN1308372A (zh) 2001-08-15
US6261945B1 (en) 2001-07-17

Similar Documents

Publication Publication Date Title
CN1219318C (zh) 低介电常数电介质集成电路用破裂挡板和氧势垒
CN100355067C (zh) 半导体器件
CN1300851C (zh) 具有在存储单元上方形成的信号布线线路的半导体存储器件
CN100463154C (zh) 接合垫结构及其形成方法
US5739587A (en) Semiconductor device having a multi-latered wiring structure
CN100378988C (zh) 半导体器件及其制造方法
USRE39932E1 (en) Semiconductor interconnect formed over an insulation and having moisture resistant material
CN1956173B (zh) 半导体器件以及其制造方法
KR100825648B1 (ko) 반도체 소자 및 그 제조 방법
US9786601B2 (en) Semiconductor device having wires
US20040048402A1 (en) Semiconductor device and test method for manufacturing same
CN1484310A (zh) 具有形成在多层布线结构中电容器的半导体器件
KR20090038292A (ko) 일체형 크랙 스탑 구조물을 구비한 반도체 장치
US7518243B2 (en) Semiconductor device with multilayer interconnection structure
CN1169035A (zh) 具有在存储器区域上定线的门阵列互连的集成电路
US7777340B2 (en) Semiconductor device
CN101047147A (zh) 集成电路结构及其制造方法
CN1645606A (zh) 有源区键合兼容高电流的结构
KR100764054B1 (ko) 금속배선 및 그 형성 방법
CN1114942C (zh) 在集成电路中形成接触销且同时平面化衬底表面的方法
JP2005197740A (ja) 半導体素子の銅配線の形成方法
CN1098533C (zh) 半导体集成电路中的接触结构及其制造方法
CN1139972C (zh) 半导体器件制造方法
CN108565255B (zh) 一种半导体互连结构
KR100410708B1 (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171124

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171124

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050914

Termination date: 20200208