KR100410708B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 목적은, 본딩 패드 등의 외부 접속단자의 접속영역을 고밀도로 배치할 수 있고, 또한, 신뢰성이 높은 반도체 장치 및 그 제조방법을 제공하는 데 있다.
하층 전극(110)과 상층 전극(100)의 사이에 층간 절연막(130)의 중앙에 스루홀이 형성되고, 그 스루홀에 층간접속용의 도전체(120)가 매립되어 있다. 그리고, 본딩 와이어(140)의 볼부분이, 평면적으로 보아 매립된 도전체(120)를 완전히 덮도록, 상층 전극(100)에 접속되어 있다.
본 구조에 의하면 단차가 생기지 않는다. 따라서, 본딩 영역의 확보가 용이하고, 한층 더 다층화도 용이하다. 또한, 본딩 와이어(140)를 타고 오는 수분의 악영향이, 매립된 금속(120)에는 미치지 못한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of making the same}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이고, 본딩 와이어 등의 외부 접속용의 단자를 접속하기 위한 전극의 구조 및 그 제조방법에 관한 것이다.
도 23A는, 다층배선 구조를 사용한 본딩 패드의 일반적인 구조를 나타내는 도면이다.
반도체 기판(10)의 표면은 산화막(SiO2막)(9100)으로 덮혀있다.
층간 절연막(9200)에는, 등방성 에칭과 이방성 에칭을 병용함으로써 스루홀이 형성되어 있고, 그 스루홀을 통해 제1층째의 전극(9100)의 제2층째의 전극(9300)이 접속되어 있다.
그 외에, 본딩 패드의 구조의 종래 예로서는, 도 27A, 도 27B에 나타내는 것이 있다.
도 27A의 구조는, 일본 특개소 61-78151호 공보에 개시되어 있는 것이다. 제 2 층째의 전극(6)에 생기는 단차를 경감하기 위해서, 그 전극(6)의 외측에는 스루홀(7)을 형성하여, 그 스루홀을 통해 전극(6)을 제1층째의 전극(5)에 접속하고 있다.
또, 도 27A에 있어서, 참조번호(1)는 반도체 기판이고, 참조번호(2)는 표면 산화막(SiO2막)이고, 참조번호(3)는 층간 절연막이고, 참조번호(4)는 최종 보호막이며, 참조번호(140)는 본딩 와이어이다.
또한, 도 27B의 구조는, 일본 특개평 1-130545호 공보에 기재되어 있는 것이다. 본딩 와이어(140)가 접속되는 알루미늄 전극(14) 밑에, 배리어 메탈(13)을 통해 바이패스층 금속층(16)이 마련되어 있다. 반도체 장치 내에 진입한 수분에 의해서, 알루미늄 전극(14)에 부식이 생기어 단선하였다고 해도, 바이패스용 금속 층(16)의 존재에 의해, 반도체 장치의 정상적인 동작이 유지되도록 되어 있다.
본 발명자의 검토에 의해, 이하의 문제점이 분명하여졌다.
(1) 도 23A에 나타나는 기술을 사용하여, 3층의 전극 구조를 형성하면 도 26에 나타낸 바와 같이, 알루미늄 배선의 절단이라든지 부식, 본딩 영역의 감소라고 하는 문제가 생긴다.
즉, 도 26과 같이, 제1층째의 알루미늄전극(9010)과, 제2층째의 알루미늄 전극(9110)과, 제3층째의 알루미늄 전극(9310)을 포개면, 급격한 단차 때문에, 알루미늄의 두께가 감소하고, 절단하기 쉽게 된다(도면 중, 1점 쇄선으로 둘러싸이는 개소(9500)를 참조).
또한, 도 26중, 화살표로 나타낸 바와 같이, 본딩 와이어(140)를 통해, 혹은 반도체 칩의 외주로부터 수분이 진입하여, 알루미늄 전극의 부식이 발생하기 쉽다.
또한, 다층화에 수반하여 본딩 영역이 작게 된다. 즉, 도 26의 하측에 나타낸 바와 같이, 1층째 전극(9010)의 본딩 가능한 영역의 단부는 P1이고, 제2층째 전극(9110)의 본딩 가능한 영역의 단부는 P2이며, 제3층째 전극(9310)의 본딩가능한 영역의 단부는 P3이고, 층을 거듭함에 따라서 본딩 영역이 작게 되어 간다. 따라서, 전극의 다층화를 촉진한 경우, 본딩 영역의 확보를 위해서는 필연적으로 제 1층째의 전극의 면적을 크게 할 필요가 있고, 이것에 의해, 본딩 패드를 고밀도로 배치하기가 곤란하게 된다.
(2) 도 27A에 나타내는 구조에서는, 층간의 단차는 축소되는 것으로, 본딩 와이어(140)가 접속되는 영역의 외측에 전극(5)이 존재하기 때문에, 점유면적이 커지고, 본딩 패드를 고밀도로 배치하기가 곤란하게 된다.
(3) 또한, 도 27B에 나타나는 구조에서는, 또한 전극을 다층화한 경우에는 단차가 커진다. 또한, 가로방향으로 전극을 인출하고 있기 때문에 본딩 패드의 점유면적이 크고, 따라서, 본딩 패드를 고밀도로 배치하기가 곤란하게 된다.
본 발명의 목적은, 본딩 패드등의 외부 접속단자의 접속영역을 고밀도로 배치할 수 있고, 또한, 신뢰성이 높은 반도체 장치 및 그 제조방법을 제공하는 데 있다.
도 1은 본 발명의 반도체 장치의 제1의 실시예의 구조를 나타내는 도면.
도 2는 본 발명의 반도체 장치의 제2의 실시예의 구조를 나타내는 도면.
도 3은 본 발명의 반도체 장치의 제3의 실시예의 구조를 나타내는 디바이스의 단면도.
도 4는 도전체 배치의 일례를 나타내는 도면.
도 5는 도전체 배치의 다른 예를 나타내는 도면.
도 6은 도전체 배치의 다른 예를 나타내는 도면.
도 7은 도전체 배치의 다른 예를 나타내는 도면.
도 8은 도전체 배치의 다른 예를 나타내는 도면.
도 9A내지 도 9C는 각각, 도전체 배치의 다른 예를 나타내는 도면.
도 10A는 본 발명의 반도체의 제4의 실시예의 구조를 나타내는 단면도.
도 10B는 도 10A에 도시되는 구조의 각부의 상대적 위치 관계를 나타내는 평면도.
도 11은 제 4의 실시예에 관한 변형예의 구조를 나타내는, 디바이스의 단면도.
도 12는 제 4의 실시예에 관한 변형예의 구조를 나타내는, 디바이스의 단면도.
도 13은 본 발명이 반도체 장치의 보다 구체적인 구조를 나타내는 디바이스의 단면도.
도 14는 반도체 칩에서의, 본딩 패드나 내부회로의 배치를 설명하기 위한 도면.
도 15는 도 13의 구조를 형성하기 위한, 제1의 제조공정을 설명하기 위한 도면.
도 16은 도 13의 구조를 형성하기 위한, 제2의 제조공정을 설명하기 위한 도면.
도 17은 도 13의 구조를 형성하기 위한, 제3의 제조공정을 설명하기 위한 도면.
도 18은 도 13의 구조를 형성하기 위한, 제4의 제조공정을 설명하기 위한 도면.
도 19는 도 13의 구조를 형성하기 위한, 제5의 제조공정을 설명하기 위한 도면.
도 20은 도 13의 구조를 형성하기 위한, 제6의 제조공정을 설명하기 위한 도면.
도 21A, 도 21B는 각각, 스루홀의 크기와, 매립된 도체층의 상태와의 관계를 나타내는 도면.
도 22A, 도 22B는 각각, 등방성 에칭을 사용하여 스루홀을 형성하는 경우의 문제점을 나타내는 도면.
도 23A 내지 도 23C는, 각각, 전극 구조에 의한 결합성(bondabilites)의 차이를 설명하기 위한 도면.
도 24는 도 23B의 구조의 문제점을 설명하기 위한 도면.
도 25는 도 23C의 구조의 이점을 설명하기 위한 도면.
도 26은 종래예의 문제점을 설명하기 위한 도면.
도 27A, 도 27B는 각각, 종래예의 문제점을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 상층 전극 110 : 하층 전극
120 : 층간 접속용의 도체층 130 : 층간 절연막
140 : 본딩 와이어
(1) 청구항 1 기재의 본 발명은 다층배선 구조를 갖는 반도체 장치로서, 제1의 층에 속하고, 외부 접속용의 단자가 접속되는 제1의 도체층과,
제2의 층에 속하는 제2의 도체층과,
상기 제1의 도체층과 상기 제2의 도체층과의 사이에 개재하는 전기적(6) 절연층과,
상기 전기적 절연층에 선택적으로 설치된 관통구멍에 매립되고, 상기 제1 의 도체층과 제2의 도체층을 전기적으로 접속하는 제3의 도체층을 구비하고,
상기 제3의 도체층은 상기 관통구멍에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각, 상기 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있는 것을 특징으로 한다.
본 청구항의 발명에 의하면, 제1의 도체층 및 제2의 도체층은 동시에 평탄한 형태로 되고, 단차가 생기지 않는다. 그러므로, 각 도체층의 절단의 염려는 없다.
또한, 다층화를 추진하여도 본딩 영역의 면적은 항상 일정하게 유지된다. 따라서, 본딩 패드의 고밀도 배치가 가능하게 된다.
(2) 청구항 2의 본 발명은, 청구항 1에 있어서,
상기 제3의 도체층이 상기 제1의 도체층과 접촉하는 면은, 평면적으로 보아, 상기 외부 접속용의 단자에 의해 덮혀 있는 것을 특징으로 한다.
예를 들면, 본딩 와이어의 볼 부분의 바로 아래에 제3의 도체층이 위치하는 것으로부터, 본딩 와이어를 타고 오는 수분에 의한 전극의 부식의 영향이, 제3의 도체층에는 못 미친다. 따라서, 양호한 다층전극간의 전기적 접속이 항상 유지되고, 신뢰성이 향상한다.
(3) 청구항(3)의 본 발명은, 청구항(1)에 있어서,
상기 제 3의 도체층의 경도는, 상기 제1의 도체층 및 제2의 도체층의 경도 보다 큰 것을 특징으로 한다.
부드러운 제1의 도체층 및 제2의 도체층의 사이에, 딱딱한 제3의 도체층이 개재한다. 이 제 3의 도체층이 지주의 역할을 하여, 예를 들면, 와이어 본딩시의 충격을 흡수하고, 따라서 제1의 도체층 및 제2의 도체층 사이에 있는 전기적 절연 막에 크랙(간극)이 생길 수 없다.
(4) 청구항 4의 본 발명은, 청구항 3에 있어서,
제1 및 제2의 도체층은 알루미늄을 주성분으로 하는 층이고, 제3의 도체층은 텅스텐을 주성분으로 하는 층인 것을 특징으로 한다.
제3의 도체층은 텅스텐을 주성분으로 하는 층을 사용함으로서, 양호한 매립할 수 있다.
(5) 청구항 5의 본 발명은, 청구항 1에 있어서,
반도체 장치는, 또한 내부 회로를 구비하고, 그 내부회로는 다층배선구조를 사용하여 형성되어 있고,
상기 제1의 도체층, 제2의 도체층, 제3의 도체층, 전기적 절연막 및 관통 구멍과 상기 내부회로를 구성하는 상기 다층배선 구조체와는, 공통의 제조 프로세스에 의해 형성된다.
제조공정을 공통화하고 있기 때문에, 제조프로세스의 복잡화를 방지할 수 있다.
(6) 청구항 6의 본 발명은, 청구항 1에 있어서,
외부 접속용의 단자는 본딩 와이어인 것을 특징으로 한다.
외부 접속용의 단.자로서는, 펌프 전극이라든지 필름 캐리어 등 여러가지의 것이 생각되고, 본 발명은 그것들의 접속기술하여 넓게 적용할 수 있다. 특히, 본딩 와이어를 사용한 접속에는, 소정의 본딩 면적의 확보라든지, 큰 압착력 및 당겨 벗기는 힘에 대한 대책이 중요하고, 신뢰성 향상의 관점에서, 본 발명은 유효하다.
(7) 청구항 7의 본 발명은, 다층배선 구조를 갖는 반도체 장치로서,
제1의 층에 속하고, 외부 접속용의 단자가 접속되는 제1의 도체층과,
제2의 층에 속하는 제2의 도체층과,
상기 제1의 도체층과 상기 제2의 도체층의 사이에 개재하는 전기적 절연층과,
상기 전기적 절연층에 선택적으로 설치된 복수의 관통구멍이 각각 매립되고,
상기 제1의 도체층과 제2의 도체층을 전기적으로 접속하는, 복수의 제3의 도체층을 구비하여,
상기 제3의 도체층은 상기 관통구멍에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각, 상기 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
상기 복수의 제3의 도체층 중의 적어도 하나가 상기 제1의 도체층과 접촉하는 면은, 평면적으로 보아, 상기 외부 접속용의 단자에 의해 덮혀 있는 것을 특징으로 한다.
복수의 제3의 도체층을 설치함으로써, 예를 들면, 와이어 본딩 시의 충격을 흡수하는 기능이 강화된다.
(8) 청구항 8의 본 발명은, 청구항 7에 있어서,
복수의 제3의 도체층의 각각은, 평면적으로 보아 매트릭스 형상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
제3의 도체층의 배치의 일례를 나타낸 것이다.
(9) 청구항 9의 본 발명은, 청구항 7에 있어서,
복수의 제3의 도체층의 각각은, 평면적으로 보아 매트릭스 형상으로 배치되어 있고, 그 매트릭스의 짝수 행의 배열과 홀수 행의 배열과는 서로 어긋나 있는 것을 특징으로 한다.
제3의 도체층의 배치의 다른 예를 나타낸 것이다.
(10) 청구항 10의 본 발명은, 청구항 7에 있어서,
복수의 제3의 도체층의 각각은, 평면적으로 보아, 원형을 형성하도록 배치되어 있는 것을 특징으로 한다.
외부 접속단자의 형상에 합치하도록 제3의 도체층을 배치한 것이며, 제3의 도체층의 쓸데없는 배치가 없어진다.
(11) 청구항 11의 본 발명은, 다층배선 구조를 갖는 반도체 장치로서, 제1의 층에 속하고, 외부 접속용의 단자가 접속되는 제1의 도체층과,
제2의 층에 속하는 제2의 도체층과,
상기 제1의 도체층과 상기 제2의 도체층과의 사이에 개재하는 전기적 절연층과,
상기 전기적 절연층에 선택적으로 설치된 홈에 매립되고, 상기 제1의 도체층과 제2의 반도체층을 전기적으로 접속하는 제3의 도체층을 구비하고,
상기 제3의 도체층은 상기 홈에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각, 상기 전기적 절연층의 상면 및 하면의 거의 동일한 위치로 되어 있는 것을 특징으로 한다.
절연층에 선택적으로 설치된 홈에 제3의 도체층을 충전함으로써, 제1 및 제2의 도체층과의 접촉면적의 증대를 도모할 수 있다. 또한, 홈에 매립된 제3의 도체층은, 반도체 칩의 외주에서 진입하는 수분의 진행을 방지하는 벽의 역할도 다하게 되고, 신뢰성이 향상한다.
(12) 청구항 12의 본 발명은, 청구항 11에 있어서,
상기 홈에 매립된 제3의 도체층은, 평면적으로 보아 닫힌 형상을 형성하고있고, 상기 전기적 절연층은 상기 닫힌 형상의 내측과 외측으로 구분되어 있고,
상기 닫힌 형상의 내측에 존재하는 상기 전기적 절연막에 선택적으로 관통 구멍이 형성되고, 그 관통구멍에는 상기 제3의 도체층과 동일한 재료로 이루어지는 제4의 도체층이 매립되어 있다.
상기 외부 접속용의 단자는, 평면적으로 보아 상기 제4의 도체층을 덮도록 상기 제1의 도체층에 접속되어 있는 것을 특징으로 한다.
홈을 평면적으로 보아 닫힌 형상으로 함으로써, 반도체 칩의 외주에서 진입하는 수분의 진행을 방지하는 기능을 강화할 수 있다. 또한, 제4의 도체층은, 제3의 도체층에 의해 에워싸이고 있고, 또한 본딩 와이어의 볼 부분으로 덮혀있기 때문에, 반도체 칩에 진입해 오는 수분의 영향을 전혀 받을 수 없다. 따라서, 신뢰성이 또한 향상한다.
(13) 청구항 13의 본 발명은, 다층배선 구조를 갖는 반도체 장치로서,
제1의 층에 속하고, 외부 접속용의 단자가 접속되는 제1의 도체층과,
제2의 층에 속하는 제2의 도체층과,
평면적으로 보아 상기 제2의 도체층과 겹침을 가지고 설치된 제3의 도체층과,
상기 제1의 도체층과 상기 제2의 반도체 층의 사이에 개재하는 제1의 전기적 절연층과,
상기 제2의 도체층과 상기 제3의 도체층의 사이에 개재하는 제2의 전기적 절연층과,
상기 제1의 전기적 절연층에 선택적으로 설치된 제1의 관통구멍에 매립되고, 상기 제1의 도체층과 제2의 도체층을 전기적으로 접속하는 제4의 도체층과,
상기 제2의 전기적 절연층에 선택적으로 설치된 제2의 관통구멍에 매립되고, 상기 제2의 도체층과 제3의 도체층을 전기적으로 접속하는 제5의 도체층을 구비하고,
상기 제4의 도체층은 상기 제1의 관통구멍에 충전되어 있고, 그 제4의 도체층의 상면 및 하면의 위치는 각각, 상기 제1의 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
상기 제5의 도체층은 상기 제2의 관통구멍에 충전되어 있고, 그 제5의 도체층의 상면 및 하면의 위치는, 상기 제2의 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
상기 제1의 관통구멍에 매립된 상기 제4의 도체층과, 상기 제2의 관통구멍에 매립된 상기 제5의 도체층과는, 평면적으로 보아, 겹침을 가지고 있는 것을 특징으로 한다.
3층 이상의 다층구조를 갖는 경우에, 각층의 전극을 접속하는 제4 및 제5의 도체층은 평면적으로 겹침을 가지고 있다. 이것에 의해, 제1 도체층을 통해 가해지는 응력에 대하여, 역학적으로 강한 구조로 되어 있다.
(14) 청구항 14의 본 발명은, 청구항 13에 있어서,
반도체 장치는 또한 가드링을 가지고,
이 가드링은 상기 외부 접속용의 단자가 접속되는 위치보다도, 또한 반도체칩의 외주에 가까운 위치에 설치되어 있고,
상기 가드링은 상기 외부 접속용의 단자가 접속되는 상기 다층 구조와 같은 구조를 하고 있고, 또한, 소정의 전위에 접속되어 있는 것을 특징으로 한다.
가드링은 칩외주에서 진입해 오는 이온성의 수분이 겉돌고, 그 진행을 방지하는 작용을 한다. 따라서 신뢰성이 향상한다.
(15) 청구항(15)의 본 발명은, 반도체 칩에 집적되어, 다층 배선 구조를 사용하여 형성된 내부 회로와, 외부 접속용의 단자가 접속되는, 다층전극 구조를 갖는 반도체 장치의 제조방법으로서,
하기의 (1) 내지 (4)의 공정을 공통으로 사용하고, 상기 다층배선구조와 상기 다층전극구조를 형성하는 것을 특징으로 한다.
공정(1)
도체층상에 전기적 절연막을 형성하는 공정.
공정(2)
상기 전기적 절연막에 선택적으로 관통구멍을 형성하는 공정.
공정(3)
상기 전기적 절연막 상 및 상기 관통구멍의 내부에 반도체 층을 디포지션 한 후, 전면을 에칭함으로써 상기 관통구멍 내에 상기 디포지션된 도체층을 매립하는 공정.
공정(4)
상기 관통구멍에 매립된 상기 도체층에 접하도록, 도체층을 상기 전기적 절연층상에 형성하는 공정.
미세한 반도체 집적 회로에 있어서의 다층 구조의 형성기술을, 본딩 패드의 형성에도 사용하는 것이다.
(16) 청구항 16의 본 발명은, 청구항 15에 있어서,
상기 (1) 내지 (4)의 공정을 공용하여, 또한, 가드링을 형성하는 것을 특징으로 한다.
미세한 반도체 집적회로에 있어서의 다층 구조의 형성 기술을 또한 가드링의 형성에도 사용하는 것이다.
(실시예 1)
도 1은 본 발명의 반도체 장치의 제1의 실시예의 구성을 나타내는 도면이다.
도 1에 나타나는 구조는, 하층 전극(110)과 상층 전극(100)과의 사이에 층간 절연막(130)의 중앙에 스루홀이 형성되고, 그 스루홀에 층간접속용의 전도체(120)가 매립되어 있다. 그리고, 본딩 와이어(140)의 볼 부분이, 평면적으로 보아 매립된 전도체(120)를 완전히 덮도록, 상층 전극(100)에 접속되어 있다.
본 구조에 의하면 단차가 생기지 않는다. 따라서, 본딩 영역의 확보가 용이하고, 한층 더 다층화도 용이하다.
또한, 본딩 와이어(140)를 타고 오는 수분의 악영향이, 매립된 금속(120)에는 못 미친다.
(실시예 2)
도 2는 본 발명의 반도체 장치의 제2의 실시예의 구성을 나타내는 도면이다.
본 실시예의 특징은, 도 1에 나타나는 층간접속용의 도전체(120)의 주위에 또한 층간접속용의 전도체(121,122)가 배치되어 있는 것이다.
도전체(120 내지 122)는, 상층 전극(100)과 하층 전극(110)을 전기적으로 접속하는 작용 외에, 상층 전극(100)과 하층 전극(110)의 사이에 개재하는 지주의 작용을 한다. 따라서, 본딩 시에, 층간 절연막(130)에 크랙이 생기기 어렵다.
(실시예 3)
도 3은, 본 발명의 반도체 장치의 제3의 실시예의 단면도이다.
반도체 기판(10) 상에 SiO2막(20)이 형성되고, SiO2막(20) 상에, 2층 배선 구조체가 형성되어 있다. 2층 배선 구조체는, 하층 전극(110)과, 상층 전극(100)과, 층간 접속용의 복수의 도전체(40 내지 45)와, 층간 절연막(60)과, 층간 절연 막(70)으로 구성되어 있다. 상층 전극(100)에는, 본딩 와이어(140)가 접속된다.
층간 접속용의 도전체(40 내지 45)를 매립하기 위한 스루홀의 직경은 1μm 정도의 크기로, 도전체를 완전히 충전할 수 있는 크기로 할 필요가 있다.
예를 들면, 도 21A의 경우는, 스루홀(6000)의 직경이 너무 크기 때문에, 도전체(4200)를 디포지션하여 전면을 에치팩한 경우, 스루홀의 일부분 밖에 도전체(4200)가 남지 않는다.
도 21B와 같이, 스루홀의 직경을 어느 정도 작게 한 것으로 하면, 도전체(4200)가, 거의 완전히 스루홀(6000)을 충전하여, 도전체(4200) 상면의 위치가 층간 절연막(20) 상면의 위치와 일치한다. 이것에 의해, 다층구조를 형성하는 전극의 평탄화가 가능하다.
또한, 스루홀은, RIE(Reactive Ion Etching) 등의 이방성 에칭만을 사용하여 형성할 필요가 있다. 가령, 도 22A와 같이 등방성 에칭과 이방성 에칭을 조합하여 스루홀(7300, 7200)을 형성한 경우, 도 22B에 나타낸 바와 같이, 다층구조를 작성한 경우에 단차가 커져, 실용에 견딜 수 없게 된다.
다음에, 도 3에 나타내는 본 발명의 구조가 결합성(bondabilities)에 우수한 것을 실험으로 증명한다.
실험에 사용한 본딩 패드의 구조는, 도 23A 내지 도 23C의 3종류이다.
실험은 상층 전극에 본딩 와이어를 접속하여 소정의 하중을 하고, 그러한 후에 본딩 와이어를 잡아당겨 박리가 생기는가 아닌가를 조사함에 따라 행하여졌다. 그 실험 결과(박리의 발생수)를, 하기의 표 1에 나타낸다.
표 1. 패드 구조의 차이에 의한 패드 벗겨짐의 발생 수
표 1에 있어서, 구조 1은 도 23B에 대응한다. 구조 2는 도 23C의 본 발명의 구조에 대응한다. 구조 3은 도 23A에 대응한다.
표 1에서 명백한 바와 같이, 도 23A의 구조(표 1의 구조 3)에서는, 패드 벗겨짐은 완전히 발생하지 않고 본딩 시의 충격에 대하여 가장 강하다.
한편, 도 23B 구조(표 1의 구조 1)에서는, 모든 웨이퍼에서 벗겨짐이 발생하고 있고, 가장 강도가 약한 불균형도 크다.
이것은, 도 24에 나타낸 바와 같이, 딱딱한 층간 절연막(예를 들면, CVDSiO2막)에 크랙이 생기고, 따라서, 패드 벗겨짐이 발생하기 쉬운 것으로 생각된다.
한편, 도 23C의 본 발명의 구조(표 1의 구조 2)에서는 도 25에 나타낸 바와 같이, 도전체로 이루어지는 지주(9500a, 9500b)가 본딩 시의 충격을 흡수하기 때문에, 층간 절연막(가령, CVDSiO2막)에 크랙이 생기기 어렵다. 그러므로, 본 발명의 구조에 의하면, 본딩의 강화가 실현된다.
즉, 금속 배선보다도 상대적으로 경도가 큰 실리콘 산화막의 변형을 작게 억제할 수 있기 때문에, 실리콘 산화막에 크랙이 들어가기 어렵고, 패드 벗겨짐에 대하여 유효하고, 본딩이 강화된다.
다음에, 층간 접속용의 도전체의 배치(평면 패턴예)에 대하여 설명한다.
도 4에 나타낸 바와 같이, 층간접속용의 도전체(41 내지 46) 등을 매트릭스 상에 정연으로 배치하면, 고밀도인 배치가 가능하다. 본딩 시의 충격을 각 도 전체가 균등하게 흡수하기 때문에, 층간 절연막에 크랙이 들어가기 어렵다.
또한, 도 5에 나타낸 바와 같이, 매트릭스에 있어서의 홀수 행의 도전체(80 내지 86)와, 짝수 행의 도전체(87 내지 92)를 빗겨놓고 배치함으로써, 또한, 층간 접속용의 도전체를 고밀도로 배치하기가 가능하다.
또한, 도 6에 나타낸 바와 같이, 층간 접속용의 도전체를 본딩 와이어의 볼 형상으로 합치시키고 원형으로 배치함으로써 배치의 낭비를 방지할 수 있다. 또한, 본딩 시의 충격은, 본딩 패드 전극의 중심부에 있어서 최대로 있기 때문에, 중심부에 의해 많은 스루홀을 형성하는 것으로, 볼딩의 강화를 도모할 수 있다.
또한, 도 7에 나타낸 바와 같이, 홈을 형성하고, 그 홈에 도전체(94, 95, 96)를 매립하는 구조를 채용하여도 된다. 홈에 매립된 도전체(94, 95, 96)는 반도체 칩의 주위에서 진입하는 수분의 진행을 저지하는 벽으로서의 역할도 다한다. 따라서, 그 홈에 의해 구획된 내측의 영역에 위치하는 도전체(97, 98, 99)에는 가로 방향으로부터 진입하는 수분이 미치지 않고 부식이 생기지 않는다. 또한, 도 7에 나타낸 바와 같이, 평면적으로 보아, 본딩 와이어(140)의 볼 부분에 의하여 도 전체(94 내지 99)는 덮어지므로, 본딩 와이어(140)를 타고 오는 수분으로부터도 각 도전체는 보호된다.
또한, 도 8에 나타낸 바와 같이, 동심원상으로 홈 및 관통 구멍을 형성하고, 그 홈이라든지 관통구멍에 도전체(102, 103, 104)를 매립하는 구조로 할 수도 있다. 홈이 이중으로 되어 있기 때문에, 수분의 진행을 확실하게 저지할 수 있다.
또한, 도전체를, 도 9C와 같은 배치로 하는 것도 가능하다. 도 9C의 배치는, 도 9A, 도 9B에 나타나는 각 항을 조합시키어 사용하는 것이다.
(실시예 4)
도 10A는 본 발명의 반도체 장치의 제4의 실시예의 평면도이고, 도 10B는, 도 10A의 주요부를 평면으로부터 본 경우의, 각부의 상대적인 위치관계를 나타내는도면이다.
도 10A의 구조는, 3층의 전극구조를 갖는다. 최상층의 전극(510)과 중간층의 전극(530)과는, 층간 접속용의 도전체(561 내지 563)에 의해 접속되어 있다.
또한, 중간층의 전극(530)과 최하층의 전극(550)과는 층간 접속용의 도전체(571 내지 573)에 의해 접속되어 있다.
도 10A에서는, 최상층의 전극(510), 중간층의 전극(530), 최하층의 전극(550)의 어느 전극도 소정의 방향으로 인출하여 연재하고 있고, 이것에 의해 내부 회로와의 접속용의 배선으로서의 기능을 가지고 있다. 단지, 이것에 한정되지 않고, 어느 것인가 하나의 전극을 인출하여 배선으로써 사용하는 것도 가능하다. 또, 최상층의 전극을 인출하여 배선으로서도 사용하는 경우에도, 양호한 본딩을 확보하기 위해서 층간접속용의 도전체(561 내지 563)는 필요하다.
층간접속용의 도전체의 수는, 도 11에 나타낸 바와 같이, 적당히 늘릴 수 있다.
도 11의 구조의 특징은, 층간 절연막(520)으로 설치된 층간접속용의 도전체(606) 등과 층간 절연막(540)에 설치된 층간 접속용의 도전체(616)등이, 완전히 겹쳐서 배치되어 있는 것이다. 역학적으로는, 가장 강한 구조이다. 단지, 경우에 따라서는, 도 12와 같이, 층간 접속용의 도전체(586, 596) 등을 약간 어긋나게 배치하고, 그 일부가 겹침을 갖는 구조로 하는 것도 가능하다.
본딩 패드는, 도 14에 나타낸 바와 같이, 일반적으로는 반도체 칩의 주위에 배치된다. 본 발명에 의하면, 본딩 패드의 고밀도 배치가 가능하게 된다.
(실시예 5)
다음에, 본 발명의 반도체 장치의 제조방법에 대하여, 도 13 내지 도 20을 이용하여 설명한다.
도 13에는, 도 14에 나타내는 가드링(3000), 본딩 패드(3100), 내부회로(3200)의 구조예가 나타난다.
도 13의 구조의 제조공정을 순서를 두고 설명한다.
도 15에 나타낸 바와 같이, 반도체 기판(10) 상에, 폴리실리콘 등으로 이루어지는 게이트전극(1580, 1570)과, 불순물의 확산층(1560, 1550, 1540, 1520, 1500)을 형성하고 MOS 트랜지스터를 사용한 전자회로를 작성한다. 이어서, 절연막(20)에 컨택트 홀을 설치하여, 티타늄(Ti) 막(4000) 및 티타늄나이트라이드(TiN) 막(4100)을 전면에 순차로 디포지션한다.
티타늄(Ti) 막은 콘택트 저항을 낮게 하는 작용을 한다. 티타늄나트라이드(TiN)막은, 다음의, 공정에 있어서 텅스텐(W)의 콘택트 홀에 매립을 쉽게 하는 작용을 한다. 또, 도 15에 있어서, 참조번호(1561, 1530, 1510)는 티타늄실리사이드(TiSi) 층이다.
다음에, 도 16에 나타낸 바와 같이, 텅스텐(W) 층(5000)을 형성한다.
이어서, 도 17에 나타낸 바와 같이, 텅스텐 층(5000)을 RIE(Reactive Ion Etching)를 사용하여 에칭한다. 이것에 의해, 콘택트 홀 내에 매립된 텅스텐 층(4200a, 4200b, 4200c)이 형성된다.
RIE에 의한 텅스텐 층의 에칭에 사용되는 염소가스는, 알루미늄 배선의 부식의 한가지 원인이 되지만, 본 발명의 제조방법에서는, 본딩 패드 부분의 구조를 내부 회로의 다층배선구조와 동시에 형성하기 때문에, 염소 가스가 본딩 패드 부의 전극의 부식의 원인이 되는 우려는 없다.
다음에, 알루미늄(A1), 티타늄나이트라이드(TiN)를 적층 형성하고,
통상의 포토리소그래피 기술을 사용하여 가공함으로써, 도 18에 나타나는 것과 같은 전극(1210 및 1212, 110 및 112, 1110 및 1112)을 형성한다. 티타늄나이트라이드(TiN) 막은, 노광 시의 빛의 반사를 방지하는 역할을 다한다. 즉, 반사 방지용으로서 기능한다.
다음에, 도 19에 나타낸 바와 같이, 층간 절연막(60)을 형성하여, 그 층간 절연막(60)에 선택적으로 스루홀을 형성한다. 그리고, 도 15 내지 도 18과 같이 제조 프로세스를 거쳐서, 제2층째의 전극을 형성한다. 도 19에 있어서, 참조번호(4000d, 4000e, 4000f)는 티타늄(T1) 막이고, 참조번호(4100d, 4100e, 4100f)는 티타늄나이트라이드(TiN) 막이고, 참조번호(4200d, 4200e, 4200h)는 텅스텐(W) 층이고, 참조번호(1200, 100, 1100)는, 알루미늄(A1) 전극이고, 참조번호(1202, 102, 1102)는, 티타늄나이트라이드(TiN) 막으로 이루어지는 반사 방지층이다.
다음에, 도 20에 나타내는 것같이, 최종 보호막(70)을 형성하고, 그 일부를 선택적으로 개구하여, 본딩 패드를 형성한다.
그리고, 도 13에 나타낸 바와 같이, 본딩 와이어(140)를 접속한다. 확산층(1500)에는 소정 전위가 인가되어, 이것에 의해, 가드링(알루미늄전극(1110, 1100)등으로 형성된다)이 소정 전위로 유지된다. 가드링은 이온성의 물을 튀겨서 반도체 칩의 외주에서 진입하는 수분(도 13중에서 화살표로 나타낸다)의 진입을 저지한다.
또한, 본딩 와이어(140)를 타고 오는 수분(도 13 중에서 화살표로 나타낸다)의 악영향도, 본딩 와이어(140)의 바로 아래의 스루홀(2000D)에 매립된 도전체에는 못 미치기 때문에, 확실하게 본딩 패드와 다른 배선층과의 전기적 접속을 취할 수 있다.
또한, 다층화를 추진하더라도 다층 구조에 단차가 생기지 않는다. 즉, 금속전극이 어느 층이 된 경우라도, 본딩 패드의 평탄성을 유지할 수 있다. 따라서, 배선의 절단이 발생하지 않는다. 또한, 본딩 영역을 확실하게 확보할 수 있고, 그러므로, 본딩 패드의 고밀도 배치가 가능하다.
또, 도 13에 있어서, 참조번호(2000A, 2000D, 2000G)는 스루홀을 나타내고, 참조번호(2000B, 2000F, 2000H)는 콘택트 홀을 나타낸다.
본 발명은, 모놀리식(monolithic) IC 뿐만 아니라, 액정 장치에서의 박막을 사용한 기판 등에도 넓게 이용할 수 있다. 또한, 외부 접속의 형태로서는, 본딩 와이어를 사용하는 데 한정되지 않고, 테이프캐리어를 사용하는 것 등도 채용할 수 있다.

Claims (16)

  1. 다층배선 구조를 갖는 반도체 장치로서,
    제1의 층에 속하여, 외부 접속용의 단자가 접속되는 제1의 도체층과,
    제2의 층에 속하는 제2의 도체층과,
    상기 제1의 도체층과 상기 제2의 도체층의 사이에 개재하는 전기적 절연층과,
    상기 전기적 절연층에 선택적으로 설치된 관통구멍에 매립되고, 상기 제1의 도체층과 제2의 도체층을 전기적으로 접속하는 제3의 도체층을 구비하고,
    상기 제3의 도체층은 상기 관통구멍에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각 상기 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제3의 도체층이 상기 제1의 도체층과 접촉하는 면은 평면적으로 보아 상기 외부 접속용의 단자에 의해 덮어지고 있는 것을 특징으로 하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제3의 연체층의 경도는, 상기 제1의 도체층 및 제2의 도체층의 경도 보다 큰 것을 특징으로 하는, 반도체 장치.
  4. 제 3 항에 있어서,
    제1 및 제2의 도체층은 알루미늄을 주성분으로 하는 층이고, 제3의 도체층은 텅스텐을 주성분으로 하는 층인 것을 특징으로 하는, 반도체 장치.
  5. 제 1 항에 있어서,
    반도체 장치는, 또한 내부 회로를 구비하여, 그 내부 회로는 다층배선구조를 사용하여 형성되어 있고,
    상기 제1의 도체층, 제2의 도체층, 제3의 도체층, 전기적 절연막 및 관통 구멍과 상기 내부 회로를 구성하는 상기 다층배선 구조체는, 공통의 제조 프로세스에 의해 형성되는 것을 특징으로 하는, 반도체 장치.
  6. 제 1 항에 있어서,
    외부 접속용의 단자는 본딩 와이어인 것을 특징으로 하는, 반도체 장치.
  7. 다층배선구조를 갖는 반도체 장치로서,
    제1의 층에 속하여, 외부 접속용의 단자가 접속되는 제1 도체층과,
    제2의 층에 속하는 제2의 도체층과,
    상기 제1의 도체층과 상기 제2의 도체층과의 사이에 개재하는 전기적 절연층과,
    상기 전기적 절연층에 선택적으로 설치된 복수의 관통구멍의 각각으로 매립되고, 상기 제1의 도체층과 제2의 도체층을 전기적으로 접속하는 복수의 제3의 도체층을 구비하고,
    상기 제3의 도체층은 상기 관통구멍에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각, 상기 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
    상기 복수의 제3의 도체층 중의 적어도 하나가 상기 제1의 도체층과 접촉하는 면은, 평면적으로 보아 상기 외부 접속용의 단자에 의해 덮어지고 있는 것을 특징으로 하는, 반도체 장치.
  8. 제 7 항에 있어서,
    복수의 제3의 도체층의 각각은, 평면적으로 보아 매트릭스 상으로 배치되어 있는 것을 특징으로 하는, 반도체 장치.
  9. 제 7 항에 있어서,
    복수의 제3의 도체층의 각각은 평면적으로 보아 매트릭스 상으로 배치되어 있고, 그 매트릭스의 짝수 행의 배열과 홀수 행의 배열과는 서로 어긋나고 있는 것을 특징으로 하는, 반도체 장치.
  10. 제 7 항에 있어서,
    복수의 제3의 도체층의 각각은 평면적으로 보아 원형을 형성하도록 배치되어 있는 것을 특징으로 하는, 반도체 장치.
  11. 다층배선 구조를 갖는 반도체 장치로서,
    제1의 층에 속하고, 외부 접속용의 단자가 접속되는 제1의 도체층과,
    제2의 층에 속하는 제2의 도체층과,
    상기 제1의 도체층과 상기 제2의 도체층의 사이에 개재하는 전기적 절연층과,
    상기 전기적 절연층에 선택적으로 설치된 홈에 매립되고, 상기 제1의 도체층과 제2의 도체층을 전기적으로 접속하는 제3의 도체층을 구비하고, 상기 제3의 도체층은 상기 홈에 충전되어 있고, 그 제3의 도체층의 상면 및 하면의 위치는 각각, 상기 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있는 것을 특징으로 하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 홈에 매립된 제3의 도체층은, 평면적으로 보아 닫힌 형상을 형성하고 있고, 상기 전기적 절연층은, 상기 닫힌 형상의 내측과 외측으로 구분되어 있고,
    상기 닫힌 형상의 내측에 존재하는 상기 전기적 절연막에 선택적으로 관통 구멍이 형성되고, 그 관통구멍에는 상기 제3의 도체층과 동일한 재료로 이루어지는 제4의 도체층이 매립되어 있고,
    상기 외부 접속용의 단자는, 평면적으로 보아 상기 제4의 도체층을 덮도록 상기 제1의 도체층에 접속되어 있는 것을 특징으로 하는, 반도체 장치.
  13. 다층배선 구조를 갖는 반도체 장치로서,
    제1의 층에 속하고 외부 접속용의 단자가 접속되는 제1의 도체층과,
    제2의 층에 속하는 제2의 도체층과,
    평면적으로 보아 상기 제2의 도체층과 겹침을 가지고 설치된 제3의 도체층과,
    상기 제1의 도체층과 상기 제2의 도체층의 사이에 개재하는 제1의 전기적 절연층과,
    상기 제2의 도체층과 상기 제3의 도체층의 사이에 개재하는 제2의 전기적 절연층과,
    상기 제1의 전기적 절연층에 선택적으로 설치된 제1의 관통구멍에 매립되고, 상기 제1의 도체층과 제 2의 도체층을 전기적으로 접속하는 제4의 도체층과,
    상기 제2의 전기적 절연층에 선택적으로 설치된 제2의 관통구멍에 매립되고, 상기 제2의 도체층과 제3의 도체층을 전기적으로 접속하는 제5의 도체층을 구비하고,
    상기 제4의 도체층은 상기 제1의 관통구멍에 충전되어 있고, 그 제4의 도체층의 상면 및 하면의 위치는 각각, 상기 제1의 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
    상기 제5의 도체층은 상기 제2의 관통구멍에 충전되어 있고, 그 제5의 도체층의 상면 및 하면의 위치는 각각, 상기 제2의 전기적 절연층의 상면 및 하면과 거의 동일한 위치로 되어 있고,
    상기 제1의 관통구멍에 매립된 상기 제4의 도체층과, 상기 제2의 관통구멍에 매립된 상기 제5의 도체층이란, 평면적으로 보아 겹침을 가지고 있는 것을 특징으로 하는, 반도체 장치.
  14. 제 13 항에 있어서,
    반도체 장치는, 또한 가드링을 가지며,
    이 가드링은 상기 외부 접속용의 단자가 접속되는 위치보다도, 또한 반도체 칩의 외주에 가까운 위치에 설치되어 있고,
    상기 가드링은 상기 외부 접속용의 단자가 접속되는 상기 다층구조와 같은 구조를 하고 있고, 또한, 소정의 전위에 접속되어 있는 것을 특징으로 하는, 반도체 장치.
  15. 반도체 칩에 집적되어, 다층배선 구조를 사용하여 형성된 내부 회로와, 외부 접속용의 단자가 접속되는 다층전극 구조를 갖는 반도체 장치의 제조방법으로서,
    공정(1)
    도체층상에 전기적 절연막을 형성하는 공정
    공정(2)
    상기 전기적 절연막에 선택적으로 관통구멍을 형성하는 공정
    공정(3)
    상기 전기적 절연막상 및 상기 관통구멍의 내부에 도체층을 디포지션한 후, 전면을 에칭함으로써 상기 관통구멍 내에 상기 디포지션된 도체층을 매설하는 공정
    공정(4)
    상기 관통구멍에 매립된 상기 도체층에 접하도록, 도체층을 상기 전기적 절연층 상에 형성하는 공정, 상기 공정(1)~(4)을 공통으로 사용하여, 상기 다층 배선 구조와 상기 다층전극 구조를 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기(1) 내지 (4)의 공정을 공용하여, 또한 가드링을 형성하는 것을 특징으로 하는, 반도체 장치의 제조방법.
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