CN112347726A - 分析集成电路中电迁移的方法 - Google Patents
分析集成电路中电迁移的方法 Download PDFInfo
- Publication number
- CN112347726A CN112347726A CN202010406648.4A CN202010406648A CN112347726A CN 112347726 A CN112347726 A CN 112347726A CN 202010406648 A CN202010406648 A CN 202010406648A CN 112347726 A CN112347726 A CN 112347726A
- Authority
- CN
- China
- Prior art keywords
- electromigration
- layout
- metal
- integrated circuit
- vias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 claims abstract description 184
- 239000002184 metal Substances 0.000 claims abstract description 184
- 238000004088 simulation Methods 0.000 claims abstract description 25
- 238000013461 design Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 12
- 230000015654 memory Effects 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000005291 magnetic effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/02—Reliability analysis or reliability optimisation; Failure analysis, e.g. worst case scenario performance, failure mode and effects analysis [FMEA]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/10—Noise analysis or noise optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开提供用于分析集成电路中电迁移的方法。此方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择一金属段；以及根据布局中位于金属段上方的导通孔的数量来判断是否对金属段放松电迁移规则。导通孔是接触于金属段。
Description
技术领域
本发明涉及分析集成电路的方法，且特别涉及分析集成电路中电迁移的方法。
背景技术
电迁移(Electromigration，EM)是一个术语，用以描述由于在导电电子和扩散金属原子之间的动量转移，由离子在导体中的逐渐运动而引起的材料传输。在使用高直流密度的应用中，例如在微电子学和相关结构中，此效果非常重要。随着例如集成电路(IC)之类的电子产品中结构尺寸的减小，电迁移效果的实际重要性会增加。如果当在设计集成电路的布局时未考虑电迁移的影响，则电路的寿命可能会大大缩短。
已经开发了许多不同的工具来辅助集成电路的设计。这些工具中的一个能够检查电路布局并模拟在整个电路中所汲取的电流量，以便确定该电路是否符合适用于所给定制造过程的一系列的电迁移规则。当集成电路的布局又大又复杂时，每当对布局元素进行更改时，执行电迁移模拟会很耗时。
发明内容
本发明实施例提供一种用于分析集成电路中电迁移的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择一金属段；以及根据布局中位于金属段上方的导通孔的数量来判断是否对金属段放松电迁移规则。导通孔是接触于金属段。
本发明实施例提供一种用于分析集成电路中电迁移的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择位于金属段上方的第一导通孔；以及根据布局中位于金属段上方的第二导通孔的数量来判断是否对第一导通孔放松电迁移规则。第一导通孔与第二导通孔是接触于金属段。
本发明实施例提供一种非暂时性的电脑可读取存储媒体，该电脑可读取存储媒体存储指令，当该指令通过一电脑执行时，致使该电脑执行用于分析集成电路中电迁移的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择一金属段；以及根据布局中位于金属段上方的导通孔的数量来判断是否对金属段放松电迁移规则。导通孔是接触于金属段。
附图说明
图1是显示根据本公开一些实施例所述的分析集成电路中电迁移的方法。
图2是显示根据本公开一些实施例所述的电迁移规则放松程序的流程图。
图3是显示根据本公开一些实施例所述的用于电迁移规则放松的通过图2的电迁移规则放松程序所检查的金属段。
图4是显示根据本公开一些实施例所示的集成电路的电路的上视图。
图5A是显示根据本公开一些实施例所述的图4中沿着线A-AA的电路的剖面图。
图5B是显示根据本公开一些实施例所述的图4中沿着线B-BB的电路的剖面图。
图6是显示根据本公开一些实施例所述的电迁移规则放松程序的流程图。
图7是显示根据本公开一些实施例所述的用于电迁移规则放松的通过图6的电迁移规则放松程序所检查的第一导通孔。
图8是依据本公开一些实施例所述的电脑系统。
附图标记说明：
S102-S118,S210-S260,S610-S660：操作
310a,310b：金属段
320a,320b,415_1-415_5,425_1-425_5,435_1-435_5：导通孔
330：第一导通孔
340a,340b：第二导通孔
400：电路
405：基底
410_1-410_2,420_1-420_2,430_1-430_5,440_1-440_5：金属线
470_1-470_9：标准单元
800：电脑系统
810：电脑
820：显示装置
830：使用者输入接口
840：处理器
850：存储器
860：存储装置
M1：第一金属层
M2：第二金属层
M3：第三金属层
M4：第四金属层
V1：第一导通孔层
V2：第二导通孔层
V3：第三导通孔层
VDD：电源
VSS：接地端
具体实施方式
为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合说明书附图，作详细说明如下：以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若图示中的元件翻转时，原来某一元件位于另一元件下方的叙述将转变为某一元件位于另一元件上方。如此一来，“下方”可定义为“上方”与“下方”。另一方面，元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
在集成电路(integrated circuit，IC)设计中，许多功能会整合在一芯片中，且经常使用特定应用集成电路(application specific integrated circuit，ASIC)或是系统单芯片(system on a chip，SOC)为主的设计。在该方法中，提供了许多已知的功能，以及在通过选择和连接这些标准的功能来设定元件的功能性设计之后，使用电子设计自动化(electronic design automation，EDA)工具来验证所产生的电路的正确操作。数据库元件会映射至预先决定的布局单元上，其包括例如晶体管的预估元件。所选择的单元要考虑到特定半导体工艺特征和参数，并产生用来表示这些设计的工艺参数化实体。通过执行使用标准单元(standard cell)来形成完整设计的布局所需的局部连接和整体连接的放置(placement)和绕线(routing)以继续设计流程。
在布局完成后，执行各种分析过程并验证布局，以检查布局是否违反了各种约束(constraint)或规则的任何一个。执行设计规则检查(design rule check，DRC)、电路布局验证(layout versus schematic，LVS)以及电子规则检查(electric rule check，ERC)。DRC是根据设计规则用物理测量空间检查布局是否成功地完成的程序，以及LVS是检查布局是否符合对应的电路图的程序。此外，ERC是检查元件与电线/网之间电性连接是否良好的程序。在设计规则检查、设计规则验证、时序分析、关键路径分析、静态和动态功耗分析以及设计的最终修改之后，执行下线(tape out)程序以产生掩模产生数据。然后，使用掩模产生数据来创造用于在芯片制造设备的微影工艺中制造半导体元件的掩模。在下线程序中，集成电路的数据文件会被转换成图形数据系统(Graphic Data System，GDS)文件(例如GDS文件或GDSII文件)。然后，使用GDS文件来制作用于制造集成电路的各种掩模层。具体而言，GDS文件会成为工业标准格式，用于在不同供应商的设计工具之间传输集成电路布局数据。
随着金属互连层的大小归因于按比例调整而减小，电迁移(electromigration，EM)已日益变成集成电路的一种可靠性考量。此是因为金属互连层的较小尺寸增加了由金属互连层输送的信号的电流密度。由于电迁移与电流密度成比例，所以增大电流密度亦会增加电迁移。
图1是显示根据本公开一些实施例所述的分析集成电路中电迁移的方法。图1的方法可包括这里未显示的其他操作，以及可以与所显示的不同顺序来执行方法的各种所显示的操作。图1的方法可由能够执行EDA工具的计算装置内的一或多个处理装置所执行。可以将计算装置特别设计用于高速计算，以便在大型和复杂的电路布局上执行电迁移模拟。
在操作S102中，得到集成电路的布局，并对集成电路的布局进行模拟并检查其是否符合电迁移规则。布局包括组件的表示以及构成集成电路内各种电路的互连(例如金属线和导通孔)。这些组件可包括金属氧化物半导体场效晶体管(MOSFET)、双极性晶体管(BJT)、二极管、电阻、电容和电感等。此外，布局包括要制造在集成电路的基底上的组件的几何构造。布局数据通常由GDS档所提供。最常见的工业标准电路布局文件格式包括GDSII、GDSIII和GDSIV。例如，集成电路中的每一电路的布局可以包括多个晶体管、在基底表面上方在不同高度水平的多个金属线以及在基底表面上方不同高度水平之间提供电性连接的多个导通孔。
在操作S104，对布局执行布局验证(例如LVS)，以确保集成电路的电路的每一组件的所有连接均已正确建立。能够将每一电路的布局示意图与电路网表(netlist)进行比较(寻找匹配项)的任何软件都可以用于执行验证。这样的软件程序对于本领域技术人员是已知的。
在操作S106，从布局中获取出布局参数。布局参数可包括有关互连的几何信息，例如每一金属线的长度、宽度和厚度以及每一导通孔的大小。布局参数还可包括基于所选择的材料(例如金属线的铝、铜或金；导通孔的钨等)的金属线和导通孔的材料属性。每一金属线还可包括不同金属或金属合金的堆叠。导通孔也可包括金属合金。
在一些实施例中，使用布局参数来确定例如金属线和导通孔的互连的寄生电气特性。寄生电气特性可包括金属线和导通孔的阻抗、电容值和电感值。此外，当模拟电路布局时，可使用寄生电气特性来代替几何布局参数。
在操作S108中，基于电路组件的值和所获取的布局参数(或寄生电气特性)对布局进行模拟，以便确定电路特性。电路特性可包括电流消耗、电路的每一节点的电压以及集成电路的整个电路中的电容值。模拟的电路属性是用于确定电路布局是否符合电迁移规则。在一些实施例中，例如集成电路用模拟程序(SPICE)的模拟工具可以用于基于电路组件的值和所获取的布局参数来模拟布局。
在操作S110，存储布局的模拟电路特性以供后续程序使用。电路特性可存储在任何已知的存储元件或存储器中，例如RAM、ROM、FLASH等。仅在电路布局模拟第一次时，才需要存储电路特性。
在操作S112，将模拟的电路特性与各种电迁移规则进行比较，以得到对应于模拟的电路特性的电迁移严重度比率。对每一模拟电路特性而言，电迁移严重度比率是设计中布局的模拟电路特性(例如模拟电流)与来自晶圆代工厂的电迁移规则的电迁移限制(例如最大汲取电流)之间的比率。电迁移规则可以是预定的，并用于定义布局的相应部分中的电流汲取。例如，如果流经特定金属线的模拟电流超过或等于电迁移限制，则电迁移严重度比率等于或大于100％。反之，如果流经特定金属线的模拟电流未超过电迁移限制，则电迁移严重度比率会小于100％。此外，基于每一金属线和导通孔的各种几何和材料特性的电迁移规则可用于比较模拟的电路特性。
在操作S114，根据电迁移严重度比率执行电迁移违规检查，以便确定是否有电迁移违规存在。例如，如果特定金属线的电迁移严重度比率是指示通过特定金属线的电流超过临界值(例如电迁移限制)，则在特定金属线上存在着电迁移违反。换言之，在特定金属线上的电迁移规则检查失败，因此集成电路的布局不符合要求。因此，应当修改对应于特定金属线的布局，以符合电迁移规则(操作S116)。
例如，示范性的电迁移规则可以对于长度或宽度大于特定尺寸的金属线具有临界电流。因此，如果金属线所汲取的电流大于临界电流，则确定电迁移严重度比率大于100％，且在金属线上存在电迁移违规。因此，对应于金属线的布局将不符合示范性的电迁移规则。
在操作S116，改变布局的一或多个部分。可以通过使用使用者界面与布局进行交互以手动进行更改，或者可以通过执行模拟的计算机系统自动进行更改。在一些实施例中，改变的部分包括改变布局中任何金属线的宽度、长度、厚度和/或材料特性。在一些实施例中，改变的部分包括对布局中导通孔的尺寸(即几何尺寸)和数量的改变。在一些实施例中，改变的部分包括对电路组件的特征的改变，例如改变布局中的任何晶体管的掺杂分布、栅极长度或栅极宽度。相应于发现布局不符合电迁移规则，则对布局进行更改。在做出改变之后，布局在这里将被称为更新的布局。
如果在操作S114中不存在电迁移违反，即发现每一模拟电流都符合电迁移规则，则根据布局来制造集成电路(操作S118)。
图1的方法可执行在将被模拟以检查是否符合电迁移规则的任何布局。如果发现在布局中所汲取的任何模拟电流值过高，则修改布局以得到更新的布局。在一些实施例中，图1的方法可对已更新的布局再次执行图1的方法。在一些实施例中，仅检查已更新的布局的修改部分是否符合电迁移规则。
在根据集成电路的布局制造半导体元件之前，对布局执行电迁移分析，以便检测互连(例如金属线和导通孔)是符合或是违反电迁移规则。当检测到每一互连有符合电迁移规则时，将开始制造半导体元件。
在图1的方法中，在操作S112或S114中执行电迁移规则放松(relax)程序，以减小用于电迁移冗余效应的电迁移严重度比率。电迁移规则放松程序是用于避免可忽略的电迁移违规，从而降低设计开销和布局尺寸的损失。
图2是显示根据本公开一些实施例所述的电迁移规则放松程序的流程图。图2的流程图可包括这里未显示的其他操作，并且可以与所显示的不同顺序来执行方法的各种所显示的操作。图2的流程图可以在图1的方法的操作S112或S114中执行。图3是显示根据本公开一些实施例所述的用于电迁移规则放松的通过图2的电迁移规则放松程序所检查的金属段(metal segment)310a。
在操作S210，根据集成电路的目前模拟结果(例如模拟的电路特性)从布局中选择图3的金属段310a。如先前所描述，在图1的方法的操作S108中可得到模拟的电路特性。此外，可以将模拟的电路特性与各种电迁移规则进行比较，以得到电迁移严重度比率。在一些实施例中，从布局中选择具有电迁移严重度比率大于特定值(例如80％)的金属段。
在操作S220，确定在金属段310a上方是否形成单一导通孔。如果仅有单一导通孔形成在金属段310a上方并与金属段310a接触，则对金属段310a保持电迁移规则且不会放松(操作S260)。反之，如果两个(或更多个)导通孔320a和320b形成在金属段310a上方并与金属段310a接触，则确定两导通孔之间的距离是否小于或等于临界距离(操作S230)。在图3的示范例中，两导通孔320a和320b形成在金属段310a上方并与金属段310a接触，以及导通孔320a和320b之间的距离为导通孔间隔D1。再者，导通孔320a和320b位于金属段310a的两侧。在一些实施例中，导通孔320a和320b之间的距离小于或等于3um(微米)。在一些实施例中，导通孔320a和320b之间的距离在特定范围内，例如从1um到3um。值得注意的是，临界距离或特定范围是根据用于制造集成电路的工艺的参数所决定。
在操作S230中，如果导通孔320a和320b之间的距离大于临界距离，则对金属段310a保持电迁移规则且不会放松(操作S260)。反之，如果导通孔320a和320b之间的距离小于或等于临界距离，则根据集成电路的目前模拟结果(操作S240)来决定导通孔320a和320b是否具有相同的电流方向(例如向下或向上)。在一些实施例中，操作S230和S240的顺序可以互换。
各导通孔的电流方向是表示电流流经导通孔的方向。在一些实施例中，当金属段310a是用于传输电源信号VDD的电源网时，导通孔320a和320b的电流方向是向下的。在一些实施例中，当金属段310a是用于传输接地信号VSS的接地网时，导通孔320a和320b的电流方向是向上的。在一些实施例中，当金属段310a是用于传输信号的信号网时，导通孔320a和320b的电流方向可以是向上或向下。电流方向的说明将描述于后。
在操作S240，如果导通孔320a和320b具有不同的电流方向，例如一个是向上的方向而另一个是向下的方向，则对金属段310a保持电迁移规则且不会放松(操作S260)。相反地，如果导通孔320a和320b具有相同的电流方向，则电迁移规则会被放松。在一些实施例中，通过降低金属段310a的电迁移严重度比率来放宽电迁移规则。如先前所描述，电迁移严重度比率是在设计中布局的模拟电路特性(例如模拟电流)与根据晶圆厂设计规则的电迁移规则的电迁移限制(例如最大汲取电流)的比率。例如，假设金属段310a的电迁移严重度比率原本为90％，则在操作S250中可以将金属段310a的电迁移严重度比率降低至60％。因此，不需要额外的人力来确认具有较高的电迁移严重度比率的金属段310a，从而降低集成电路的成本。
图4是显示根据本公开一些实施例所示的集成电路的电路400的上视图。电路400包括安排在单元阵列中的多个标准单元470_1至470_9。此外，每一标准单元470_1至470_9的外部边界是使用虚线显示。值得注意的是，单元阵列中的标准单元470_1至470_9的配置是作为说明，并非用以限制本公开。
在各个实施例中，单元阵列中的行或列可以包括比图4所显示的布局更多的标准单元或更少的标准单元。在各种实施例中，单元阵列可以包括比图4所显示的布局更多或更少的行以及更多或更少的列。
电路400的电源网络是用于尽可能有效地将电源和接地传送到标准单元470_1至470_9的晶体管。电源网络是配电网络。一般而言，配电网络应具有最小的电压变化和较高的载流能力。例如，如果由电源网络引起的电压变化增大，则所输送的电源的信号强度会减小，且会出现电流-阻抗(IR)下降。因此，集成电路的组件(例如标准单元或晶体管)遇到例如功能故障或是操作速度降低的问题，则会无法正常工作。
电路400的电源网络是由大量的金属线440_1至440_5和430_1至430_5所形成。例如，金属线440_1至440_5形成在上层金属层(例如顶部金属层)中，且金属线440_1至440_5被安排平行于X方向。金属线430_1至430_5形成在上层金属层下方的下层金属层中，且金属线430_1至430_5被安排平行于Y方向。因此，金属线430_1至430_5是垂直于金属线440_1至440_5。
电迁移长期以来是半导体工业中电源网络会遇到的问题。当电子通过导体(例如金属线/路径)时，电子会通过静电吸引而容易地将导体的金属离子拉出。这将导致在电子流动方向上形成轻微的浓度梯度，其将会反过来建立相反的扩散梯度，即所谓的反向压力，而反向压力会容易地将离子移向较低密度的区域。假如电流以足够高的电流密度流动了足够长的时间，则“电子风(electron wind)”效应会形成空洞，其最终将导致空隙，而最后会形成开路(open circuit)，因而降低集成电路的可靠性。
在电路400的电源网络中，上层金属层的金属线440_1、440_3和440_5以及下层金属层的金属线430_1、430_3和430_5是用于传输电源信号VDD的电源网，以及金属线440_1、440_3和440_5是通过上层金属层和下层金属层之间的导通孔而耦接到金属线430_1、430_3和430_5。此外，上层金属层的金属线440_2和440_4以及下层金属层的金属线430_2和430_4是用于传输接地信号VSS的接地网，以及金属线440_2和440_4是通过上层金属层和下层金属层之间的导通孔耦接到金属线430_2和430_4。
图5A是显示根据本公开一些实施例所述的图4中沿着线A-AA的电路400的剖面图。在图5A中，标准单元470_1至470_3形成在基底405上方。在一些实施例中，基底405是硅基底。在一些实施例中，基底405的材料选自由体硅(bulk-Si)、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料及其组合组成的组合。
在图5A中，在标准单元470_1至470_3上方的第一金属层M1中形成金属线410_1。在第一金属层M1上方的第一导通孔层V1中形成导通孔415_1、415_3和415_5。在第一导通孔层V1上方的第二金属层M2中形成金属线420_1，且金属线420_1通过导通孔415_1、415_3和415_5耦接到金属线410_1。在第二金属层M2上方的第二导通孔层V2中形成导通孔425_1、425_3和425_5。金属线430_1至430_5形成在第二导通孔层V2上方的第三金属层M3中，以及金属线430_1、430_3和430_5分别通过导通孔425_1、425_3和425_5而耦接到金属线420_1。导通孔435_1、435_3和435_5形成在第三金属层M3上方的第三导通孔层V3中。金属线440_1形成在第三导通孔层V3上方的第四金属层M4中，且金属线440_1分别通过导通孔435_1、435_3和435_5而耦接到金属线430_1、430_3和430_5。
图5A中的金属线440_1、430_1、430_3、430_5、420_1和410_1是配置为用于将电源信号VDD传送到标准单元470_1至470_3的电源网。因此，流过每一导通孔415_1、415_3、415_5、425_1、425_3、425_5、435_1、435_3和435_5的电流是从第四金属层M4至第一金属层M1，即每一导通孔的电流方向为向下，如标号450所显示。
图5B是显示根据本公开一些实施例所述的图4中沿着线B-BB的电路400的剖面图。在图5B中，标准单元470_1至470_3形成在基底405上方。在标准单元470_1至470_3上方的第一金属层M1中形成金属线410_2。在第一导通孔层V1中形成导通孔415_2和415_4。在第二金属层M2中形成金属线420_2，以及金属线420_2通过导通孔415_2和415_4而耦接到金属线410_2。在第二导通孔层V2中形成导通孔425_2和425_4。在第三金属层M3中形成金属线430_2和430_4，以及金属线430_2和430_4分别通过通孔425_2和425_4而耦接到金属线420_2。在第三导通孔层V3中形成导通孔435_2和435_4。金属线440_2形成在第四金属层M4中，以及金属线440_2分别通过导通孔435_2和435_4而耦接到金属线430_2和430_4。
图5B中的金属线440_2、430_2、430_4、420_2和410_2是配置为用于将接地信号VSS传送到标准单元470_1至470_3的接地网。因此，流过每一导通孔415_2、415_4、425_2、425_4、435_2和435_4的电流是从第一金属层M1流至第四金属层M4，即每一导通孔的电流方向为向上，如标号460所显示。
图6是显示根据本公开一些实施例所述的电迁移规则放松程序的流程图。图6的流程图可包括这里未显示的其他操作，并且可以与所显示的不同顺序来执行方法的各种所显示的操作。图6的流程图可以在图1的方法的操作S112或S114中执行。图7是显示根据本公开一些实施例所述的用于电迁移规则放松的通过图6的电迁移规则放松程序所检查的第一导通孔330。
在操作S610，根据集成电路的目前模拟结果(例如模拟的电路特性)从布局中选择图7的第一导通孔330。如先前所描述，在图1方法的操作S108中得到了模拟的电路特性。此外，可以将模拟的电路特性与各种电迁移规则进行比较，以得到电迁移严重度比率。在一些实施例中，从布局中选择具有电迁移严重度比率大于特定值(例如80％)的导通孔。在一些实施例中，在操作S610中，根据集成电路的目前模拟结果从布局中选取一导通孔阵列。
在操作S620中，确定在金属段310b上方是否形成两个第二导通孔。如果在金属段310b上没有形成两个第二导通孔，则对第一导通孔330保持电迁移规则且不会放松(操作S660)。相反地，如果两个第二导通孔340a和340b形成在金属段310b上方并与金属段310b接触，则确定从第一导通孔330到第二通导孔340a和340b中的每一距离是否小于或等于到临界距离(操作S630)。在图7的示范例中，两个第二导通孔340a和340b形成在金属段310b上方并与金属段310b接触。第一导通孔330和第二导通孔340a之间的距离是导通孔间距D2，以及第一导通孔330和第二导通孔340b之间的距离是导通孔间距D3。再者，第二导通孔340a和340b位于金属段310a的两侧。换句话说，第一导通孔330位于第二导通孔340a和340b之间。在一些实施例中，第一导通孔330与各第二导通孔340a/340b之间的距离小于或等于3um(微米)。在一些实施例中，第一导通孔330与每一第二导通孔340a/340b之间的距离在特定范围内，例如1um至3um。值得注意的是，临界距离或特定范围是根据用于制造集成电路的工艺的参数所决定。
在操作S630中，如果第一导通孔330与第二导通孔340a或340b之间的距离大于临界距离，则对第一导通孔330保持电迁移规则且不会放松(操作S660)。相反地，如果第一导通孔330与第二导通孔340a和340b中的每一个之间的距离小于或等于临界距离，则确定第一导通孔330与第二导通孔340a和340b是否具有相同的电流方向(例如根据集成电路的目前模拟结果(例如向下或向上)(操作S640)。在一些实施例中，操作S630和S640的顺序可以互换。
如先前所描述，各导通孔的电流方向是表示电流流经导通孔的方向。在一些实施例中，当金属段310b是用于传输电源信号VDD的电源网时，第一导通孔330与第二导通孔340a和340b的电流方向是向下的。在一些实施例中，当金属段310b是用于传输接地信号VSS的接地网时，第一导通孔330与第二导通孔340a和340b的电流方向是向上的。在一些实施例中，当金属段310b是用于传输信号的信号网时，第一导通孔330与第二导通孔340a和340b的电流方向可以是向上或向下。
在操作S640中，如果第一导通孔330以及第二导通孔340a和340b具有不同的电流方向，则对第一导通孔330保持电迁移规则且不会放松(操作S660)。相反地，如果第一导通孔330以及第二导通孔340a和340b具有相同的电流方向，则电迁移规则会放松。在一些实施例中，可通过降低第一导通孔330的电迁移严重度比率来放松电迁移规则。
图8是依据本公开一些实施例所述的电脑系统800。电脑系统800包括电脑810、显示装置820与使用者输入接口830，其中电脑810包括处理器840、存储器850和存储装置860。电脑810耦接至显示装置820以及使用者输入接口830，其中电脑810可操作电子设计自动化(electronic design automation，EDA)工具。此外，电脑810可接收关于集成电路的布局的信息，并将布局的特征显示在显示装置820。在一些实施例中，显示装置820是用于电脑810的图形使用者界面(GUI)。此外，显示装置820与使用者输入接口830可实现于电脑810中。使用者输入接口830可以是键盘、鼠标等。在电脑810中，存储装置860可存储作业系统、应用程序与数据，其包括应用程序所需的输入及/或由应用程序所产生的输出。电脑810的处理器840可通过本公开内容所暗示或明确描述的任何方法，执行一或多个操作动作(不论是自动执行或通过使用者输入)，例如电迁移模拟、布局模拟或是目前汲取模拟。此外，在操作期间，处理器840可将存储装置860的应用程序载入至存储器850，使得应用程序可被使用者使用，以产生、检视及/或编辑用于集成电路设计的相关配置。
在一些实施例中，包括存储有控制逻辑(软件)的电脑可用或可读媒体的设备或制造也被称为电脑程序产品或程序存储装置。此包括但不限于电脑系统800以及实施上述的任意组合的有形制品。当由一或多个数据处理装置(例如电脑系统800)执行时，这种控制逻辑会使这些数据处理装置如本文所述一样运行。
在一些实施例中，图1、图2与图6的操作被实现为存储于非暂时性电脑可读取记录媒体中的程序功能。非暂时性电脑可读取记录媒体的实例包括但不仅限于外部的/可移除的及/或内部的/内建的(built-in)存储器或存储器单元，例如一或多个光盘(例如数字视频光盘(DVD)、磁盘(例如硬盘)、半导体存储器(例如，ROM、RAM、存储卡)。
在此公开中所叙述的布局与模拟结果可被部分地，或完全地存储在电脑可读取的存储媒体及/或硬件模块及/或硬件设备上。电脑可读取的存储媒体包含，但并未受限于挥发性存储器(易失性存储器，volatile memory)、非易失性存储器、诸如碟片驱动器的磁性及光学存储装置、磁带、光盘片(CD)、数字影音光盘机或数字视频碟片(数字多功能碟片或数字视频碟片)、或目前所已知或之后将发展的能存储码及/或数据的其他媒体。在此公开中所描述的硬件模块或设备包含，但并未受限于应用特定集成电路(ASIC)、场效可规划栅极阵列(现场可编程门阵列，FPGA)、专用或共享的处理器、及/或目前已知或之后将发展的其他的硬件模块或设备。
在此公开中所描述的方法及操作可被部分地，或完全地实施为被存储在电脑可读取的存储媒体或装置中的代码及/或数据，使得当电脑系统读取及执行该代码及/或数据时，该电脑系统可执行相关联的方法及处理。方法及操作亦可被部分地，或完全地实施于硬件模块或设备中，使得当该等硬件模块或设备被启用时，它们可执行相关联的方法及处理。应注意的是，该等方法及操作可使用代码、数据、及硬件模块或设备的组合而实施。
本公开提供了用于分析集成电路中电迁移(EM)的方法的实施例。通过根据集成电路的目前模拟结果(例如从集成电路的布局得到的模拟电路特性)来执行电迁移规则放松程序，可以检查冗余电迁移放松准则，以便放松集成电路的布局上的电迁移规则，从而防止了严格的电迁移规则所引起的过度设计，并减少了集成电路的设计面积和成本。此外，可以在EDA工具中实施电迁移规则放松程序，并且可以在设计流程中将其用于电迁移签核(sign-off)。
本公开提供一种用于分析集成电路中电迁移(EM)的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择一金属段；以及根据布局中位于金属段上方的导通孔的数量来判断是否对金属段放松电迁移规则。导通孔是接触于金属段。
在一些实施例中，根据布局中位于金属段上方的导通孔数量来判断是否对金属段放松电迁移规则还包括：判断是否两导通孔形成在金属段上方并与金属段接触；以及判断两导通孔之间的距离是否小于临界距离。
在一些实施例中，两导通孔是位于金属段的两侧。
在一些实施例中，根据布局中位于金属段上方的导通孔数量来判断是否对金属段放松电迁移规则还包括：当两导通孔之间的距离小于临界距离时，根据集成电路的目前模拟结果判断两导通孔是否具有相同的电流方向；以及当两导通孔具有相同的电流方向时，降低金属段的电迁移严重度比率。
在一些实施例中，金属段是电源网，以及两导通孔具有向下的电流方向。
在一些实施例中，金属段是接地网，以及两导通孔具有向上的电流方向。
在一些实施例中，金属段是信号网，以及两导通孔具有向上或向下的电流方向。
在一些实施例中，分析集成电路中电迁移的方法还包括：当单一导通孔形成在金属段上方时，维持金属段的电迁移规则。
本公开提供一种用于分析集成电路中电迁移的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择位于金属段上方的第一导通孔；以及根据布局中位于金属段上方的第二导通孔的数量来判断是否对第一导通孔放松电迁移规则。第一导通孔与第二导通孔是接触于金属段。
在一些实施例中，根据布局中位于金属段上方的第二导通孔的数量来判断是否对第一导通孔放松电迁移规则还包括：判断是否两第二导通孔形成在布局中的金属段上方以及在第一导通孔的两侧；以及判断第一导通孔与两第二导通孔中的每一个之间的距离是否小于临界距离。
在一些实施例中，两第二导通孔是位于金属段的两侧。
在一些实施例中，根据布局中位于金属段上方的第二导通孔的数量来判断是否对第一导通孔放松电迁移规则还包括：当第一导通孔与两第二导通孔中的每一个之间的距离小于临界距离时，根据集成电路的目前模拟结果判断第一导通孔与第二导通孔是否具有相同的电流方向；以及当第一导通孔与第二导通孔具有相同的电流方向时，降低第一导通孔的电迁移严重度比率。
在一些实施例中，金属段是电源网，以及第一导通孔与第二导通孔具有向下的电流方向。
在一些实施例中，金属段是接地网，以及第一导通孔与第二导通孔具有向上的电流方向。
在一些实施例中，金属段是信号网，以及第一导通孔与第二导通孔具有向上或向下的电流方向。
在一些实施例中，分析集成电路中电迁移的方法还包括：当单一第二导通孔形成在金属段上方时，维持第一导通孔的电迁移规则。
本公开提供一种非暂时性的电脑可读取存储媒体，该电脑可读取存储媒体存储指令，当该指令通过一电脑执行时，致使该电脑执行用于分析集成电路中电迁移的方法。该方法包括：得到集成电路的布局；根据集成电路的目前模拟结果从布局中选择一金属段；以及根据布局中位于金属段上方的导通孔的数量来判断是否对金属段放松电迁移规则。导通孔是接触于金属段。
在一些实施例中，根据布局中位于金属段上方的导通孔数量来判断是否对金属段放松电迁移规则还包括：判断是否两导通孔形成在金属段上方并与金属段接触；以及判断两导通孔之间的距离是否小于临界距离。
在一些实施例中，根据布局中位于金属段上方的导通孔数量来判断是否对金属段放松电迁移规则还包括：当两导通孔之间的距离小于临界距离时，根据集成电路的目前模拟结果判断两导通孔是否具有相同的电流方向；以及当两导通孔具有相同的电流方向时，降低金属段的电迁移严重度比率。
在一些实施例中，分析集成电路中电迁移的方法还包括：当单一导通孔形成在金属段上方时，维持金属段的电迁移规则。
虽然本发明已以优选实施例发明如上，然其并非用以限定本发明，任何所属技术领域中包括通常知识者，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (1)
1.一种用于分析一集成电路中电迁移的方法，包括：
得到上述集成电路的一布局；
根据上述集成电路的一目前模拟结果从上述布局中选择一金属段；以及
根据上述布局中位于上述金属段上方的导通孔的数量来判断是否对上述金属段放松电迁移规则，
其中上述导通孔是接触于上述金属段。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962884209P | 2019-08-08 | 2019-08-08 | |
| US62/884,209 | 2019-08-08 | ||
| US16/734,487 US10963609B2 (en) | 2019-08-08 | 2020-01-06 | Method for analyzing electromigration (EM) in integrated circuit |
| US16/734,487 | 2020-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112347726A true CN112347726A (zh) | 2021-02-09 |
| CN112347726B CN112347726B (zh) | 2024-07-12 |
Family
ID=74358223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010406648.4A Active CN112347726B (zh) | 2019-08-08 | 2020-05-14 | 分析集成电路中电迁移的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11657199B2 (zh) |
| CN (1) | CN112347726B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030003603A1 (en) * | 2001-06-28 | 2003-01-02 | Samir Chaudhry | Thin film multi-layer high Q transformer formed in a semiconductor substrate |
| US20040150070A1 (en) * | 2003-02-03 | 2004-08-05 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US20060080630A1 (en) * | 2003-11-02 | 2006-04-13 | Mentor Graphics Corp. | Power/ground wire routing correction and optimization |
| US20140252644A1 (en) * | 2013-03-05 | 2014-09-11 | Oracle International Corporation | Mitigating electromigration effects using parallel pillars |
| CN107871031A (zh) * | 2016-09-22 | 2018-04-03 | 台湾积体电路制造股份有限公司 | 分析集成电路中的电迁移规则违反的方法 |
| US20200134132A1 (en) * | 2018-10-31 | 2020-04-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and apparatus of electromigration check |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581475A (en) | 1993-08-13 | 1996-12-03 | Harris Corporation | Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules |
| US5712510A (en) * | 1995-08-04 | 1998-01-27 | Advanced Micro Devices, Inc. | Reduced electromigration interconnection line |
| US5689139A (en) * | 1995-09-11 | 1997-11-18 | Advanced Micro Devices, Inc. | Enhanced electromigration lifetime of metal interconnection lines |
| US6489684B1 (en) * | 2001-05-14 | 2002-12-03 | Taiwan Semiconductor Manufacturing Company | Reduction of electromigration in dual damascene connector |
| EP1960921A1 (en) | 2005-12-17 | 2008-08-27 | Gradient Design Automation, Inc. | Simulation of ic temperature distributions using an adaptive 3d grid |
| JP4674164B2 (ja) | 2006-01-11 | 2011-04-20 | 富士通セミコンダクター株式会社 | レイアウト方法、ｃａｄ装置、プログラム及び記憶媒体 |
| US7739632B2 (en) | 2006-08-18 | 2010-06-15 | International Business Machines Corporation | System and method of automated wire and via layout optimization description |
| US20080086708A1 (en) | 2006-10-05 | 2008-04-10 | Dan Rittman | System and method for automatic elimination of electromigration and self heat violations of a mask layout block, maintaining the process design rules correctness |
| JP2008134845A (ja) | 2006-11-28 | 2008-06-12 | Toshiba Corp | 半導体集積回路のレイアウトデータ作成装置及びレイアウトデータ作成方法、半導体装置の製造方法 |
| US7671444B2 (en) * | 2007-06-25 | 2010-03-02 | International Business Machines Corporation | Empty vias for electromigration during electronic-fuse re-programming |
| US8056039B2 (en) | 2008-05-29 | 2011-11-08 | International Business Machines Corporation | Interconnect structure for integrated circuits having improved electromigration characteristics |
| US8660818B2 (en) * | 2009-08-11 | 2014-02-25 | Synopsys, Inc. | Systemic diagnostics for increasing wafer yield |
| US20110161905A1 (en) * | 2009-12-31 | 2011-06-30 | Lorentz Solution, Inc. | Layout Electromagnetic Extraction For High-Frequency Design And Verification |
| US8468482B1 (en) * | 2010-03-12 | 2013-06-18 | Worldwide Pro Ltd. | Modeling and simulating the impact of imperfectly patterned via arrays on integrated circuits |
| WO2012053130A1 (ja) | 2010-10-19 | 2012-04-26 | パナソニック株式会社 | 半導体装置 |
| US9208277B1 (en) | 2011-08-19 | 2015-12-08 | Cadence Design Systems, Inc. | Automated adjustment of wire connections in computer-assisted design of circuits |
| US8648592B2 (en) | 2011-09-13 | 2014-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device components and methods |
| US8631372B2 (en) | 2012-02-10 | 2014-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration mitigation in stacked IC designs |
| US9311440B2 (en) | 2012-05-10 | 2016-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration avoidance for automatic place-and-route |
| US8793632B2 (en) | 2012-05-31 | 2014-07-29 | Freescale Semiconductor, Inc. | Techniques for electromigration stress determination in interconnects of an integrated circuit |
| US8826216B2 (en) | 2012-06-18 | 2014-09-02 | International Business Machines Corporation | Token-based current control to mitigate current delivery limitations in integrated circuits |
| US8901738B2 (en) * | 2012-11-12 | 2014-12-02 | International Business Machines Corporation | Method of manufacturing an enhanced electromigration performance hetero-junction bipolar transistor |
| US9165882B2 (en) | 2013-09-27 | 2015-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power rail for preventing DC electromigration |
| US9152751B2 (en) | 2013-09-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal lines for preventing AC electromigration |
| US9589093B2 (en) * | 2013-12-30 | 2017-03-07 | Texas Instruments Incorporated | Multilevel via placement with improved yield in dual damascene interconnection |
| JP2015149336A (ja) | 2014-02-05 | 2015-08-20 | キヤノン株式会社 | プリント回路板 |
| US9665680B2 (en) | 2014-05-30 | 2017-05-30 | Regents Of The University Of Minnesota | Cell-level signal electromigration |
| US9455220B2 (en) | 2014-05-31 | 2016-09-27 | Freescale Semiconductor, Inc. | Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures |
| US9891261B2 (en) * | 2014-06-30 | 2018-02-13 | International Business Machines Corporation | Electromigration monitor |
| US10585997B1 (en) * | 2015-03-04 | 2020-03-10 | The Mathworks, Inc. | Automatic grouping of signals of a model |
| US9710577B2 (en) | 2015-10-07 | 2017-07-18 | International Business Machines Corporation | Heat source integration for electromigration analysis |
| US10460070B2 (en) | 2016-01-28 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Optimized electromigration analysis |
| US10157258B2 (en) | 2016-11-18 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for evaluating failure-in-time |
| JP6822100B2 (ja) * | 2016-11-28 | 2021-01-27 | 富士通株式会社 | ビアモデル生成プログラム、ビアモデル生成方法及び情報処理装置 |
| US10574198B2 (en) | 2016-12-22 | 2020-02-25 | Nxp Usa, Inc. | Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof |
| US10651201B2 (en) | 2017-04-05 | 2020-05-12 | Samsung Electronics Co., Ltd. | Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration |
| US10409939B1 (en) * | 2017-08-30 | 2019-09-10 | Cadence Design Systems, Inc. | Statistical sensitivity analyzer |
| US10963609B2 (en) | 2019-08-08 | 2021-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for analyzing electromigration (EM) in integrated circuit |
-
2020
- 2020-05-14 CN CN202010406648.4A patent/CN112347726B/zh active Active
-
2022
- 2022-07-21 US US17/814,016 patent/US11657199B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030003603A1 (en) * | 2001-06-28 | 2003-01-02 | Samir Chaudhry | Thin film multi-layer high Q transformer formed in a semiconductor substrate |
| US20040150070A1 (en) * | 2003-02-03 | 2004-08-05 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US20060080630A1 (en) * | 2003-11-02 | 2006-04-13 | Mentor Graphics Corp. | Power/ground wire routing correction and optimization |
| US20140252644A1 (en) * | 2013-03-05 | 2014-09-11 | Oracle International Corporation | Mitigating electromigration effects using parallel pillars |
| CN107871031A (zh) * | 2016-09-22 | 2018-04-03 | 台湾积体电路制造股份有限公司 | 分析集成电路中的电迁移规则违反的方法 |
| US20200134132A1 (en) * | 2018-10-31 | 2020-04-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and apparatus of electromigration check |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220358271A1 (en) | 2022-11-10 |
| US11657199B2 (en) | 2023-05-23 |
| CN112347726B (zh) | 2024-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11455448B2 (en) | Method for analyzing electromigration (EM) in integrated circuit | |
| US10418354B2 (en) | Integrated circuit and computer-implemented method of manufacturing the same | |
| US8230373B2 (en) | ESD analysis device and ESD analysis program used for designing semiconductor device and method of designing semiconductor device | |
| US10169515B2 (en) | Layout modification method and system | |
| US20060101367A1 (en) | Design method of semiconductor device and semiconductor device | |
| Khare et al. | From contamination to defects, faults and yield loss: simulation and applications | |
| US20170308639A1 (en) | Method for analyzing ir drop and electromigration of ic | |
| JP4580006B2 (ja) | 半導体集積回路のマスクレイアウト設計データの検証方法 | |
| US11809803B2 (en) | Method for evaluating failure-in-time | |
| US12019972B2 (en) | Method and system of forming semiconductor device | |
| US10977415B2 (en) | Integrated device and method of forming the same | |
| TW201842456A (zh) | 高計算效率奈米級導體電阻模型 | |
| CN112347726B (zh) | 分析集成电路中电迁移的方法 | |
| US11688654B2 (en) | Test line structure, semiconductor structure and method for forming test line structure | |
| CN114520504A (zh) | 用于检查牺牲器件上的静电放电效应的自动化方法 | |
| CN116438536A (zh) | 使用物理参数的扩充灵敏度数据建模时序行为 | |
| US10423754B1 (en) | Electrostatic discharge cell placement using effective resistance | |
| Ilagan et al. | Vision-Based Metal Oxide Semiconductor Transistor-Level Layout Error Classification Using EfficientNet Model | |
| Ferguson et al. | Solutions for maximizing: die yield at 0. l3 [micro] m.(Yield) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |