JP5722651B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5722651B2 JP5722651B2 JP2011024390A JP2011024390A JP5722651B2 JP 5722651 B2 JP5722651 B2 JP 5722651B2 JP 2011024390 A JP2011024390 A JP 2011024390A JP 2011024390 A JP2011024390 A JP 2011024390A JP 5722651 B2 JP5722651 B2 JP 5722651B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- fuse
- layer
- plug
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000010410 layer Substances 0.000 claims description 294
- 229910052751 metal Inorganic materials 0.000 claims description 238
- 239000002184 metal Substances 0.000 claims description 238
- 239000011229 interlayer Substances 0.000 claims description 83
- 239000010949 copper Substances 0.000 claims description 56
- 239000003990 capacitor Substances 0.000 claims description 55
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 54
- 229910052802 copper Inorganic materials 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 34
- 239000004020 conductor Substances 0.000 claims description 29
- 238000002161 passivation Methods 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 239000007769 metal material Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 20
- 238000010030 laminating Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000007789 sealing Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 49
- 230000004888 barrier function Effects 0.000 description 36
- 238000005520 cutting process Methods 0.000 description 15
- 230000006866 deterioration Effects 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 230000007797 corrosion Effects 0.000 description 7
- 238000005260 corrosion Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QUQFTIVBFKLPCL-UHFFFAOYSA-L copper;2-amino-3-[(2-amino-2-carboxylatoethyl)disulfanyl]propanoate Chemical compound [Cu+2].[O-]C(=O)C(N)CSSCC(N)C([O-])=O QUQFTIVBFKLPCL-UHFFFAOYSA-L 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
請求項3記載の発明は、前記ヒューズ用プラグと前記第2金属層とが一体化している、請求項1または2に記載の半導体装置である。この構成によれば、ヒューズ用プラグと第2金属層(ヒューズ膜)とが一体化しているので、それらを個別に形成する必要がない。したがって、半導体装置の製造が一層容易になる。
むろん、ヒューズ用プラグと第2金属層とが分離されていてもよい。すなわち、ヒューズ膜の第1領域および第2領域に一対のヒューズ用プラグが接し、ヒューズ膜の第3領域に第2金属層が形成されていてもよい。この場合、第1、第2および第3領域は、互いに分離された領域であり、第1および第2領域の間に第3領域が位置している。
この構成によれば、筒状のシールリングによってヒューズ膜が取り囲まれるので、ヒューズの切断時にヒューズを起点とするクラックが生じても、このクラックの広がりをシールリング内に押さえ込むことができる。これにより、多層配線構造を保護できるので、半導体装置の故障または特性劣化を抑制または防止できる。
請求項5記載の発明は、前記上配線層および前記ヒューズ膜を覆うパッシベーション膜をさらに含み、前記パッシベーション膜には、前記シールリングの直上の位置に、平面視において、前記シールリングの内方の領域と当該シールリングの外方の領域とに前記パッシベーション膜を分離する環状の開口が形成されている、請求項4に記載の半導体装置である。
請求項7記載の発明は、前記ヒューズ膜用開口は、平面視において前記第1金属層の形成領域内に収まる領域に形成される、請求項6に記載の半導体装置の製造方法である。これにより、ヒューズ膜用開口を形成するためのエッチングを第1金属層で停止させることができるので、ヒューズ膜を構成する第2金属層の膜厚を正確に制御できる。第1金属層を設けない場合には、下層配線層に確実に達するようにプラグ用の開口のためのエッチング条件を定めると、ヒューズ膜用開口はヒューズ膜に必要な膜厚よりも深くなる。そのため、ヒューズ膜は必要以上の膜厚を有することになる。したがって、たとえば、レーザ加工によってヒューズ膜を切断(溶断)するとすれば、必要なレーザ光出力が大きくなる。そこで、第1金属層を予め形成しておき、この第1金属層によってヒューズ膜用開口を形成すれば、第2金属層の膜厚を必要十分な厚さに制御できる。
請求項8記載の発明は、前記ヒューズ用プラグ開口および前記ヒューズ膜用開口が一体化した開口であり、前記ヒューズ用プラグと前記第2金属層とが前記一体化した開口内に一体化されて形成される、請求項6または7に記載の半導体装置の製造方法である。
請求項9記載の発明は、前記上配線層および前記ヒューズ膜を覆うパッシベーション膜を形成する工程と、前記パッシベーション膜に、平面視において、前記ヒューズ膜を取り囲む環状の開口を形成する工程とをさらに含む、請求項6〜8のいずれか一項に記載の半導体装置の製造方法である。
図1は、この発明の第1の実施形態に係る半導体装置の部分断面図であり、図2は、図1に示された構成の部分平面図である。この半導体装置は、半導体基板1と、半導体基板1の表面上に形成された多層配線構造2と、多層配線構造2を覆うパッシベーション膜(表面保護膜)3とを有している。半導体基板1は、シリコン基板であってもよく、その表層部には、図示は省略するが、トランジスタ等の能動素子に代表される半導体素子が形成されている。多層配線構造2は、第1〜第9層間絶縁膜11〜19、第1〜第7エッチングストップ層21〜27、第1〜第4メタル配線31〜34、ヒューズ膜4、最上層配線5等を含む。パッシベーション膜3は、たとえば窒化膜(窒化シリコン膜)からなっていてもよく、最上層配線5の表面を覆っている。
多層配線構造2においては、第1層間絶縁膜11、第1エッチングストップ層21、第2層間絶縁膜12、第2エッチングストップ層22、第3層間絶縁膜13、第3エッチングストップ層23、第4層間絶縁膜14、第4エッチングストップ層24、第5層間絶縁膜15、第5エッチングストップ層25、第6層間絶縁膜16、第6エッチングストップ層26、第7層間絶縁膜17、第7エッチングストップ層27、第8層間絶縁膜18、キャパシタ容量膜70、および第9層間絶縁膜19が、半導体基板1の表面からこの順に積層されている。層間絶縁膜11〜19は、たとえば、SiO2からなる。また、エッチングストップ層21,23,25,27は、たとえば、SiCNからなる。エッチングストップ層22,24,26は、たとえば、SiCとSiCNとの積層膜からなる。キャパシタ容量膜70は、たとえば、SiNまたはSiCNからなる。
最上層配線5は、たとえば、本体部5aと、本体部5aの下側に積層されたバリア層5bと、本体部5aの上側に積層された表面金属膜5cとを含む。本体部5aは、銅以外の金属(たとえばアルミニウム)を主成分とする導電性材料、たとえばAlCuからなり、バリア層5bはたとえば下側から順に積層したTiおよびTiNの積層膜からなり、表面金属膜5cはたとえばTiNからなる。
さらにまた、この実施形態では、ヒューズ膜4は、プラグ9と同一層に、当該プラグ9と同一材料で形成された第2金属膜42を含む。そのため、後述のとおり、プラグ9と同一工程でヒューズ膜4を形成できる。したがって、少ない工程数でヒューズ膜を形成できるから、製造コストの増加を抑えることができる。しかも、この実施形態では、第2金属膜42は、ヒューズ用プラグを兼用しているので、ヒューズ用プラグを別に形成する必要がない。したがって、半導体装置の製造が一層容易になる。
図3Aに示すように、第8層間絶縁膜18に第4メタル配線14を埋め込んで平坦化(たとえばCMP(化学的機械的研磨)により平坦化)した後、この平坦化された表面に、キャパシタ容量膜70が形成される。キャパシタ容量膜70は、たとえば、SiNまたはSiCNのようなCu(銅)の拡散を防止できる絶縁性材料からなる。このキャパシタ容量膜70は、たとえば、プラズマCVD(化学的気相成長)法によって、第8層間絶縁膜18および第4メタル配線14の表面を覆うように形成される。その後、キャパシタ容量膜70上に、上部電極72および第1金属膜41を構成する電極膜81が積層される。電極膜81は、たとえばTiNからなり、スパッタ法によって形成される。
次に、図3Dに示すように、ヒューズ用プラグ開口66およびコンタクトプラグ開口67,68に対応する開口を有するパターンのレジスト83が形成される。このレジスト83をマスクとするエッチングによって、第9層間絶縁膜19がエッチングされ、これにより、第9層間絶縁膜19を貫通するヒューズ用プラグ開口66およびコンタクトプラグ開口67,68が形成される。ヒューズ用プラグ開口66は平面視において第1金属膜41の内方の領域に収まっており、コンタクトプラグ開口68は平面視において上部電極72の内方の領域に収まっている。そのため、第9層間絶縁膜19のエッチングは、第1金属膜41および上部電極72で停止する。また、コンタクトプラグ開口67の領域における第9層間絶縁膜19のエッチングは、キャパシタ容量膜70で停止する。すなわち、第1金属膜41、上部電極72およびキャパシタ容量膜70は、エッチング停止層として機能する。第9層間絶縁膜19のエッチングの後、さらに、コンタクトプラグ開口67の底面部に残るキャパシタ容量膜70が除去され、下部電極71を構成する第4メタル配線34の一部の表面が露出させられる。キャパシタ容量膜70のエッチングは、第4メタル配線34で停止する。その後、レジスト83が除去される。
その後は、図1に示すように、最上層配線5が所定のパターンに形成され、この最上層配線5を覆うパッシベーション膜3が形成される。そして、パッシベーション膜3に対する選択的エッチングによって、パッド用の開口46、シールリング6上の環状の開口48、およびヒューズ切断のための加工用窓としての凹部49が形成される。こうして、図1に示す構造の半導体装置が得られる。
この半導体装置では、ヒューズ膜4は、第1金属膜41で構成されている。この第1金属膜41の両端部に接するように、一対のヒューズ用プラグ76,77がそれぞれ形成されている。これらのヒューズ用プラグ76,77に接するように最上層配線51,53;52,54が形成されている。ヒューズ用プラグ76,77は、第9層間絶縁膜19に形成されたヒューズ用プラグ開口78,79にそれぞれ埋め込まれている。ヒューズ用プラグ開口78,79の底面(第1金属膜41の表面)および側壁(第9層間絶縁膜19の側面)は、バリアメタル層43で覆われている。このバリアメタル層43に接するようにヒューズ用プラグ76,77がヒューズ用プラグ開口78,79にそれぞれ埋め込まれている。ヒューズ用プラグ76,77は、たとえばW(タングステン)からなる。また、バリアメタル層43は、たとえば、下から順にTa層、TaN層、Ti層およびTiN層を積層した積層膜からなっている。
まず、前述の第1の実施形態の半導体装置の場合と同様に、図3A〜図3Cを参照して前述した工程が実行される。
その後、図5Aに示すように、ヒューズ用プラグ開口78,79およびコンタクトプラグ開口67,68に対応する開口を有するパターンのレジスト86が形成される。このレジスト86をマスクとするエッチングによって、第9層間絶縁膜19がエッチングされ、これにより、第9層間絶縁膜19を貫通するヒューズ用プラグ開口78,79およびコンタクトプラグ開口67,68が形成される。ヒューズ用プラグ開口78,79は平面視において第1金属膜41の内方の領域に収まっており、コンタクトプラグ開口68は平面視において上部電極72の内方の領域に収まっている。そのため、第9層間絶縁膜19のエッチングは、第1金属膜41および上部電極72で停止する。また、コンタクトプラグ開口67の領域における第9層間絶縁膜19のエッチングは、キャパシタ容量膜70で停止する。すなわち、第1金属膜41、上部電極72およびキャパシタ容量膜70は、エッチング停止層として機能する。第9層間絶縁膜19のエッチングの後、さらに、コンタクトプラグ開口67の底面部に残るキャパシタ容量膜70が除去され、下部電極71を構成する第4メタル配線34の一部の表面が露出させられる。その後、レジスト86が除去される。
その後は、図4に示すように、最上層配線5が所定のパターンに形成され、この最上層配線5を覆うパッシベーション膜3が形成される。そして、パッシベーション膜3に対する選択的エッチングによって、パッド用の開口46、シールリング6上の環状の開口48、およびヒューズ切断のための加工用窓としての凹部49が形成される。こうして、図4に示す構造の半導体装置が得られる。
この半導体装置では、ヒューズ膜4は、第1の実施形態における第2金属膜41に相当する金属膜44で構成されている。この金属膜44の両端部の上面に接するように最上層配線51,53;52,54が形成されている。金属膜44は、第9層間絶縁膜19に形成されたヒューズ用プラグ開口80に埋め込まれている。ヒューズ用プラグ開口80の底面および側壁は、バリアメタル層43で覆われている。このバリアメタル層43に接するように金属膜44がヒューズ用プラグ開口80に埋め込まれている。金属膜44は、たとえばW(タングステン)からなる。また、バリアメタル層43は、たとえば、下から順にTa層、TaN層、Ti層およびTiN層を積層した積層膜からなっている。
ヒューズ用プラグ開口80の底面は、第8層間絶縁膜18に臨んでいる。これは、ヒューズ用プラグ開口80を形成するときのオーバーエッチングのために、第8層間絶縁膜18の表層部がエッチングされるからである。また、ヒューズ用プラグ開口8の側壁は、その底部側から順に第8層間絶縁膜18、キャパシタ容量膜70および第9層間絶縁膜19に臨んでおり、これらの側面を露出させている。このようなヒューズ用プラグ開口80内に埋め込まれた金属膜44は、第1の実施形態における第2金属膜42よりも大きな膜厚を有している。
図7Aに示すように、第8層間絶縁膜18に第4メタル配線14を埋め込んで平坦化(たとえばCMP(化学的機械的研磨)により平坦化)した後、この平坦化された表面に、キャパシタ容量膜70が形成される。キャパシタ容量膜70は、たとえば、SiNまたはSiCNのようなCu(銅)の拡散を防止できる絶縁性材料からなる。このキャパシタ容量膜70は、たとえば、プラズマCVD(化学的気相成長)法によって、第8層間絶縁膜18および第4メタル配線14の表面を覆うように形成される。その後、キャパシタ容量膜70上に、上部電極72および第1金属膜41を構成する電極膜81が積層される。電極膜81は、たとえばTiNからなり、スパッタ法によって形成される。
次に、図7Dに示すように、ヒューズ用プラグ開口80およびコンタクトプラグ開口67,68に対応する開口を有するパターンのレジスト83が形成される。このレジスト83をマスクとするエッチングによって、第9層間絶縁膜19がエッチングされ、これにより、第9層間絶縁膜19を貫通するヒューズ用プラグ開口80およびコンタクトプラグ開口67,68が形成される。コンタクトプラグ開口68は平面視において上部電極72の内方の領域に収まっている。そのため、第9層間絶縁膜19のエッチングは、上部電極72で停止する。また、ヒューズ用プラグ開口80およびコンタクトプラグ開口67の領域における第9層間絶縁膜19のエッチングは、キャパシタ容量膜70で停止する。第9層間絶縁膜19のエッチングの後、さらに、コンタクトプラグ開口67の底面部に残るキャパシタ容量膜70が除去され、下部電極71を構成する第4メタル配線34の一部の表面が露出させられる。このエッチングは、第4メタル配線34で停止する。その後、レジスト83が除去される。
その後は、図6に示すように、最上層配線5が所定のパターンに形成され、この最上層配線5を覆うパッシベーション膜3が形成される。そして、パッシベーション膜3に対する選択的エッチングによって、パッド用の開口46、シールリング6上の環状の開口48、およびヒューズ加工用窓としての凹部49が形成される。こうして、図6に示す構造の半導体装置が得られる。
さらに、前述の実施形態では、シールリング6が四角筒状に形成された例を示したが、銅シールリングの形状は、四角形以外の多角形を底面とする筒状であってもよく、円柱状、楕円柱状等の他の筒形状であってもよい。
この明細書および図面から抽出され得る特徴を以下に記す。
1.銅を主成分とする導電性材料からなる下配線層と、
前記下配線層よりも上層に形成された上配線層と、
前記下配線層と前記上配線層との間を接続するためのプラグが形成されるプラグ形成層に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜とを含む、半導体装置。
この半導体装置は、銅を主成分とする下層配線と、上層配線とが、プラグ形成層に形成されたプラグによって互いに接続された多層配線構造を有している。ヒューズ膜は、プラグ形成層に少なくとも一部が形成され、銅以外の金属を主成分とする導電性材料で構成されている。したがって、ヒューズ膜の切断の際に、銅の砕片が飛び散らないので、半導体装置の故障や動作特性悪化を招くことがない。また、ヒューズ膜が銅以外の金属材料で形成されているから、切断面からの腐食が生じ難い。したがって、ヒューズ膜から始まる腐食に起因する半導体装置の故障または動作特性悪化を抑制または防止できる。このように、銅を主成分とする配線を有し、かつヒューズの切断によって特性悪化を招くことのない半導体装置を提供できる。
前記上層配線は、銅以外の金属を主成分とする導電性材料からなっていることが好ましい。
2.前記ヒューズ膜と前記上配線層とを接続するように前記プラグ形成層に形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ用プラグをさらに含む、項1記載の半導体装置。
この構成によれば、ヒューズ膜は、ヒューズ用プラグを介して上配線層に電気的に接続される。したがって、ヒューズ膜を、上配線層を介して半導体装置内の内部回路に接続することができる。ヒューズ用プラグは銅以外の金属材料を主成分とする導電性材料からなっているので、ヒューズ膜の切断によってヒューズ用プラグが露出したとしても、このヒューズ用プラグから腐食が始まることはない。これにより、ヒューズに起因する故障または特性悪化が生じ難い構造とすることができる。
3.下部電極層、絶縁層および上部電極層を積層したキャパシタをさらに含み、
前記上部電極層が上記下配線層よりも上層の金属層からなり、
上記ヒューズ膜が、当該上部電極層と同一層に当該上部電極層と同一材料で形成された第1金属層を含む、項1または2記載の半導体装置。
この構成によれば、キャパシタの上部電極層と同一層に同一材料で形成された第1金属層を用いてヒューズ膜を形成できる。つまり、キャパシタの上部電極層と同一工程でヒューズ膜を形成できる。したがって、少ない工程数でヒューズ膜を形成できるから、製造コストの増加を抑えることができる。
4.前記ヒューズ膜が、前記ヒューズ用プラグと同一層に当該ヒューズ用プラグと同一材料で形成された第2金属層を含む、項1〜3のいずれか一項に記載の半導体装置。
この構成によれば、ヒューズ用プラグと同一層に同一材料で形成された第2金属層を用いてヒューズ膜を形成できる。つまり、ヒューズ用プラグと同一工程でヒューズ膜を形成できる。したがって、少ない工程数でヒューズ膜を形成できるから、製造コストの増加を抑えることができる。
5.前記ヒューズ用プラグと前記第2金属層とが一体化している、項4記載の半導体装置。
この構成によれば、ヒューズ用プラグと第2金属層(ヒューズ膜)とが一体化しているので、それらを個別に形成する必要がない。したがって、半導体装置の製造が一層容易になる。
むろん、ヒューズ用プラグと第2金属層とが分離されていてもよい。すなわち、ヒューズ膜の第1領域および第2領域に一対のヒューズ用プラグが接し、ヒューズ膜の第3領域に第2金属層が形成されていてもよい。この場合、第1、第2および第3領域は、互いに分離された領域であり、第1および第2領域の間に第3領域が位置している。
6.平面視において前記ヒューズ膜を取り囲むように筒状に形成されたシールリング(たとえば銅を主成分とする金属材料からなるもの)をさらに含む、項1〜5のいずれか一項に記載の半導体装置。
この構成によれば、筒状のシールリングによってヒューズ膜が取り囲まれるので、ヒューズの切断時にヒューズを起点とするクラックが生じても、このクラックの広がりをシールリング内に押さえ込むことができる。これにより、多層配線構造を保護できるので、半導体装置の故障または特性劣化を抑制または防止できる。
7.銅を主成分とする導電性材料からなる下配線層を形成する工程と、
前記下配線層上にプラグ形成層を形成する工程と、
前記プラグ形成層に銅以外の金属を主成分とする導電性材料からなるヒューズ膜を形成する工程と、
前記プラグ形成層に、層間接続用プラグおよびヒューズ用プラグのための開口を形成する工程と、
前記開口に銅以外の金属を主成分とする導電性材料を埋め込んで前記層間接続用プラグおよび前記ヒューズ用プラグを形成し、前記ヒューズ用プラグを前記ヒューズ膜に結合させる工程と、
前記ヒューズ用プラグおよび前記層間接続用プラグに接続する上配線層を前記プラグ形成層よりも上層に形成する工程とを含む、半導体装置の製造方法。
この方法により、項2に記載した構造の半導体装置を製造できる。そして、層間接続用プラグとヒューズ用プラグとを同じ工程で形成できるので、少ない工程数で、ヒューズ膜に起因する故障または特性劣化を抑制または防止できる構造の半導体装置を作製できる。
8.前記ヒューズ膜を形成する工程が、前記下配線層よりも上層に、下部電極膜、絶縁膜および上部電極膜を有するキャパシタ構造を形成するとともに、前記上部電極膜と同一層に当該上部電極膜と同一金属材料からなる第1金属層を形成する工程を含む、項7記載の半導体装置の製造方法。
この方法により、項3に記載した構造の半導体装置を製造できる。そして、キャパシタの上部電極膜を形成する工程で、同時にヒューズ膜を構成する第1金属膜を形成できる。これにより、少ない工程数で半導体装置を製造できる。
9.前記プラグのための開口を形成する工程において、前記ヒューズ膜を形成するためのヒューズ膜用開口を同時に形成し、前記プラグを埋め込む工程において、前記ヒューズ膜の少なくとも一部を構成するように前記プラグと同一材料の金属を前記ヒューズ膜用開口に埋め込んで第2金属層(前記ヒューズ膜の一部)を形成する、項7または8記載の半導体装置の製造方法。
この方法により、項4に記載した構造の半導体装置を製造できる。そして、プラグ形成工程で同時にヒューズ膜を構成する第2金属層を形成できる。これにより、少ない工程数で半導体装置を製造できる。
この方法が項8の特徴と組み合わせられる場合には、ヒューズ膜用開口は、平面視において第1金属層の形成領域内に収まる領域に形成されることが好ましい。これにより、ヒューズ膜用開口を形成するためのエッチングを第1金属層で停止させることができるので、ヒューズ膜を構成する第2金属層の膜厚を正確に制御できる。第1金属層を設けない場合には、下層配線層に確実に達するようにプラグ用の開口のためのエッチング条件を定めると、ヒューズ膜用開口はヒューズ膜に必要な膜厚よりも深くなる。そのため、ヒューズ膜は必要以上の膜厚を有することになる。したがって、たとえば、レーザ加工によってヒューズ膜を切断(溶断)するとすれば、必要なレーザ光出力が大きくなる。そこで、第1金属層を予め形成しておき、この第1金属層によってヒューズ膜用開口を形成すれば、第2金属層の膜厚を必要十分な厚さに制御できる。
2 多層配線構造
3 パッシベーション膜
4 ヒューズ膜
5,51〜54,56〜57 最上層配線
6 シールリング
7 キャパシタ
8 ヒューズ用プラグ開口
9 プラグ
10 プラグ形成層
11〜19 層間絶縁膜
21〜27 エッチングストップ層
30 プラグ
31〜34 メタル配線
36 バリアメタル層36
37 環状金属プラグ
38 ポリシリコン配線層
39 バリアメタル層
41 第1金属膜
42 第2金属膜
43 バリアメタル層
44 金属膜
46 開口
47 パッド
48 環状の開口
49 凹部
61〜64 環状ビア
66 ヒューズ用プラグ開口
67 コンタクトプラグ開口
68 コンタクトプラグ開口
70 キャパシタ容量膜
71 下部電極
72 上部電極
76,77 ヒューズ用プラグ
78,79 ヒューズ用プラグ開口
80 ヒューズ用プラグ開口
80 プラグ開口
81 電極膜
84 電極膜
91,92 コンタクトプラグ
Claims (9)
- 銅を主成分とする導電性材料からなる下配線層と、
前記下配線層よりも上層に形成された上配線層と、
前記下配線層と前記上配線層との間を接続するための層間接続用プラグが形成されるプラグ形成層に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜と、
下部電極層、絶縁層および上部電極層を積層したキャパシタと、
前記ヒューズ膜と前記上配線層とを接続するように前記プラグ形成層に形成され、銅以外の金属材料を主成分とする導電性材料であって前記層間接続用プラグと同一材料で形成されたヒューズ用プラグとを含み、
前記上部電極層が上記下配線層よりも上層の金属層からなり、 前記ヒューズ膜が、前記上部電極層と同一層に当該上部電極層と同一材料で形成された第1金属層と、前記ヒューズ用プラグと同一層に当該ヒューズ用プラグと同一材料で前記第1金属層上に形成された第2金属層とを含む、半導体装置。 - 前記第2金属層が、前記第1金属層の形成領域内に収まっており、前記第1金属層の形成領域からのはみ出し部分を有していない、請求項1に記載の半導体装置。
- 前記ヒューズ用プラグと前記第2金属層とが一体化している、請求項1または2に記載の半導体装置。
- 平面視において前記ヒューズ膜を取り囲むように筒状に形成されたシールリングをさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記上配線層および前記ヒューズ膜を覆うパッシベーション膜をさらに含み、
前記パッシベーション膜には、前記シールリングの直上の位置に、平面視において、前記シールリングの内方の領域と当該シールリングの外方の領域とに前記パッシベーション膜を分離する環状の開口が形成されている、請求項4に記載の半導体装置。 - 銅を主成分とする導電性材料からなる下配線層を形成する工程と、
前記下配線層の一部で構成された下部電極膜上に絶縁膜および上部電極膜を積層してキャパシタ構造を形成するとともに、前記上部電極膜と同一層に銅以外の金属材料を主成分とする導電性材料であって当該上部電極膜と同一金属材料からなる第1金属層を形成する工程と、
前記下配線層上にプラグ形成層を形成する工程と、
前記プラグ形成層に、層間接続用プラグのためのコンタクトプラグ開口、ヒューズ用プラグのためのヒューズ用プラグ開口、およびヒューズ膜のためのヒューズ膜用開口を形成する工程と、
前記コンタクトプラグ開口、前記ヒューズ用プラグ開口および前記ヒューズ膜用開口に銅以外の金属を主成分とする導電性材料をそれぞれ埋め込んで、前記コンタクトプラグ開口内に前記層間接続用プラグを形成し、前記ヒューズ用プラグ開口内に前記ヒューズ用プラグを形成するとともに、前記ヒューズ膜用開口内の前記第1金属層上に第2金属層を形成して、前記第1金属層および前記第2金属層を含むヒューズ膜を形成し、かつ前記ヒューズ用プラグを前記ヒューズ膜に結合させる工程と、
前記ヒューズ用プラグおよび前記層間接続用プラグに接続する上配線層を前記プラグ形成層よりも上層に形成する工程とを含む、半導体装置の製造方法。 - 前記ヒューズ膜用開口は、平面視において前記第1金属層の形成領域内に収まる領域に形成される、請求項6に記載の半導体装置の製造方法。
- 前記ヒューズ用プラグ開口および前記ヒューズ膜用開口が一体化した開口であり、
前記ヒューズ用プラグと前記第2金属層とが前記一体化した開口内に一体化されて形成される、請求項6または7に記載の半導体装置の製造方法。 - 前記上配線層および前記ヒューズ膜を覆うパッシベーション膜を形成する工程と、
前記パッシベーション膜に、平面視において、前記ヒューズ膜を取り囲む環状の開口を形成する工程とをさらに含む、請求項6〜8のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011024390A JP5722651B2 (ja) | 2011-02-07 | 2011-02-07 | 半導体装置およびその製造方法 |
US13/367,964 US9082769B2 (en) | 2011-02-07 | 2012-02-07 | Semiconductor device and fabrication method thereof |
US14/742,817 US9659861B2 (en) | 2011-02-07 | 2015-06-18 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011024390A JP5722651B2 (ja) | 2011-02-07 | 2011-02-07 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012164831A JP2012164831A (ja) | 2012-08-30 |
JP5722651B2 true JP5722651B2 (ja) | 2015-05-27 |
Family
ID=46843926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011024390A Active JP5722651B2 (ja) | 2011-02-07 | 2011-02-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5722651B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10150164A (ja) * | 1996-11-19 | 1998-06-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2002110799A (ja) * | 2000-09-27 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005209903A (ja) * | 2004-01-23 | 2005-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
KR20060009444A (ko) * | 2004-07-22 | 2006-02-01 | 삼성전자주식회사 | 반도체 소자의 배선 및 그 형성방법. |
KR100979242B1 (ko) * | 2008-04-28 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
-
2011
- 2011-02-07 JP JP2011024390A patent/JP5722651B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012164831A (ja) | 2012-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9659861B2 (en) | Semiconductor device and fabrication method thereof | |
JP6075114B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5106933B2 (ja) | 半導体装置 | |
US7550850B2 (en) | Semiconductor device | |
JP5622433B2 (ja) | 半導体装置およびその製造方法 | |
JP2004297022A (ja) | 半導体装置及びその製造方法 | |
JP4949656B2 (ja) | 半導体装置およびその製造方法 | |
JP2010287831A (ja) | 半導体装置およびその製造方法 | |
JP2009123734A (ja) | 半導体装置及びその製造方法 | |
JP2004296904A (ja) | 半導体装置、半導体装置の製造方法 | |
JP4280204B2 (ja) | 半導体装置 | |
KR20170072416A (ko) | 반도체 장치 | |
JP5537137B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPWO2018037667A1 (ja) | 半導体装置、撮像装置、および半導体装置の製造方法 | |
KR101663836B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP2007019128A (ja) | 半導体装置 | |
US8729663B2 (en) | Semiconductor device | |
JP2008300675A (ja) | 半導体装置 | |
JP4609982B2 (ja) | 半導体装置およびその製造方法 | |
JP5722651B2 (ja) | 半導体装置およびその製造方法 | |
KR20100089545A (ko) | 퓨즈를 포함하는 반도체 소자 | |
EP2790211B1 (en) | Method of producing a through-substrate via in a semiconductor device and semiconductor device comprising a through-substrate via | |
JP2004273920A (ja) | 半導体装置 | |
JP5632766B2 (ja) | 半導体装置 | |
JP2007214284A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150305 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150326 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5722651 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |