JP2009123734A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ダイシング又はパッケージングに起因して半導体チップ内に生じるクラックがシールリングに到達するのを防止する。
【解決手段】シールリング３０の外部領域に該当するチップ外部領域３に於ける第１絶縁膜６内に、グローバル配線層の部分を除いて、配線層毎に、第１絶縁膜６の厚み方向に延在した密閉された空孔であるエアギャプ１０を、シールリング３０と並行に一列に配列することで、シールリング３０の外壁の周りを１周する１本のエアギャプ構造が配置されている。ダイシング等によりチップ周縁部から発生したクラック１２は、エアギャプ１０により上方向にその進行方向を変えられ、その後、１本のエアギャプ構造の延在方向に沿ってチップ外部領域３の最上位置に向かって進行し、シールリング３０に到達し得ない。
【選択図】図４

Description

この発明は、半導体装置の構成及びその製造技術に関する。

半導体装置は集積性や高速性を追い求め、その微細化が進んでいる。その一部である配線工程に於いても、配線の微細化が進んでいる。従来に於いては、微細化を押し進めることによって、高速化を同時に達成することが出来た。ところが、以前は問題にならなかった配線の遅延の比重が、微細化の進展に伴い、大きくなり、それが問題となってきた。配線が要因の遅延は配線抵抗Ｒと容量Ｃとの積に比例し、ＲＣ遅延と呼ばれている。配線抵抗Ｒを低下させるには、配線材料に比抵抗の低いＣｕを導入することが考えられ、130nmノード世代から徐々に配線材料としてＣｕが導入され始めた。これに対して、容量Ｃの対策としては、配線層間絶縁膜の材料として、低誘電率膜、いわゆるLow-k膜の導入が実施されている。90nmノードに於いて、k〜３程度の材料が配線層間絶縁膜の材料として使われている。65nmノード又は45nmノードではk〜2.7のUltra Low-k膜（以下、ULK膜と言う。）が用いられ、更に先の世代では、より一層に低誘電率のExtra Low-k膜（ELK膜）が用いられようとしている。

しかしながら、低誘電率膜は、以前に層間絶縁膜として用いられていたTEOS酸化膜或いはFSG膜に比べて、機械強度の点で劣っている。これらの低誘電率膜を層間絶縁膜として用いたところ、ダイシング及びパッケージング等のアセンブリ工程に於いて、半導体チップの端部に於いて層間絶縁膜の剥離が発生し易いことが分かった。そこで、これらの低誘電率膜を層間絶縁膜として用いる際には、パッケージの樹脂を工夫したり、或いは、レイアウトの工夫が検討されている。

ところで、層間絶縁膜の材料の低誘電率化を押し進めていくと、層間絶縁膜に相当する領域が真空状態にある、又は気体が封入された状態にある構造が、最も低誘電率の構造となる。これらの構造は、エアギャップ構造、エアブリッジ構造、又は空中配線等と呼ばれている。以下では、本実施の形態での記載をも含めて、この構造（層間絶縁膜中に形成された密閉された空間ないしは空孔）を、「エアギャップ」と称する。

とは言え、エアギャップ構造を有効素子領域（回路配線領域）内に用いても、エアギャップ構造の周辺の除去されずに残る部分の絶縁膜の誘電率が高ければ、その部分で配線遅延を招いてしまう。そのため、除去されない層間絶縁膜には低誘電率膜を用いることが好ましい。よって、この場合にも、半導体装置の機械強度の弱さを補う工夫が必要である。

特開２００７−１９０８０号公報 特開２００７−１１５９８８号公報 特開２００７−２０１１８２号公報

特許文献１には、パッケージの際のモールド樹脂の応力がLow-k膜に働くことによるクラックを防止するために、モールド樹脂とLow-k膜とが接触しない様に、半導体チップ端面のLow-k膜を内側に後退させる技術が開示されている。特許文献２には、パッケージの際のモールド樹脂の応力がLow-k膜に働くことによるクラックを防止するために、ダイシング部とシールリングとの間にスリットを入れ、当該スリットを応力緩和層として作用させる技術が開示されている。特許文献３には、シールリングが設けられる基板に不純物がドープされているため、この不純物層は強度が弱いために、チップ端部ではダイシング時にクラックの基点となってしまうため、ダイシング部とシールリング部との間の不純物層を取り除いてクラックの原因を取り除く技術が開示されている。以上の公知技術には、シールリングとダイシング領域との間で、積層された層間膜内部に閉じた空洞が設けられる形態が記載されている。しかしながら、これらの公知技術には、上記空洞をダミーメタルの間に設けるという発想は無い。

従来の半導体装置では、図１７の縦断面図に例示する様に、ダイシングを行う際に又はパッケージング工程の際に、ダイシングラインからクラック１２が発生し、クラック１２がシールリング３０に到達してシールリング３０が毀損されていた。このため、毀損された部分から水分がチップ内部の有効素子領域１まで到達し、それが動作不具合及び信頼性不良を誘発する原因と成っていた。このクラック１２は、この図１７の様にELK膜又はULK膜である層間膜６同士の界面でも発生するが、特に層間膜６とコンタクト層間膜５との間にあるエッチングストッパ膜（例えば、ＳｉＣ，ＳｉＣＮ，ＳｉＣＯ，ＳｉＮ又はその積層膜）と、層間膜との間の界面に沿って発生するものであり、上記の様な硬い膜であるエッチングストッパ膜と軟らかい膜であるELK膜又はULK膜との界面で発生する。

本発明は、斯かる状況を克服すべく成されたものであり、ダイシング工程及びパッケージング工程の後に於いてもクラックがシールリングにまで届かない、或いは、クラック自体が発生しない構造を有する半導体装置を実現することを、その目的としている。

本発明の主題では、コンタクト層間絶縁膜よりも低誘電率を有する第１絶縁膜の内で、シールリングが形成されているシールリング領域の外部の領域に、シールリングを周回的に取り囲む様に、その各々が第１絶縁膜の厚み方向に平行に延在されている複数個のエアギャップを、第１絶縁膜の厚み方向に沿って一列に配置している。

以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。

本発明の主題によれば、ダイシング工程又はパッケージング工程により半導体チップの端部からクラックが発生しても、当該クラックの進行方向がエアギャップにより第１絶縁膜の厚み方向に変更される結果、クラックがシールリングに達するのを防止することが出来る。これにより、ダイシング工程又はパッケージング工程に起因した半導体装置の信頼性の低下等の不良の発生を格段に抑制することが可能となる。

（実施の形態１）
図１は、本実施の形態に係る半導体装置が有する半導体チップ１００の構成を模式的に示す平面図である。図１に示す様に、回路配線領域（チップ内部の有効素子領域に相当）１の周囲を完全に取り囲む金属壁より成るシールリング３０が、配設されている。そして、シールリング３０が形成されるシールリング領域２の外側のチップ外部領域３には、シールリング３０の外壁に沿ってシールリング３０の周りを一周してシールリング３０を取り囲むエアギャップ１０が形成されている。このチップ外部領域３に設けられているエアギャップ１０の存在が、本実施の形態の中核部である。尚、参照符号１００ＰＥは、半導体チップ１００の周縁部を示している。

又、図２は、図１の構成の変形例に相当しており、エアギャップ１０がチップ外部領域３内にシールリング３０の外壁に沿って部分的に配設されている構成を示している。この場合には、各エアギャップ１０は、シールリング３０をその外側から部分的に取り囲んでいる。

図３は、図１又は図２のＡ１−Ａ２線に関する本半導体チップの縦断面構造を示す図である。図３に於いて、チップ内部領域１及びシールリング領域２に於ける構造は、従来の半導体チップの対応領域と同一の構造である。詳細すれば、次の通りである。

Ｓｉ基板４の上面上には、例えばＴＥＯＳ膜又はＯＳＧ膜から成るコンタクト層間絶縁膜５が形成されている。そして、コンタクト層間絶縁膜５にはコンタクトホールが形成されており、そのコンタクトホールをコンタクト層８が完全に充填している。このコンタクト層８は、例えばＷから成るプラグ層とその周囲に形成されたバリアメタルとから成る金属層である。コンタクト層８は第１層の配線９Ａ１とＳｉ基板４又はトランジスタ（図示せず。）とを電気的に繋ぐための層であり、ＣｕがＳｉ基板４に拡散するのを防ぐために、Ｃｕがコンタクト層８の材料としては用いられてはいない。加えて、コンタクト層間絶縁膜５の容量は信号の処理速度に対してはあまり影響を及ぼさないため、更に、トランジスタの埋め込み特性を良くしつつコンタクトホールを良好にエッチングで形成するために、通常、低誘電率膜がコンタクト層間絶縁膜５として用いられることはない。よって、コンタクト層間絶縁膜５は、十分な強度を有し、今回論じているクラックによる不良と言う問題点を生じさせることはない。

コンタクト層間絶縁膜５の上面と、パッドコンタクト層の絶縁膜７（例えば、ＳｉＮ膜より成る。）の直下に位置する層間絶縁膜６Ａ（例えば、ＦＳＧ膜、ＴＥＯＳ膜又はＨＤＰ酸化膜等より成る。）と間には、各配線層の配線等を覆う層間絶縁膜として、第１絶縁膜６が形成されている。但し、後述するグローバル配線層ＧＬの領域の第１絶縁膜６内には、後述するエアギャップ１０は配設されない。この第１絶縁膜６の誘電率は、配線の高速化の実現と言う既述の観点から、コンタクト層間絶縁膜５の誘電率よりも低く、第１絶縁膜６は所謂Low-k膜より成る。具体的には、第１絶縁膜６は、ＭＳＱ又はＳｉＯＣ等の無機系の材料、或いは、有機系樹脂の材料から成る。要は、第１絶縁膜６として使用可能なLow-k膜の種類は、多々あると言うことである。

第１絶縁膜６の厚み方向ないしは堆積方向に関する配線層は、大別して、最上層に位置する配線９Ａ６及びビアホールを充填するビア層９Ｂ６から成るグローバル配線層ＧＬと、その下方のファイン配線層ＦＬとから成る。この内、グローバル配線層ＧＬに於ける配線９Ａ６は例えば電極用配線を成し、グローバル配線層ＧＬ内のシールリング３０の最上層の配線の上面上には、例えば１ｗｔ％以下のＣｕを含むＡｌより成るパッドメタル層１１が配設される。この様に、最上層には電源用の配線等がレイアウトされる事が多く、そのための低抵抗化を目的として、グローバル配線層ＧＬに於いては、最上層の配線９Ａ６及びビア層９Ｂ６に関しては、ファイン配線層ＦＬ内の配線及びビア層と比較して、その幅寸法は広く且つその深さ寸法は深い。しかも、最上層の配線９Ａ６間の層間絶縁膜６Ａは既述の通りLow-k膜では無い層間絶縁膜６Ａであり、且つ、最上層の配線９Ａ６及びビア層９Ｂ６は、例えば１ｗｔ％以下のＡｌを含むＣｕより成る。従って、グローバル配線層ＧＬ内のシールリング３０の外部の領域に存在する隣り合う最上層の配線９Ａ６間の層間絶縁膜６Ａ内に、後述するエアギャップ１０を設ける必要性は無い。

図３に例示するファイン配線層ＦＬ内の各配線層の構成は、次の通りである。即ち、コンタクト層間絶縁膜５の上面上には、第１配線層の配線を成す第１配線９Ａ１（Ｃｕより成る。）が配設されている。又、チップ内部領域１内には、従来技術通りのエアギャップ１０Ｐが設けられている。そして、第１配線９Ａ１及び第１配線層内のエアギャップ１０，１０Ｐは、Low-k膜である第１絶縁膜６により被覆されている。第１配線層の直上の第２配線層には、シールリング３０の一部を成すビア層９Ｂ（Ｃｕより成る。）と、第２配線９Ａ２（Ｃｕより成る。）と、従来技術通りのエアギャップ１０Ｐとが配設されている。そして、これらの第２配線９Ａ２等は、Low-k膜である第１絶縁膜６により被覆されている。更にその上の第３配線層には、第３配線９Ａ３（Ｃｕより成る。）と、第３配線９Ａ３と繋がったビア層９Ｂ（Ｃｕより成る。）と、従来技術通りのエアギャップ１０Ｐとが、配設されている。そして、これらの第３配線９Ａ３等は、Low-k膜である第１絶縁膜６により被覆されている。更にその上の第４配線層には、第４配線９Ａ４（Ｃｕより成る。）と、第４配線９Ａ４と繋がったビア層９Ｂ（Ｃｕより成る。）とが配設されており、第４配線９Ａ４等は、Low-k膜である第１絶縁膜６により被覆されている。更にその上の第５配線層には、第５配線９Ａ５（Ｃｕより成る。）と、シールリング３０の一部を成すビア層９Ｂ（Ｃｕより成る。）とが配設されており、第５配線９Ａ５等は、Low-k膜である第１絶縁膜６により被覆されている。この様に、図３の構造例では、ファイン配線層ＦＬ内に、各配線層がＣｕ配線及びＣｕビア層を有する、第１配線層から第５配線層までの５つの配線層が、Low-k膜である第１絶縁膜の厚み方向乃至は堆積方向に沿って配設されている。尚、最近の半導体装置では、多いものでは、ファイン配線層ＦＬ内に、１０層程度の配線層を備えるものがある。

各配線層には、チップ内部領域（有効素子領域）１を覆う様に、シールリング３０が形成されている。シールリング３０は、半導体チップの内部に水分が進入することを防ぐことを目的として形成される。従って、有効素子領域への水分の進入を完全に防ぐ為に、チップ内部領域（有効素子領域）１の周囲１周に渡って、シールリング３０は形成される。シールリング３０は、通常、配線及びビア層と同工程で形成され、配線材料が配線及びビア層のホール内に完全に埋め込まれている。通常は、低抵抗化を目的として、Ｃｕ（及びＣｕの拡散防止のためのバリアメタル）が、シールリング３０の材料として用いられる。但し、コンタクト層間絶縁膜５に形成されたシールリング３０の部分の材料には、Ｃｕの使用ではなくて、コンタクト層８と同様に、Ｗが用いられる事が多い。

本実施の形態の中核的構成として、図１の半導体チップ１００の周縁部１００ＰＥから内部に向けてダイシング工程等によってクラックが発生することを前提とした上で、第１絶縁膜６の内で、シールリング３０が形成されているシールリング領域２から半導体チップ１００の周縁部１００ＰＥ迄のチップ外部領域３内に、複数層のエアギャップ１０が配置されている。即ち、第１乃至第５配線層の各配線層に配設された隣合う両配線９Ａｉ（ｉは１乃至５の範囲内の整数。各配線９Ａｉの配線幅は例えば６５ｎｍ〜７０ｎｍである。）の間の第１絶縁膜６の部分（分離幅は例えば６５ｎｍ〜７０ｎｍの値である。）には、第１絶縁膜６の厚み方向に平行に延在されており且つ密閉された空間ないしは空孔（例えば当該空間は真空状態にある。）である、エアギャップ１０が設けられている。そして、各配線層内のエアギャップ１０は、シールリング３０と平行となる様に、第１絶縁膜６の厚み方向に沿って一列に配置されている。これらの複数（ここでは５個。）のエアギャップ１０が第１絶縁膜６の厚み方向に沿って一列に配置されて成る構造体を、以下では、「１本のエアギャップ構造」と定義する。尚、本実施の形態では、エアギャップ１０の形成手法を問わない。又、図３では、最上層にパッドの層間膜７及びパッドメタル層１１を表記しているが、パッド構造には様々な種類があり、本実施の形態では、その構造を問わない。このチップ外部領域３の隣合う両配線９Ａｉはダミーメタルであり、通常、電気回路としての役割を果たすものではない。更に、チップ内部領域１に存在し配線９Ａｉ（ｉは１乃至５の範囲内の整数。）であって、ビア層９Ｂで繋がれていないものはダミーメタルであり、チップ内部領域１に存在し電気回路としての役割を果たす配線９ＡｉがＣＭＰによりディッシングされるのを低減し、各層ごとの金属の占有率を揃えるものである。以下に、１本のエアギャップ構造をシールリング３０の外部に配設したことによる利点について、図面を参照して記載する。

従来の技術では、ダイシング又はパッケージング等の際にクラック１２が発生した場合、クラック１２がシールリング３０にまで到達し、シールリング３０が破壊されていた（図１７）。そのため、シールリング３０に要求される防水の機能が役立たなくなり、半導体チップの内部に水分が進入することになった。

これに対して、本実施の形態では、既述の通り、シールリング３０の外部の領域３には、複数層のエアギャップ１０から成る１本のエアギャップ構造が存在する。若しダイシング等によってクラックが発生した場合には、図３の縦断面図を基調とする図４に模式的に示す様に、クラック１２はエアギャップ１０の部分にまで到達するが、エアギャップ１０の部分によってクラック１２の進行方向が上方に変わる。これは、クラック１２が進行する際に第１絶縁膜６を破壊するためにはある程度の力（エネルギー）が必要になるが、エアギャップ１０が並ぶ方向にクラック１２が進む場合には元々エアギャップ１０の部分が空孔であるために破壊するための力（エネルギー）が少なくてすむためである。よって、第１絶縁膜６よりも容易に破壊可能なエアギャップ１０の並ぶ第１絶縁膜６の厚み方向ないしは縦方向に、クラック１２の進行方向が変更される。

しかも、本実施の形態では、図３に例示する様に、エアギャップ１０が縦方向に複数の配線層内に連なって配列されているため、クラック１２は、図４に例示する通り、シールリング３０の外部に於いて且つシールリング３０と並行に、破壊が容易な上方向のエアギャップ１０の存在部分に順次にどんどん進んでいく。これにより、クラック１２はシールリング３０に到達することが出来ず、シールリング３０の破壊による不良は発生しない。更に、ダミーメタルを設けることにより、各層ごとの金属の占有率を揃えることができ、回路レイアウトルールを簡単に満たすことが出来る様になるためにチップの設計を容易にでき、図４の様にダミーメタルと第１絶縁膜６との界面をクラック１２が通りダミーメタル間にあるエアギャップ１０にクラック１２がより進行し易い様にすることが出来る。

尚、少なくとも一つのエアギャップ１０をチップ外部領域３内に設けることで、クラック１２の進行方向を当該エアギャップ１０に於いてその延在方向に変更させることが出来る利点は、認められる。

（実施の形態２）
本実施の形態は、実施の形態１に示したエアギャップ構造の製造方法に関する。特に、その特徴点は、チップ内部領域（有効素子領域）１内のエアギャップ１０Ｐとシールリングの外側のチップ外部領域３内のエアギャップ１０とを同工程に於いて同時に形成する点にある。同時に両者１０，１０Ｐを形成することにより、工程を増やすこと無く、目的のエアギャップ構造を形成することが出来る。

以下に、エアギャップ１０を形成する方法の１例を示す。以下に例示される製造方法は、ドライエッチング法によって配線をマスクに層間絶縁膜をエッチングし、隣り合う配線間に出来た溝に密閉された空孔が出来る様に絶縁膜を成膜することでエアギャップ１０を形成する方法である。尚、以下では、層間絶縁膜を成す第１絶縁膜６は、１種類のLow-k膜から成るものとされているが、これに限定される訳ではなく、第１絶縁膜６は複数種類のLow-k膜によって成立っていても良い。この場合にも、上記の利点が同様に得られることは勿論である。

ここでは、第ｉ番目（ｉは１以上の整数。）の配線層ＩＣＬｉを、製造方法の記載の出発点として考える。第（ｉ−１）番目の配線層の第１絶縁膜６ないしはＳｉ基板４（ｉ＝１の場合）の上面上に、第１絶縁膜６ないしはコンタクト層間絶縁膜５（ｉ＝１の場合）を形成する。そして、通常のデュアルダマシン形成フローに従い、有効素子領域１内のビア層が充填されるべきビアホール及びＣｕから成る配線が充填されるべき配線溝、シールリング領域２に於けるシールリング３０がその中に形成されるべき溝、チップ外部領域３に於けるシールリング３０の外周に隣接した溝を形成し、各溝をメタル（例えばＣｕ及びバリアメタル）で埋め込む。尚、ｉ＝１の場合には、シールリング３０がその中に形成されるべき溝の内のビアホールには、Ｃｕ及びバリアメタルではなくて、Ｗ及びバリアメタルが埋め込まれる。その上で、余分なメタルをＣＭＰ法等で除去することにより、第ｉ番目の配線層ＩＣＬｉに於ける配線９Ａｉ及びビア層９Ｂｉ及びダミーメタルが形成される（図５（Ａ）参照。）。

引き続いて、配線９Ａｉのメタルをマスクとして、第ｉ番目の配線層ＩＣＬｉに於ける第１絶縁膜６をエッチングして、各配線９Ａｉを露出させる（図５（Ｂ）参照。）。この工程により、チップ外部領域３に於いて、隣接する配線９Ａｉ間に、後述するエアギャップ１０を形成すべき溝部１０Ｈが形成される。

続いて、バリア絶縁膜である第１絶縁膜６の上部にステップカバレージ（段差被覆性）の低い第１絶縁膜６を堆積することによって、隣接Ｃｕ配線９Ａｉ間に、第１絶縁膜６が堆積されずに真空状態で密閉された空孔であるエアギャップ１０，１０Ｐが形成される（図５（Ｃ）参照。）。この工程では、エアギャップ１０Ａの形成と同時に、シールリング外周の溝１０Ｈの間にも、エアギャップ１０が形成される。

引き続いて、ＣＭＰ法により堆積された第１絶縁膜６の平坦化を行い、第（ｉ＋１）番目の配線層に於ける、配線層間絶縁膜としての第１絶縁膜６が形成される（図５（Ｄ）参照。）。

この後、通常のダマシン法のフローに従い、有効素子領域であるチップ内部領域１に於けるビアホールＢＨ及び配線が充填されることとなる溝ＩＣＨ、シールリングとなる溝ＢＨ，ＩＣＨ、チップ外部領域３に於けるシールリング外周に隣接した溝ＩＣＨを形成する（図６（Ｅ）参照。）。

最後に、メタル（例えばＣｕ）の対応する溝への埋め込みと余分なメタルの除去とをＣＭＰにより行うことで、第（ｉ＋１）番目の配線層ＩＣＬ（ｉ＋１）が完成する（図６（Ｆ）参照。）。図６（Ｆ）に示す様に、第（ｉ＋１）番目の配線層ＩＣＬ（ｉ＋１）は、ビア層９Ｂ（ｉ＋１）及び配線９Ａ（ｉ＋１）を備える。そして、シールリング３０は、第ｉ番目の配線層ＩＣＬｉ及び第（ｉ＋１）番目の配線層ＩＣＬ（ｉ＋１）に於いては、各メタル層９Ｂｉ，９Ａｉ，９Ｂ（ｉ＋１）及び９Ａ（ｉ＋１）の結合体から成る。

以上に記載した工程を所望の回数繰り返すことで、実施の形態１に記載した半導体装置が形成される。この様に、ダミーメタルをチップ外部領域３に設けることにより、簡単に目的のエアギャップ１０を得ることが出来る。

尚、基本的には、以上に記載した製造方法の技術的着想を、後述する各実施の形態３〜６にも適用可能である。

又、上記の製造方法以外にも、犠牲膜を気化する方法等、複数のエアギャップ形成方法がある。本発明では、例示した製造方法以外の方法でも、同様の効果が得られる。

（実施の形態３）
本実施の形態の特徴点は、実施の形態１に於いて既述した「１本のエアギャップ構造」を、チップ外部領域３に於けるシールリング３０の周囲部分に、複数本分の数を設ける点にある。即ち、シールリング３０の外側部分に配置されたエアギャップ構造が、複数本の数で以って形成されている。その他の構成要素は、実施の形態１の場合と同様である。以下、本実施の形態の特徴点を、図面を用いて記載する。

図７は、図３に相当する、本実施の形態に係る半導体チップ１００の構成を示す縦断面図である。図３の場合との相違点は、次の通りである。即ち、図３の場合では、第１エアギャップ１０が第１絶縁膜６の厚み方向に沿って一列に配列して成る第１エアギャップ構造のみが、シールリング３０の周囲部分に、配置されていた。それに対して、図７では、第１エアギャップ構造の更に外側に、第１エアギャップ構造と平行に第１絶縁膜６の厚み方向に延在して成る第２エアギャップ構造が配設されている点にある。この第２エアギャップ構造は、第１エアギャップ１０と同一の形状・同一の寸法を備える第２エアギャップ１０Ａが各配線層内に設けられ且つ第１絶縁膜６の厚み方向に沿って一列に配列することによって形成されている。勿論、図７に代えて、エアギャップ構造の本数を３以上に設定しても良い。チップ外部領域３の配線９Ａｉ（ｉは１乃至５の範囲内の整数。）はダミーメタルであり、通常、電気回路としての役割を果たすものではない。更に、チップ内部領域１に存在し配線９Ａｉ（ｉは１乃至５の範囲内の整数。）であって、ビア層９Ｂで繋がれていないものはダミーメタルである。この様な構造を有する本実施の形態の利点は、次の通りである。

即ち、実施の形態１では、第１エアギャップ１０によってクラック１２の進行方向を上方向に変えてシールリング３０がクラック１２により破壊されることを防いでいた。しかし、何らかの影響で再度クラック１２の進行方向がシールリング３０側に向かう横向きに変わってしまうと、クラック１２がシールリング３０まで到達してしまう蓋然性がある。これに対して、本実施の形態では、複数本のエアギャップ構造が配置されているため、仮にクラック１２の進行方向が横向きに変わっても、再度エアギャップで進行方向が上向きに変わり、シールリング３０をクラック１２の進行から保護することが出来る（図７参照。）。図７ではエアギャップ構造が２本の場合を例示しているが、エアギャップ構造を３本以上に設定すると、更に一層の防御効果を期待することが出来る。尚、エアギャップ１０，１０Ａの部分は、最小幅の配線と最小幅の分離幅とで形成可能であるため、複数本のエアギャップ構造の配置に必要な領域は大きくはない。

（実施の形態４）
本実施の形態の特徴点は、半導体チップの角の部分（コーナー部）に配置されたエアギャップ構造の本数ｉが、その他の部分（特に半導体チップの側面に平行な部分）に配置されたエアギャップ構造の本数ｊよりも多く設定されている点にある（ｉ＞ｊ）。以下、図面を参照しつつ、本実施の形態の特徴点とその利点について記載する。

図８は、本実施の形態に係る半導体装置が有する半導体チップ１００の平面図であり、既述した図１に対応する図面である。図８が図１と相違する点は、図８の破線で囲まれた領域ＬＣに於けるエアギャップ構造の配設（本数）にある。

ここで、図９は、図８に示す、コーナー部である領域ＬＣの拡大平面図である。又、図１０は、図９に於けるＢ１−Ｂ２線に関する構造を示す縦断面図である。図９及び図１０に例示する様に、半導体チップ１００のコーナー部のチップ外部領域３に於いては、シールリング３０の外側近傍部に、４本のエアギャップ構造が所定の間隔を隔てて連続的に配設されている。即ち、第１エアギャップ構造は、各配線層に設けられている第１エアギャップ１０が第１絶縁膜６の厚み方向に沿って一列に配列することにより構成されており、しかも、第１エアギャップ構造（従って、各第１エアギャップ１０）はシールリング３０の外壁を１周分に亘って完全に取り囲んでいる。そして、第１エアギャップ構造に隣接する第２エアギャップ構造は、各配線層に設けられている第２エアギャップ１０Ａが第１絶縁膜６の厚み方向に沿って一列に配列することにより構成されており、コーナー部に於けるシールリング３０の外壁部分に対面している。更に、第２エアギャップ構造に隣接する第３エアギャップ構造は、各配線層に設けられている第３エアギャップ１０Ｂが第１絶縁膜６の厚み方向に沿って一列に配列することにより構成されており、同じく、第１及び第２エアギャップ構造を挟んで、コーナー部に於けるシールリング３０の外壁部分に対面している。更に、その外側には、各配線層に設けられている第４エアギャップ１０Ｃが第１絶縁膜６の厚み方向に沿って一列に配列することにより構成されて成る第４エアギャップ構造が、配置されている。コーナー部に於けるシールリング３０の延在方向に沿った第４エアギャップ構造の長手方向の寸法は、その配置位置の関係上、その他のエアギャップ構造のそれよりも、一番短く設定されている。チップ外部領域３の配線９はダミーメタルである。

他方、図８及び図９に示す本例では、半導体チップ１００の側面部に面したシールリング３０の外壁部分に対面したエアギャップ構造の本数は、１本である。

本実施の形態に於ける利点は、以下の通りである。即ち、パッケージングによりクラックが入る理由は、パッケージングで半導体チップが樹脂に封入されるが、半導体チップを構成する第１絶縁膜６の応力と樹脂の応力とに差があり、樹脂の応力の方が大きく、その結果、動作温度変化等に応じて、第１絶縁膜６に強いストレスが生じ、第１絶縁膜６の剥離が発生するのである。この樹脂からの応力は半導体チップ１００の角で最も大きくなる。よって、クラックは半導体チップの角で最も発生し易い。又、ダイシング工程に於いても、半導体チップの角は、縦方向にダイシングされる際と横方向にダイシングされる際の２回の衝撃を受けるため、最もクラックが発生し易い箇所であると言える。この点、本実施の形態では、半導体チップの角に於ける第１絶縁膜６内に複数本のエアギャップ構造を配置しているので、半導体チップの角でクラック１２が発生しても、クラック１２がシールリング３０まで到達する可能性が極めて低くなる。

（実施の形態５）
本実施の形態は、パッケージングによって半導体チップ１００の周辺部１００ＰＥ近傍部に樹脂から応力が加わった場合に於いても、周辺部１００ＰＥからシールリング３０に向けて第１絶縁膜６内にクラック１２が発生することを防止する構造を提案するものである。要するに、本実施の形態に係る半導体装置の半導体チップの構造上の中核は、チップ外部領域３内の第１絶縁膜６の内で、シールリング３０の外壁近傍部分とダイシングが行われる周辺部１００ＰＥの近傍部分とに、各々、少なくとも１本のエアギャップ構造が設けられている点にある。勿論、本実施の形態に於いても、既述した実施の形態１〜４と同様に、グローバル配線層ＧＬ（図３参照。）内の第１絶縁膜６内には、その不必要性の観点から、如何なるエアギャップも形成されてはいない。又、各近傍領域の１本のエアギャップ構造は、少なくとも一つのエアギャップから構成されていても良い。但し、その場合には、各近傍領域の対応し合うエアギャップ同士は同一配線層に属していることが必要である。以下、図面を参照して、本実施の形態の中核部の構造及びその利点を記載する。

図１１は、本実施の形態に係る半導体装置が有する半導体チップの構成を示す縦断面図である。図１１に於いて、シールリング３０の領域２の外側のチップ外部領域３は、チップ外部のシールリング近傍領域１３と、チップ外部のダイシング近傍領域１４とを含んでおり、半導体チップ１００の周辺部１００ＰＥとその更なる外側領域とは、図７に於いては、ダイシングにより切断された領域１５として規定されている。

図１１に示す通り、チップ外部のシールリング近傍領域１３には、１本の第１エアギャップ構造がシールリング３０の外壁に並行対面して第１絶縁膜６内に形成されている。そして、既述の通り、各配線層に配置されているエアギャップ１０は、第１絶縁膜６の内のシールリング３０の近傍領域に配置されており、且つ、第１絶縁膜６の厚み方向に平行に延在されている密閉された空孔である。当該１本の第１エアギャップ構造は、望ましくは図１に示す様にシールリング３０の外壁の周囲を１周に渡って完全に取り囲んでいても良いし、或いは、図２に示す様にシールリング３０の外壁の周囲を部分的に取り囲んでいても良い。

更にシールリング３０の外壁の周囲領域には、図１１に示す様に、チップ外部のダイシング近傍領域１４に於いて、１本の第２エアギャップ構造が、第１エアギャップ構造をその間に挟んで、シールリング３０の外壁に並行対面して第１絶縁膜６内に配置されている。そして、既述の通り、各配線層に配置されているエアギャップ１０Ａは、第１絶縁膜６の内の半導体チップ周縁の近傍領域に配置されており、且つ、第１絶縁膜６の厚み方向に平行に延在されていると共に、対応する第１エアギャップ１０と同一の配線層内に配置されている密閉された空孔である。勿論、当該１本の第２エアギャップ構造は、望ましくは図１に示す様にシールリング３０の外壁の周囲を１周に渡って完全に取り囲んでいても良いし、或いは、図２に示す様にシールリング３０の外壁の周囲を部分的に取り囲んでいても良い。チップ外部領域３の配線９Ａｉ（ｉは１乃至５の範囲内の整数。）はダミーメタルであり、通常、電気回路としての役割を果たすものではない。更に、チップ内部領域１に存在し配線９Ａｉ（ｉは１乃至５の範囲内の整数。）であって、ビア層９Ｂで繋がれていないものはダミーメタルである。

第１絶縁膜６を介在させて各エアギャップ１０，１０Ａを挟み込んでいる両配線の各々の幅寸法は、既述した通り、例えば６５ｎｍ〜７０ｎｍの値に設定されており、他方で、シールリング領域２の端部からチップ外部のダイシング近傍領域１４の端部までの距離は１０μｍ〜２０μｍである。従って、シールリング領域２の端部からチップ外部のダイシング近傍領域１４の端部までの範囲内にある第１絶縁膜６中に、十分に余裕を持って、第１及び第２エアギャップ構造を配置することは可能である。

尚、第１及び第２エアギャップ構造の各々の本数を、複数本にしても良いことは勿論である。

本実施の形態による利点は以下の通りである。

パッケージングによる第１絶縁膜６の剥離のメカニズムは、既述した様に、樹脂からの応力を受けることで発生する。本実施の形態では、既述の通り、ダイシングを行った領域１５の近傍領域１４の第１絶縁膜６内に第２エアギャップ１０Ａが存在している。従って、図１２の平面図に模式的に示す様に、第２エアギャップ１０Ａは、密閉された空洞であるために、パッケージングの際に樹脂１６からの応力１７を受けて簡単に変形する。第２エアギャップ１０Ａが図１２に示す様に変形すると、応力１７はその変形で緩和されて、第２エアギャップ構造から半導体チップ内部へ伝わる緩和された応力１８は、樹脂１６からの応力１７よりも遥かに小さい値となる。これにより、チップ外部領域３内の第１絶縁膜６内にクラック１２が生じにくくなる。更に、第１エアギャップ１０が緩和された応力１８を吸収してしまい、樹脂１６からの応力は消滅してしまい、シールリング３０に到達し得る様なクラック１２は発生しない。

尚、ダイシングを行った部分の近傍領域１４に配置される第２エアギャップ１０Ａより成る第２エアギャップ構造の本数を複数本に設定すれば、既述した応力緩和効果を更に一層高めることが可能である。

（実施の形態６）
本実施の形態に係る半導体装置の製造方法の中核部は、レーザーダイシングを用いる場合であって、半導体ウエハのダイシングライン上に於ける第１絶縁膜の各配線層の部分に予めエアギャップを設けておき、その上でレーザーダイシングによってＳｉ基板を溶解させて配線層部を劈開する点にある。以下、図面を参照して、本実施の形態の製造方法及びその利点を記載する。

図１３は、回路配線領域（図示せず。）及びシールリング（図示せず。）等がＳｉ基板上に形成された半導体ウエハの内でレーザーダイシングを行う部分を拡大化して示す縦断面図である。図１３に例示する様に、レーザー光を照射する領域１９内にある第１絶縁膜６に於いて、グローバル配線層の部分を除いて、各配線層には、第１絶縁膜６を介在させて隣り合う配線で挟まれたエアギャップ１０が形成されている。そして、これらのエアギャップ１０は、ダイシングライン部に位置する１本のエアギャップ構造を成している。配線９Ａはダミーメタルであり、通常、電気回路としての役割を果たすものではない。

レーザーダイシングの工程では、Ｓｉ基板４のみを溶解し得る光の波長を選択した上で、当該波長を有するレーザー光２０を半導体ウエハの上記ダイシングライン部に照査して、図１４の縦断面図に模式的に示す様に、ダイシングライン部直下のＳｉ基板４の部分２１を溶解する。

その後、Ｓｉ基板４の内でレーザー光２０の照射により溶解した部分２１の上に残った第１絶縁膜６を劈開して、半導体ウエハから半導体チップへと分離する。しかし、劈開をする際に溶解部分２１上の第１絶縁膜６には大きなストレス２３が生じ、図１５に例示する様に、当該ストレス２３によりクラック２２が半導体チップ内の第１絶縁膜６に入ってしまうことがある。

しかしながら、本実施の形態では、図１３に示す様に、レーザーダイシングにより溶解されるＳｉ基板の部分上の第１絶縁膜６の部分内に予め既述したエアギャップ構造が形成されている。この様に、レーザーダイシング後の劈開を行う際に、溶解領域２１の直上の第１絶縁膜６の部分内に密閉された空孔乃至は空洞であるエアギャップ１０が形成されているために、第１絶縁膜６よりも強度的に弱いエアギャップ１０が形成された方向にストレス２３が大きく掛かり、エアギャップ１０が一列に配列された方向に沿って劈開が進む。このため、劈開の際に於いて、半導体チップの方向へのストレス２３は比較的小さくなり、半導体チップ内の第１絶縁膜６内にクラックが生じにくくなる（図１６参照。）。劈開後には、半導体チップの周辺端部に、ストレス２３によって密閉構造が破壊されたエアギャップ１０の残部が窪んだ凹部１０Ｒとして残る。

（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

本発明は、例えば、半導体チップの内部の有効素子領域（回路配線領域）に於ける多層配線がダマシン法により形成されており、且つ、上記有効素子領域内の配線用層間絶縁膜を成す第１絶縁膜の誘電率がコンタクト層間絶縁膜のそれよりも低いLow-k膜で形成されている半導体チップを有する半導体装置に適用して好適である。

本発明の実施の形態１に係る半導体装置が有する半導体チップの構成を模式的に示す平面図である。 本発明の実施の形態１に係る半導体装置が有する半導体チップの構成の変形例を模式的に示す平面図である。 本発明の実施の形態１に係る半導体装置が有する半導体チップの構成を示す縦断面図である。 本発明の実施の形態１に係る半導体装置が呈する効果を示す縦断面図である。 本発明の実施の形態２に係る半導体装置が有する半導体チップの製造方法を示す縦断面図である。 本発明の実施の形態２に係る半導体装置が有する半導体チップの製造方法を示す縦断面図である。 本発明の実施の形態３に係る半導体装置が有する半導体チップの構成及び効果を示す縦断面図である。 本発明の実施の形態４に係る半導体装置が有する半導体チップの構成を模式的に示す平面図である。 本発明の実施の形態４に係る半導体装置が有する半導体チップのコーナー部の構成を拡大化して模式的に示す平面図である。 図９のＢ１−Ｂ２線に関する縦断面図である。 本発明の実施の形態５に係る半導体装置が有する半導体チップの構成を示す縦断面図である。 本発明の実施の形態５に係る半導体チップが有する効果を模式的に示す平面図である。 本発明の実施の形態６に係る半導体製造方法で用いられる半導体ウエハのレーザー光照射領域の構成を模式的に示す縦断面図である。 半導体ウエハのレーザー光照射領域に対してレーザー光を照射してＳｉ基板を溶解する工程を示す縦断面図である。 半導体チップ分離工程に於ける問題点を模式的に例示する縦断面図である。 本発明の実施の形態６に係る半導体製造方法の利点を模式的に示す縦断面図である。 従来技術に係る半導体装置が有する半導体チップに於ける問題点を模式的に示す縦断面図である。

符号の説明

１ チップ内部領域（有効素子領域）、２ シールリング領域、３ チップ外部領域（ダイシングライン）、４ Ｓｉ基板、５ コンタクト層間絶縁膜、６ 第１絶縁膜、７ パッドコンタクト層の絶縁膜、８ コンタクト層、９Ａ１〜９Ａ６ 配線、９Ｂ，９Ｂ６ ビア層、１０，１０Ａ エアギャップ、１１ パッドメタル層、１２ クラック、１３ チップ外部のシールリング近傍領域、１４ チップ外部のダイシング近傍領域、１５ ダイシングにより切断された領域、１６ 樹脂、１７ 樹脂から受ける応力、１８ エアギャップの変形により緩和された応力、１９ レーザー光を照射する領域、２０ レーザー光、２１ レーザー光により溶解したＳｉ基板、２２ 劈開の衝撃で生じたクラック、３０ シールリング、１００ 半導体チップ、１００ＰＥ 半導体チップの周辺部。

Claims (8)

1. 半導体基板と、
   前記半導体基板の上面上に形成されたコンタクト層間絶縁膜と、
   前記コンタクト層間絶縁膜の上面上に形成されており、前記コンタクト層間絶縁膜よりも低誘電率を有する第１絶縁膜と、
   前記コンタクト層間絶縁膜の下面から前記第１絶縁膜の最上面に至るまでに前記コンタクト層間絶縁膜中及び前記第１絶縁膜中に前記第１絶縁膜の厚み方向に沿って形成されており、前記半導体基板上に形成される回路配線領域を周回的に取り囲むシールリングとを備える半導体チップを備えており、
   前記半導体チップは、
   前記第１絶縁膜の内で、前記シールリングが形成されているシールリング領域から前記半導体チップの周縁迄のチップ外部領域内に配置されており、且つ、前記第１絶縁膜の前記厚み方向に平行に延在されていると共に、密閉された空孔である、少なくとも一つのエアギャップを更に備え、
   前記チップ外部領域内の前記第１絶縁膜内に前記エアギャップを挟む２つの配線を有することを特徴とする、
   半導体装置。
2. 請求項１記載の半導体装置であって、
   各々が前記エアギャップに相当する複数個のエアギャップが、前記第１絶縁膜の前記厚み方向に沿って一列に配置されていることを特徴とする、
   半導体装置。
3. 請求項２記載の半導体装置であって、
   前記半導体チップは、
   前記第１絶縁膜の前記チップ外部領域内であって且つ前記複数個のエアギャップの配置位置の外側位置に配置されていると共に、前記複数個のエアギャップと平行に、前記第１絶縁膜の前記厚み方向に沿って一列に配置されている複数個の第２エアギャップを更に備えており、
   前記複数個の第２エアギャップの各々は、前記第１絶縁膜の前記厚み方向に平行に延在されている密閉された空孔であることを特徴とする、
   半導体装置。
4. 請求項２又は３に記載の半導体装置であって、
   前記複数個のエアギャップの各々が、前記シールリングの外側に於いて、前記シールリングを完全に取り囲む様に周回的に配置されていることを特徴とする、
   半導体装置。
5. 請求項４記載の半導体装置であって、
   前記半導体チップは、
   前記第１絶縁膜の前記チップ外部領域の内で前記半導体チップのコーナー部に面した領域に於いては、前記複数個のエアギャップを複数個の第１番目のエアギャップと定義すると、前記複数個のエアギャップの配置位置の外側位置に配置されていると共に、前記複数個のエアギャップと平行に、前記第１絶縁膜の前記厚み方向に沿って一列に配置されている、その各々が前記第１絶縁膜の前記厚み方向に平行に延在されている密閉された空孔である、複数個の第１エアギャップ乃至複数個の第ｉ番目エアギャップ（ｉは２以上の整数）を備えており、
   前記第１絶縁膜の前記チップ外部領域の内で前記半導体チップの側面部に面した領域に於いては、前記複数個のエアギャップを複数個の第１番目のエアギャップと定義すると、前記複数個のエアギャップの配置位置の外側位置に配置されていると共に、前記複数個のエアギャップと平行に、前記第１絶縁膜の前記厚み方向に沿って一列に配置されている、その各々が前記第１絶縁膜の前記厚み方向に平行に延在されている密閉された空孔である、複数個の第１エアギャップ乃至複数個の第ｊ番目エアギャップ（ｊは１以上の整数）を備えており、
   ｉ＞ｊという関係が成立することを特徴とする、
   半導体装置。
6. 半導体基板と、
   前記半導体基板の上面上に形成されたコンタクト層間絶縁膜と、
   前記コンタクト層間絶縁膜の上面上に形成されており、前記コンタクト層間絶縁膜よりも低誘電率を有する第１絶縁膜と、
   前記コンタクト層間絶縁膜の下面から前記第１絶縁膜の最上面に至るまでに前記コンタクト層間絶縁膜中及び前記第１絶縁膜中に前記第１絶縁膜の厚み方向に沿って形成されており、前記半導体基板上に形成される回路配線領域を周回的に取り囲むシールリングとを備える半導体チップを備えており、
   前記半導体チップは、
   前記第１絶縁膜の内の、前記シールリングが形成されているシールリング領域から前記半導体チップの周縁迄のチップ外部領域の内で、前記シールリングの近傍領域に配置されており、且つ、前記第１絶縁膜の前記厚み方向に平行に延在されていると共に、密閉された空孔である、少なくとも一つの第１エアギャップと、
   前記第１絶縁膜の内の前記チップ外部領域の内で、前記半導体チップの前記周縁の近傍領域に配置されており、且つ、前記第１絶縁膜の前記厚み方向に平行に延在されていると共に、前記第１エアギャップと同一の配線層内に配置されており、しかも、密閉された空孔である、少なくとも一つの第２エアギャップとを更に備え、
   前記チップ外部領域内の前記第１絶縁膜内に前記第１エアギャップを挟む２つの配線を有することを特徴とする、
   半導体装置。
7. 第ｉ番目（ｉは１以上の整数）の配線層に於いて、（１）ｉが１であるときには、半導体基板の上面上に形成されたコンタクト層間絶縁膜の内で少なくもシールリングが形成されるべきシールリング領域内の部分内にビア層を形成すると共に、前記コンタクト層間絶縁膜の内でシールリング領域の内側に位置するチップ内部領域の部分の上に及びシールリング領域の外側に位置するチップ外部領域の部分の上にそれぞれ少なくとも隣り合う配線を形成し、且つ、前記シールリング領域内の前記ビア層の上に一つの前記配線を形成する一方、（２）ｉが２以上のときには、前記半導体基板の上面上方に形成されており且つ前記コンタクト層間絶縁膜よりも低誘電率を有する第１絶縁膜の内で少なくも前記シールリング領域内の部分内に前記ビア層を形成すると共に、前記第１絶縁膜の内で前記チップ内部領域の部分の上に及び前記チップ外部領域の部分の上にそれぞれ少なくとも隣り合う配線を形成し、且つ、前記シールリング領域内の前記ビア層の上に一つの前記配線を形成する工程と、
   （１）ｉが１であるときには、前記コンタクト層間絶縁膜の内で前記チップ内部領域の部分の上に形成された前記隣り合う配線間の第１溝内に及び前記コンタクト層間絶縁膜の内で前記チップ外部領域の部分の上に形成された前記隣り合う配線間の第２溝内に、それぞれ、密閉された空孔であり且つ前記第１絶縁膜の厚み方向に平行に延在する第１及び第２エアギャップを形成する様に且つ前記コンタクト層間絶縁膜の上に形成された全ての配線を被覆する様に、前記第１絶縁膜を前記コンタクト層間絶縁膜の上に堆積した上で、当該堆積後の第１絶縁膜の上面を平坦化する一方、（２）ｉが２以上のときには、前記第１絶縁膜の内で前記チップ内部領域の部分の上に形成された前記隣り合う配線間の第１溝内に及び前記第１絶縁膜の内で前記チップ外部領域の部分の上に形成された前記隣り合う配線間の第２溝内に、それぞれ、密閉された空孔であり且つ前記第１絶縁膜の厚み方向に平行に延在する第１及び第２エアギャップを形成する様に且つ前記第ｉ番目の配線層に於ける前記第１絶縁膜の上に形成された全ての配線を被覆する様に、第（ｉ＋１）番目の配線層用の前記第１絶縁膜を前記第ｉ番目の配線層用の前記第１絶縁膜の上に堆積した上で、当該堆積後の第１絶縁膜の上面を平坦化する工程とを備えたことを特徴とする、
   半導体装置の製造方法。
8. 半導体ウエハ内の第１絶縁膜の内で、半導体基板のみを溶解し得る波長を有するレーザー光を照射するレーザーダイシング部に該当する部分の各配線層内に、前記第１絶縁膜の厚み方向に延在しており且つ密閉された空孔であるエアギャップが配設された前記半導体ウエハの前記レーザーダイシング部に対して、前記レーザー光を照射して、前記レーザーダイシング部の直下に位置する前記半導体基板の部分を溶解する工程と、
   前記半導体ウエハの前記半導体基板の被溶解部分から、前記半導体基板の前記被溶解部分の直上の前記レーザーダイシング部を劈開して、前記半導体ウエハから半導体チップを分離する工程とを備えたことを特徴とする
   半導体装置の製造方法。

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