JP2006120988A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2006120988A
JP2006120988A JP2004309579A JP2004309579A JP2006120988A JP 2006120988 A JP2006120988 A JP 2006120988A JP 2004309579 A JP2004309579 A JP 2004309579A JP 2004309579 A JP2004309579 A JP 2004309579A JP 2006120988 A JP2006120988 A JP 2006120988A
Authority
JP
Japan
Prior art keywords
wiring
lower layer
insulating film
semiconductor device
inter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004309579A
Other languages
English (en)
Other versions
JP4106048B2 (ja
Inventor
Tetsuya Ueda
哲也 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004309579A priority Critical patent/JP4106048B2/ja
Priority to US11/253,568 priority patent/US7473632B2/en
Publication of JP2006120988A publication Critical patent/JP2006120988A/ja
Application granted granted Critical
Publication of JP4106048B2 publication Critical patent/JP4106048B2/ja
Priority to US12/277,933 priority patent/US7622807B2/en
Priority to US12/603,197 priority patent/US7749891B2/en
Priority to US12/786,156 priority patent/US7830014B2/en
Priority to US12/897,416 priority patent/US8034707B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

【課題】 アライメントずれが生じる場合に、配線にダメージを与えることがなく、また、AirGapと接続孔とが貫通することがない半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、第１の絶縁膜１０１中に複数の下層配線１０３を形成する工程と、下層配線１０３間に存在する部分を除去して配線間ギャップ１０６を形成する工程と、下層配線１０３と配線間ギャップ１０６が形成された第１の絶縁膜１０１との上に、エアギャップ１０８が形成されるように、第２の絶縁膜１０７を形成する工程と、第２の絶縁膜１０７中に、下層配線１０３と接続するビア１０９を形成すると共に、ビア１０９と接続する上層配線１１０を形成する工程とを備える。ビア１０９は、エアギャップ１０８が隣り合って形成されていない下層配線１０３と接続するように形成される。
【選択図】 図２

Description

本発明は、多層配線を有する半導体装置の製造方法及びその製造方法によって製造された半導体装置に関するものである。
近年、半導体プロセス技術の目覚ましい進歩によって、配線又は素子の超微細化及び高集積化が可能になり、ＵＬＳＩの高性能化が進んできた。配線の集積化に伴い、配線における信号の遅延がデバイスの動作スピードを律するようになっており、０．２５μｍ世代以降のＵＬＳＩにおいては、層間絶縁膜の材料として、比誘電率が低い材料、有機物を含んだＳｉＯＣ又は有機材料が、これまでに使用されようとしてきている。しかしながら、これらの材料には、吸湿性又は耐熱性の点で問題があるので、これらの材料を使用したプロセスを構築することは難しい。
また、影響が特に大きい遅延となる配線間遅延を低減するために、配線間の絶縁性物質に空気（ε＝１．０）によって形成される空孔（以下、AirGapと記す）を意図的に設けることにより、配線間における比誘電率を低下させる技術が提案されている。銅配線構造にAirGapを形成するための方法としては、埋め込み配線間に存在している絶縁膜をエッチングによって除去した後、絶縁膜を再度堆積するという方法が提案されている（例えば、“A Novel SiO2 -Air Gap low-k Copper Dual Damascene Interconnect“ T Micro electronics V.Arnal et.al. pp.71 2000 Advance Metallization 参照）
以下に、銅配線構造にAirGapを形成する方法について、図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｃ）を参照しながら説明する。図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｃ）は、銅配線構造にAirGapを形成する方法を示す要部工程断面図である。
まず、図１１（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜１０を堆積した後、該第１の絶縁膜１０中に凹部を形成する。続いて、第１の絶縁膜１０における凹部の底部及び壁部に第１のバリアメタル膜１１を形成した後、凹部を埋め込むようにして銅膜よりなる第１の配線１２を形成する。
次に、図１１（ｂ）に示すように、第１の配線１２の剥離防止及び第１の配線１２を構成する銅の拡散防止の目的で、第１の絶縁膜１０及び第１の配線１２の上に、ライナー絶縁膜１３を堆積する。
次に、図１１（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜１３の上にレジストパターン１４を形成する。レジストパターン１４は、第１の絶縁膜１０における第１の配線１２間における部分のみを除去できる開口パターンを有している。また、レジストパターン１４は、所望の第１の配線１２間に配線間ギャップを形成するために用いられ、所望の第１の配線１２間における領域のみを露出させるマスクである。
次に、図１１（ｄ）に示すように、レジストパターン１４をマスクに用いたドライエッチングにより、ライナー絶縁膜１３及び第１の絶縁膜１０をエッチングして、第１の配線１２間に配線間ギャップ１５を形成する。
次に、図１２（ａ）に示すように、第１の配線１２間の配線間ギャップ１５及びライナー絶縁膜１３の上に、第２の絶縁膜１７を堆積することにより、第１の配線１２間に形成され、頂部がライナー絶縁膜１３の上に突き出しているAirGap１６を形成する。第２の絶縁膜１７として、カバレッジ率が低く且つ埋め込み性能が悪い膜を使用することにより、AirGap１６を容易に形成することができる。
次に、図１２（ｂ）に示すように、エッチングにより、第２の絶縁膜１７中に、第１の配線１２の表面を露出させる接続孔１７ａを形成した後に、配線溝１７ｂを形成する。この場合、接続孔１７ａを配線溝１７ｂよりも先に形成するデュアルダマシン（Dual Damascene）法を用いている。
次に、図１２（ｃ）に示すように、接続孔１７ａ及び配線溝１７ｂを含む第２の絶縁膜１７の上に、バリアメタル膜、シード膜、及びメッキ膜を順に堆積した後に、金属系のＣＭＰを用いて、接続孔１７ａ及び配線溝１７ｂの内部からはみ出している余分なバリアメタル膜、シード膜、及びメッキ膜を取り除くことにより、ビア１８及び第２の配線１９を形成する。このようにして、第１の配線１２及び第２の配線１９よりなる２層配線が形成される。
以上のように、銅膜よりなる第１の配線１２間にAirGap１６が形成された多層配線を有する半導体装置を製造することができる。空気よりなるAirGap１６における比誘電率は、第１の絶縁膜１０の比誘電率の約１／４である。このため、AirGap１６を設けることによって、隣り合う第１の配線１２間の容量を低減することができる。したがって、隣り合う第１の配線１２間における信号の遅延を抑制することができるので、動作マージンが広く且つ誤動作が生じにくい半導体装置を実現することができると共に、従来の配線材料を活用することができるので、低コスト化を図ることができる。
しかしながら、前述したAirGapの形成方法によると、以下に示す問題が生じることが見出された。
まず、前記レジストパターン１４（図１１（ｃ）参照）が第１の配線１２に対してアライメントずれを起こした場合に問題が生じる。すなわち、アライメントずれが生じたレジストパターン１４を用いてエッチングを行なうと、例えば図１３（ａ）に示すように、第１の配線１２間に形成される配線間ギャップ１５ａは、図１１（ｄ）に示した配線間ギャップ１５と比較して、アライメントずれが生じた分だけ小さい形状になる。このように、第１の配線１２間における間隙の形状が小さくなることに加えて、ライナー絶縁膜１３における第１の配線１２上に存在している部分の一部が除去されることにより、第１の配線１２の一部１２ａが露出する。この場合、エッチングによって第１の配線１２間に配線間ギャップ１５ａが形成される際に、銅膜よりなる第１の配線１２の表面の一部１２ａが酸化したり又はその一部１２ａにダメージが与えられる等して、第１の配線１２の信頼性を劣化させてしまう。
また、第１の配線１２と接続孔１７ａとがボーダーレス、つまり、第１の配線１２の配線幅と接続孔１７ａの直径とが同一寸法を有するように設計されており、フォトリソグラフィー工程においてアライメントずれが生じた場合に問題が生じる。すなわち、図１３（ｂ）に示すように、フォトリソグラフィー工程においてアライメントずれが生じて、接続孔１７ａがずれて形成されると、接続孔１７ａが開口される際に当該接続孔１７ａとAirGap１６とが連通、すなわち、AirGap１６に接続孔１７ａが貫通してしまう。この場合、後工程において、接続孔１７ａに対する配線材料の埋め込みをうまく行なうことが困難である。
前記に鑑み、本発明の目的は、アライメントずれが生じる場合に、配線にダメージを与えることがなく、また、AirGapと接続孔とが貫通することがない半導体装置の製造方法、及びその製造方法によって製造された半導体装置を提供することである。
本発明に係る第１の半導体装置の製造方法は、第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、第１の絶縁膜における下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、下層配線と配線間ギャップが形成された第１の絶縁膜との上に、配線間ギャップからエアギャップが形成されるように、第２の絶縁膜を形成する工程と、第２の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする。
本発明に係る第１の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第１の半導体装置の製造方法において、複数の下層配線を形成する工程よりも後であって配線間ギャップを形成する工程よりも前に、複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることが好ましい。
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。
本発明に係る第１の半導体装置の製造方法において、複数の下層配線は、各々の表面が第１絶縁膜の表面よりも低く位置するように形成されることが好ましい。
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。
本発明に係る第１の半導体装置の製造方法において、エアギャップと隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ＜３Ｓ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、配線間スペースの上限（３Ｓ）を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。
本発明に係る第１の半導体装置の製造方法において、エアギャップは、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されることが好ましい。
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。
本発明に係る第１の半導体装置の製造方法において、配線間ギャップは、レジストパターンをマスクに用いて形成され、レジストパターンは、配線間ギャップが形成される下層配線間の領域と、該領域から、該領域を挟む下層配線の各々に向かって、下記関係式を満たす距離ｚ
ｚ＝Ｌ／２
（但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ該領域を広げた領域とを露出させる開口パターンを有していることが好ましい。
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。
本発明に係る第１の半導体装置の製造方法において、第２の絶縁膜を形成する工程よりも後であって上層配線及び接続部を形成する工程よりも前に、ＣＭＰ法により、第２の絶縁膜の表面を平坦化する工程をさらに備えることが好ましい。
本発明に係る第２の半導体装置の製造方法は、第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、第１の絶縁膜における下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、配線間ギャップに低誘電率膜を埋め込む工程と、下層配線と低誘電率膜が埋め込まれた第１の絶縁膜との上に、第２の絶縁膜を形成する工程と、第２の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成されることを特徴とする。
本発明に係る第２の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良（ビアレジストポイゾニング）を発生させることはない。第１の半導体装置の製造方法と比べると、配線間容量は上昇するものの、第２の半導体装置の製造方法では、配線間ギャップに低誘電率膜を埋め込むため、第２の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略することができる。このため、第２の半導体装置の製造方法であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k 材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第２の半導体装置の製造方法において、下層配線を形成する工程よりも後であって配線間ギャップを形成する工程よりも前に、複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることが好ましい。
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。
本発明に係る第２の半導体装置の製造方法において、下層配線は、各々の表面が第１絶縁膜の表面よりも低く位置するように形成されることが好ましい。
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。
本発明に係る第２の半導体装置の製造方法において、低誘電率膜と隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、第２の半導体装置の製造方法では、配線間ギャップにエアギャップを設けるのではなく、配線間ギャップに低誘電率膜を埋め込むため、配線間スペースの上限を設ける必要がないので、設計の自由度が高まる。
本発明に係る第２の半導体装置の製造方法において、低誘電率膜は、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されることが好ましい。
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。
本発明に係る第２の半導体装置の製造方法において、配線間ギャップは、レジストパターンをマスクに用いて形成され、レジストパターンは、配線間ギャップが形成される下層配線間の領域と、該領域から、該領域を挟む下層配線の各々に向かって、下記関係式を満たす距離ｚ
ｚ＝Ｌ／２
（但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ該領域を広げた領域とを露出させる開口パターンを有していることが好ましい。
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。
本発明に係る第３の半導体装置の製造方法は、第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、複数の下層配線と第１の絶縁膜との上に第２の絶縁膜を形成する工程と、第１の絶縁膜における下層配線間に存在する部分と第２の絶縁膜における部分上に存在する部分とを除去して配線間ギャップを形成する工程と、第２の絶縁膜と配線間ギャップが形成された第１の絶縁膜との上に、配線間ギャップからエアギャップが形成されるように、第３の絶縁膜を形成する工程と、第３の絶縁膜中に、下層配線と接続する接続部を形成すると共に、接続部と接続する上層配線を形成する工程とを備え、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする。
本発明に係る第３の半導体装置の製造方法によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第３の半導体装置の製造方法において、エアギャップと隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ＜３Ｓ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、配線間スペースの上限（３Ｓ）を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。
本発明に係る第３の半導体装置の製造方法において、エアギャップは、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されていることが好ましい。
このようにすると、レジストパターンは、アライメントずれが生じた場合であっても、配線間ギャップを形成する下層配線間の領域を露出させる開口パターンを有するので、開口したい領域が小さくなることなく、十分な開口を有する配線間ギャップを形成することができる。
本発明に係る第３の半導体装置の製造方法において、エアギャップは、第１の領域を露出させる第１の開口パターンを有する第１のレジストパターンをマスクに用いて形成され、第１の開口パターンは、下層配線間の第２の領域を露出させる第２の開口パターンを有する第２のレジストパターンを膨潤させることにより、第２の領域よりも狭い領域である第１の領域を露出させるように形成されていることが好ましい。
このように、膨潤処理により、第１の開口パターンにおいて露出する第１の領域が下層配線間の第２の領域よりも狭くしているので、第１の開口パターンはリソグラフィーの最小解像度にて形成されるパターンよりも細かいパターンとなる。このため、アライメントずれか生じた場合であっても、除去された第２の絶縁膜の下に下層配線が露出することを防止できるので、下層配線にダメージを与えることを防止できる。
本発明に係る第３の半導体装置の製造方法において、第１のレジストパターンは、下層配線間の中央に向かって、下記の関係式を満たす距離ｑ
ｑ＝Ｌ／３
（但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
だけ第２のレジストパターンを膨潤させることによって形成されていることが好ましい。
このようにすると、アライメントずれか生じた場合であっても、除去された第２の絶縁膜の下に下層配線が露出することを確実に防止できるので、下層配線にダメージを与えることを確実に防止できる。
本発明に係る第３の半導体装置の製造方法において、第２の絶縁膜を形成する工程よりも後であって上層配線及び接続部を形成する工程よりも前に、ＣＭＰ法により、第２の絶縁膜の表面を平坦化する工程をさらに備えることが好ましい。
本発明に係る第１の半導体装置は、第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第１の絶縁膜との上に形成された第２の絶縁膜と、第２の絶縁膜中に形成され、下層配線と接続する接続部と、第２の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第１の絶縁膜における下層配線間に存在する部分が除去されてなる配線間ギャップが第２の絶縁膜によって覆われてなるエアギャップが形成されており、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続していることを特徴とする。
本発明に係る第１の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第１の半導体装置において、エアギャップと隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ＜３Ｓ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、配線間スペースの上限（３Ｓ）を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。
本発明に係る第１の半導体装置において、エアギャップは、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されていることが好ましい。
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。
本発明に係る第２の半導体装置は、第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第１の絶縁膜との上に形成された第２の絶縁膜と、第２の絶縁膜中に形成され、下層配線と接続する接続部と、第２の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第１の絶縁膜における下層配線間に存在する部分が除去されてなる配線間ギャップが第２の絶縁膜によって覆われた領域に埋め込まれてなる低誘電率膜が形成されており、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続していることを特徴とする。
本発明に係る第２の半導体装置によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良（ビアレジストポイゾニング）を発生させることはない。第１の半導体装置と比べると、配線間容量は上昇するものの、第２の半導体装置では、配線間ギャップに低誘電率膜を埋め込むため、第２の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略して形成可能である。このため、第２の半導体装置であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k 材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第２の半導体装置において、低誘電率膜と隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、第２の半導体装置では、配線間ギャップにエアギャップを設けるのではなく、配線間ギャップに低誘電率膜を埋め込むため、配線間スペースの上限を設ける必要がないので、設計の自由度は高い。
本発明に係る第２の半導体装置において、低誘電率膜は、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されていることが好ましい。
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。
本発明に係る第１又は第２の半導体装置において、複数の下層配線の各々における表面と第２の絶縁膜との間には、キャップ層が形成されていることが好ましい。
このようにすると、下層配線はキャップ層に覆われているので、アライメントずれが生じても、配線間ギャップを形成する際又は接続孔を形成する際に、下層配線が露出することを防止できる。これにより、下層配線にダメージを与えることを防止できるので、信頼性に優れた配線を実現できる。また、下層配線の上にキャップ層が形成されているので、その上に堆積する絶縁膜の材料として、容量が小さい材料も自由に選択できる。
本発明に係る第１又は第２の半導体装置において、キャップ層は、下層配線の配線幅よりも広い幅を有し、下層配線に対してひさし型の形状を有していることが好ましい。
このようにすると、第２の絶縁膜の堆積の際に、ひさし型の形状部分の上に成長する第２の絶縁膜が、配線間ギャップを塞ぐので、エアギャップが大きく形成される。このため、配線間容量をより低減することができる。
本発明に係る第１又は第２の半導体装置において、複数の下層配線は、各々の表面が第１絶縁膜の表面よりも低く位置するように形成されていることが好ましい。
このようにすると、下層配線における露出を防止すべき表面上にのみキャップ層を容易に形成することをできる。
本発明に係る第３の半導体装置は、第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、下層配線と第１の絶縁膜との上に形成された第２の絶縁膜と、第２の絶縁膜の上に形成された第３の絶縁膜と、第３の絶縁膜中に形成され、下層配線と接続する接続部と、第３の絶縁膜中に形成され、接続部と接続する上層配線とを備え、下層配線間には、第１の絶縁膜における下層配線間に存在する部分及び第２の絶縁膜における部分上に存在している部分が除去されてなる配線間ギャップが第３の絶縁膜によって覆われてなるエアギャップが形成されており、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続していることを特徴とする。
本発明に係る第３の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第３の半導体装置において、エアギャップと隣り合って存在している下層配線間の配線間スペースＸは、下記の関係式
Ｓ≦Ｘ＜３Ｓ
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースである。）
を満たすことが好ましい。
このように、配線間スペースの上限（３Ｓ）を設けることにより、配線間容量の低下を抑制することができる。さらに、エアギャップの形成が容易となるので、別途エアギャップを形成するための工程を設ける必要がなく、スループットの低減に繋がる。
本発明に係る第３の半導体装置において、エアギャップは、接続部から、下記の関係式を満たす距離ｙ
ｙ＝Ｓ＋（Ｌ／２）
（但し、Ｓは、リソグラフィーの最小解像度にて形成される下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される下層配線の最小線幅である。）
だけ少なくとも離れた位置に形成されていることが好ましい。
このようにすると、アライメントずれが生じた場合であっても、接続部に接続する下層配線の両サイドにエアギャップが形成されることを防止できる。これにより、接続孔の不良の発生を防止できる。
本発明に係る第３の半導体装置において、第２の絶縁膜は、エアギャップと隣り合って存在している下層配線の各々のエッジから突き出すようにひさし状に形成されていることが好ましい。
このようにすると、第３の絶縁膜の堆積の際に、ひさし型の形状部分の上に成長する第３の絶縁膜が、配線間ギャップを塞ぐので、エアギャップが大きく形成される。このため、配線間容量をより低減することができる。
本発明に係る第３の半導体装置において、第２の絶縁膜は、リソグラフィーの最小解像度にて形成される下層配線の最小線幅Ｌとした場合に、各々エッジから距離Ｌ／３だけ突き出したひさし状に形成されていることが好ましい。
このようにすると、第２の絶縁膜が距離Ｌ／３だけ突き出したひさし状に形成されているので、アライメントずれが生じた場合であっても、配線間ギャップの形成時に下層配線が露出することはないので、下層配線へのダメージを防止することができる。
本発明に係る第１、第２又は第３の半導体装置において、下層配線及び上層配線は、Ｃｕを主成分とする金属よりなることが好ましい。
本発明に係る第１又は第２の半導体装置において、第１絶縁膜又は第２絶縁膜は、ＳｉＯ2 、ＦＳＧ、ＳｉＯＣ又は有機ポリマー材料よりなることが好ましい。
本発明に係る第３の半導体装置において、第１絶縁膜又は第３絶縁膜は、ＳｉＯ2 、ＦＳＧ、ＳｉＯＣ又は有機ポリマー材料よりなることが好ましい。
本発明に係る第１又は第２の半導体装置において、キャップ層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＣｏＰ、ＣｏＢ、ＮｉＭｏＰ、又はこれらの組み合わせよりなること好ましい。
本発明に係る第１、第２又は第３の半導体装置において、配線間ギャップの底部は、該配線間ギャップと隣り合って存在している下層配線の底部から、下層配線幅の１／３程度掘れ込まれた位置に存在していることが好ましい。
本発明に係る第１の半導体装置の製造方法及び第１の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第２の半導体装置の製造方法及び第２の半導体装置によると、接続部は、複数の下層配線のうち、低誘電率膜が隣り合って形成されていないものと接続するように形成するので、アライメントずれが生じても、接続孔を形成する際に低誘電率膜が露出することはないので、接続孔内部が汚染される等の開口不良（ビアレジストポイゾニング）を発生させることはない。第１の半導体装置と比べると、配線間容量は上昇するものの、第２の半導体装置では、配線間ギャップに低誘電率膜を埋め込むため、第２の絶縁膜の表面には段差が生じにくいので、その段差を平坦化する工程を省略して形成可能である。このため、第２の半導体装置であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったlow-k 材料の使用が可能となる。このように、接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
本発明に係る第３の半導体装置の製造方法及び第３の半導体装置によると、接続部は、複数の下層配線のうち、エアギャップが隣り合って形成されていないものと接続するので、アライメントずれが生じても、接続孔を形成する際にエアギャップと接続孔とが貫通することを防止することができる。このように、下層配線間にエアギャップを形成して配線間容量の低減を図ると共に接続孔の不良の発生を防止する信頼性に優れた多層配線を備えた半導体装置を実現できる。
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１（ａ）〜（ｅ）及び図２（ａ）〜（ｄ）を参照しながら説明する。
まず、図１（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜１０１を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第１の絶縁膜１０１中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第１の絶縁膜１０１の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、ＣＭＰ(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第１の絶縁膜１０１の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第１のバリアメタル膜１０２及び第１の配線１０３を形成する。
ここで、本実施形態において、第１の絶縁膜１０１は、シリコン酸化膜（ＳｉＯ2 ）よりなる場合について説明するが、ＦＳＧ又はlow-k 材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第１のバリアメタル１０２は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はこれらの積層構造よりなるのが一般的である。
また、図１（ａ）に示すように、第１の配線１０３の表面高さが、第１の絶縁膜１０１の表面高さよりも低くなるように、リセス１０３ａが形成されている。このような構造は、前記したＣＭＰ法における条件を調節して、過剰に研磨除去を行なうことによって形成される。
次に、図１（ｂ）に示すように、第１の絶縁膜１０１及び第１の配線１０３の上に、キャップメタル膜１０４を堆積する。
ここで、キャップメタル膜１０４は、第１のバリアメタル膜１０２と同様に、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はこれらの積層構造よりなる。また、キャップメタル膜１０４は、その膜厚がリセス１０３ａの厚さよりも厚くなるように堆積される。
次に、図１（ｃ）に示すように、ＣＭＰ法により、リセス１０３ａの厚さだけキャップメタル膜１０４を残存させるように、キャップメタル膜１０４における第１の絶縁膜１０１の上に存在している部分を研磨除去する。
次に、図１（ｄ）に示すように、第１の絶縁膜１０１及びキャップメタル膜１０４の上に、AirGapを形成するためのレジストパターン１０５を形成する。レジストパターン１０５は、第１の絶縁膜１０１における所望の第１の配線１０３間に存在する部分を除去するために用いるパターンである。つまり、レジストパターン１０５は、第１の絶縁膜１０１における所望の第１の配線１０３間に存在する部分上の領域１０１ａを露出させると共に、該部分と隣接するキャップメタル膜１０４の上面の各領域１０５ａを露出させる開口パターンを有している。このように、レジストパターン１０５は、該レジストパターン１０５にアライメントずれが生じる場合を考慮して、領域１０１ａを露出させることに加えて、領域１０５ａを露出させるセパレーションが形成された開口パターンを有している。ここで、領域１０５ａに相当するセパレーションの寸法は、リソグラフィーの最小解像度にて形成される配線の最小線幅の半分としていることが特徴である。この点については、後述で詳説する。
次に、図１（ｅ）に示すように、レジストパターン１０５をマスクに用いたエッチングを行なうことにより、第１の絶縁膜１０１における第１の配線１０３間に存在する部分を除去して、配線間ギャップ１０６を形成する。この場合、配線間ギャップ１０６が形成される領域に隣接しているキャップメタル膜１０４は、エッチング条件により、全くエッチングされることがないので、セルフアラインによって、配線間ギャップ１０６を容易に形成することができる。また、配線間ギャップ１０６を形成する際のエッチングにおいて、イオン成分が少ない等方性エッチングを行なうので、第１の配線１０３が角落ちしないことが特徴である。また、配線間ギャップ１０６を形成する際に、該配線間ギャップ１０６の底部におけるほれ込み１０６ａの量を調整することにより、配線間容量を微調整することが可能である。また、ここでは、ほれ込み１０６ａの深さは、第１の配線１０３の配線幅の約１／３としている。この値は、後工程にて形成されるAirGapが、後工程にて形成される上層配線の底面にまで到達しないような構造にする必要がある点、及び前述の配線間容量の大きさの調整の点等を考慮して設定した値であるが、この値に限定するものではなく、他の値となってもかまわない。
ここでの工程による効果は、配線間ギャップ１０６を形成するエッチングの際に、銅膜よりなる第１の配線１０３に対してダメージを与えることがまったくない点である。その理由は、第１の配線１０３がキャップメタル膜１０４によって覆われているために、エッチングの際に、第１の配線１０３の上面が露出しないからである。この点が、銅配線にエッチングダメージが生じる従来例とは異なる点である。また、第１の配線１０３の上面はキャップメタル膜１０４によって覆われているので、アライメントずれによってレジストパターン１０５に位置ずれが生じた場合であっても同様に、第１の配線１０３に対してダメージを与えることがない。このように、第１の配線１０３の表面に対してエッチングダメージを与えることを防止できるので、第１の配線１０３の歩留まり及び信頼性向上にとって大変有益であることに加えて、第１の配線１０３の上に形成される絶縁膜の膜剥がれやクラックの発生を防止できる点においても効果的である。さらに、第１の配線１０３がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第１の配線１０３がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
次に、図２（ａ）に示すように、第１の絶縁膜１０１、キャップメタル膜１０４及び配線間ギャップ１０６の上に、第２の絶縁膜１０７を堆積する。これにより、第１の配線１０３間には、配線間ギャップ１０６からAirGap１０８が形成される。ここで、第２の絶縁膜１０７に用いる材料としては、配線間ギャップ１０６からAirGap１０８を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第２の絶縁膜１０７の材料としてＳｉＯ2 を用いるが、ＦＳＧ又はlow-k 材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第１の配線１０３を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるＳｉＮ又はＳｉＣ（Ｎ）などが用いられていたが、本実施形態によると、第１の配線１０３の表面にはキャップメタル膜１０４が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第２の絶縁膜１０７の材料として、容量が小さい材料を自由に選択することができる。また、第２の絶縁膜１０７の表面におけるAirGap１０８の上部に位置する部分には段差１０７ａが形成されている。
次に、図２（ｂ）に示すように、ＣＭＰ法により、第２の絶縁膜１０７における段差１０７ａが存在している表面を平坦化する。
次に、図２（ｃ）に示すように、リソグラフィー法及びドライエッチング法を用いて、第２の絶縁膜１０７中に、キャップメタル膜１０４を露出させる接続孔１０７ｂを形成すると共に、配線溝１０７ｃを形成する。なお、接続孔１０７ｂと配線溝１０７ｃとの形成は、従来例と同様に、デュアルダマシン（Dual Damasnece）法を用いて行なう。
ここで、図２（ｃ）では、アライメントずれが生じた場合に、接続孔１０７ｂが、第１の配線１０３上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔１０７ｂが接続する第１の配線１０３の両サイドには、AirGap１０８が形成されていないので、接続孔１０７ｂがAirGap１０８に貫通するような不良は全く発生しない。
さらに、接続孔１０７ｂを形成するためのエッチング時には、第１の配線１０３の表面は、キャップメタル膜１０４によって覆われているので、第１の配線１０３が露出することがない。このため、前記図１（ｅ）に示したエッチングの際と同様の効果を得ることができる。
次に、図２（ｄ）に示すように、接続孔１０７ｂ及び配線溝１０７ｃに金属膜を埋め込んだ後、ＣＭＰ法により、該金属膜における配線溝１０７ｃからはみ出している部分を研磨除去して、ビア１０９及び第２の配線１１０を形成する。
ここで、前記図１（ｄ）に示した工程にて用いるレジストパターン１０５を形成するためのマスクレイアウト３Ａについて、図３を参照しながら具体的に説明する。図３は、図１（ｄ）に示したレジストパターンのマスクレイアウトの一例を説明するための平面簡略図である。なお、前述した図１（ｄ）は、図３に示したId-Id 線における断面図に相当している。
図３においては、第１の配線１０３についてのリソグラフィーの最小解像度にて形成される第１の配線１０３の配線幅（最小配線幅）がＬ、リソグラフィーの最小解像度にて形成さる第１の配線１０３間の距離（最小配線間スペース）がＳとして示されている。また、図３においては、接続孔１０７ｂ（図２（ｃ）参照）の位置も示されている。
図３に示すように、レジストパターン１０５のマスクレイアウト３Ａは、接続孔１０７ｂを覆う領域及び第１の配線１０３間が大きく空いてる領域をレジストで覆うマスク領域３ａ（点が施されている領域）と、それ以外の領域を開口させる（点が施されていない領域）開口領域３ｂとを有している。
マスクレイアウト３Ａは自動設計にて作成されるが、配線間スペースがＳ以上且つ３Ｓ未満である領域が自動で検出され、検出された領域に開口領域を作成する。また、この場合、開口領域は、開口する部分が広がる側に存在している第１の配線１０３の方に向かって、距離Ｌ／２だけ当該開口領域の縁部が広がるように作成される。さらに、この場合、開口領域の縁部を広げると互いの開口領域の縁部が重なり合う場合には、重なる縁部を消去して１つの図形になるように開口領域を作成する。さらに、接続孔１０７ｂが形成される領域では、接続孔１０７ｂの形成領域からその周囲にＳ＋（Ｌ／２）で広げた部分がマスクされるように、マスク領域を作成し、先に作成された開口領域から当該マスク領域を差し引く。このようにして、図１（ｄ）に示したレジストパターン１０５を形成するためのマスク領域３ａ及び開口領域３ｂを有するマスクレイアウト３Ａを設計する。
ここで、まず、配線間距離（配線間スペース）がＳ以上且つ３Ｓ未満である領域を検出させる理由、すなわち、配線間スペースの上限として３Ｓ未満とする理由について、図４を参照しながら具体的に説明する。
図４は、配線間スペースと配線間容量との関係を示すグラフである。なお、図４では、配線間容量値（ｐＦ／ｍｍ）を縦軸に規定すると共に、配線間スペース（μｍ）を横軸に規定している。また、図４には、配線構造の簡略的な補足図４ａ、４ｂ、４ｃ及び４ｄが併せて示されている。簡略図４ａ及び４ｂは、一般的な配線の断面構造を示しており、簡略図４ｃ及び４ｄは、一般的な配線間にエアギャップが形成されている断面構造を示している。
まず、図４に示すように、エアギャップが配線間に形成されていない構造の場合には、例えば補足図４ｂに示す構造から補足図４ａに示す構造へと、配線間スペースが狭くなるにしたがって、配線間の寄生容量値が大きくなっていることが分かる。その程度は、配線間スペースが０．５μｍ以下で顕著になり、配線間スペースが０．２５μｍ程度では、配線間スペースが１μｍであるときの約２倍の寄生容量が発生している。
一方、図４に示すように、配線間にエアギャップが形成されている場合には、例えば補足図４ｃに示す構造の場合、配線間スペースは狭いが、エアギャップが形成されていない例えば補足図４ｂに示した構造の場合と同程度の配線間の寄生容量値に抑制することができる。特に、エアギャップが形成されていない例えば補足図４ａに示した構造の場合と比較すると、配線間の寄生容量値として約６０％低減させることができる。
また、配線間スペースが広い場合、例えば補足図４ｄに示すようなエアギャップを有する配線構造では、例えば補足図４ｂに示すようなエアギャップが形成されていない配線構造と比較すると、配線間の寄生容量値に大きな差が発生しなくなることが分かる。
つまり、配線間にエアギャップを形成することによる効果は、配線間スペースが狭い場合には、配線間の寄生容量低減に大きな効果を示すが、配線間スペースが広い場合には、配線間の寄生容量低減に高い効果は示さない。具体的には、例えば補足図４ａ及び４ｃに示すように、最小の配線間スペースの３倍以上、配線間スペースが１μｍ程度になると、エアギャップを配線間に形成する必要はなく、例えば補足図４ｂに示すように、配線間にエアギャップを形成しない構造の方が好ましい。
ところで、エアギャップの形成に適した配線間スペースに関しては、製造プロセス上の観点からの要因もある。一般に、配線間スペースが狭いほど配線間の埋め込みは難しく、ボイドが発生し易くなるので、エアギャップを形成することは容易である。一方、配線間スペースが広くなる程配線間の埋め込みは容易となるため、エアギャップを形成することは自ずと困難になるので、エアギャップを形成するためのプロセスを別途設ける必要が生じ、スループットの低下に繋がることになる。また、３Ｓ以上の配線間スペースにエアギャップを形成した後に堆積される絶縁膜の表面には、大きな段差が形成されてしまい、その後の平坦化が困難になるという問題も生じる。
したがって、配線間距離、すなわち配線間スペースと呼ばれる最小配線間スペースを基準にすると、最小配線間スペースの３倍未満までであれば、エアギャップを形成する構造を採用する一方、最小配線間スペースの３倍以上になると、エアギャップを形成しない構造を採用することが望ましい。
次に、開口領域３ｂの縁部が最小配線幅Ｌの半分だけ外側に広げて作成する理由は、アライメントずれと関係している。すなわち、アライメントずれは、最小配線幅Ｌのおよそ１／３だけずれることが見出されており、その点を考慮すると、開口領域３ｂの縁部をＬ／２だけ外側に広げて作成しておけば、アライメントずれが左右いずれに生じる場合であっても、第１の配線１０３間の一部の領域だけではなく、殆ど全ての領域に配線間ギャップ１０６を形成することができるので、配線間ギャップ１０６の空孔が小さくなることなく、大きな空孔を有するAirGap１０８を形成することができるからである。
次に、接続孔１０７ｂの形成領域からその周囲に距離Ｓ＋（Ｌ／２）だけ広げた部分がマスクされるようにする理由は、同様に、前述のアライメントずれと関係しており、接続孔１０７ｂと接続する第１の配線１０３の両サイドに開口領域が形成されることを防止するためである。すなわち、接続孔１０７ｂの形成領域からその周囲に距離Ｓ＋（Ｌ／２）広げた部分をマスクするレジストパターンであれば、アライメントずれが左右いずれに生じる場合であっても、接続孔１０７ｂと接続する第１の配線１０３の両サイドに開口領域が形成されないので、アライメントずれによって接続孔１０７ｂが左右いずれかにずれて形成された場合であっても、従来例で説明したような接続孔と配線間ギャップとが貫通するといった問題の発生を防止することができるからである。
以上のようにして設計されるマスクレイアウト３Ａを用いることにより、配線間スペースがＳ以上且つ３Ｓ未満である配線間スペースにはAirGap１０８が形成されると共に、ビア１０９を介して第２の配線１１０に接続する第１の配線１０３の両サイドにはAirGap１０８を形成することがないレジストパターン１０５を形成することができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）を参照しながら説明する。
まず、図５（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜２０１を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第１の絶縁膜２０１中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第１の絶縁膜２０１の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、ＣＭＰ(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第１の絶縁膜２０１の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第１のバリアメタル膜２０２及び第１の配線２０３を形成する。
ここで、本実施形態において、第１の絶縁膜２０１は、シリコン酸化膜（ＳｉＯ2 ）よりなる場合について説明するが、ＦＳＧ又はlow-k 材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第１のバリアメタル２０２は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はこれらの積層構造よりなるのが一般的である。
次に、図５（ｂ）に示すように、第１の配線２０３の上面のみに、ＣｏＷＰ膜よりなるキャップメタル膜２０４を選択的に堆積する。ここでは、キャップメタル膜２０４としてＣｏＷＰ膜を用いたが、このように選択的に堆積できるキャップメタル膜２０４として、ＩＩＴＣ２００４ pp.75“High Reliability Cu Inteconnection Utilizing a low Contamination CoWP layer”又は他の文献に紹介されているように、無電解メッキ技術を用いて金属性の配線部分のみに選択的に堆積できるＣｏＢ膜又はＮｉＭｏＰ膜を用いてもかまわない。また、このように、選択的に堆積されるキャップメタル膜２０４は、第１の配線２０３の表面に対して等方的に成長するので、キャップメタル膜２０４は、第１の配線２０３の幅よりも広い幅を有し、その第１の配線２０３のエッジよりも突き出すように形成されたひさし２０４ａを有していることが特徴である。
次に、図５（ｃ）に示すように、第１の絶縁膜２０１及びキャップメタル膜２０４の上に、AirGapを形成するためのレジストパターン２０５を形成する。レジストパターン２０５は、第１の絶縁膜２０１における所望の第１の配線２０３間に存在する部分を除去するために用いるパターンである。つまり、レジストパターン２０５は、第１の絶縁膜２０１における所望の第１の配線２０３間に存在する部分上の領域２０１ａを露出させると共に、該部分と隣接するキャップメタル膜２０４の上面の各領域２０５ａを露出させる開口パターンを有している。このように、レジストパターン２０５は、該レジストパターン２０５にアライメントずれが生じる場合を考慮して、領域２０１ａを露出させることに加えて、領域２０５ａを露出させるセパレーションが形成された開口パターンを有している。領域２０５ａに相当するセパレーションの寸法は、リソグラフィーの最小解像度にて形成される配線の最小線幅の半分としていることが特徴である。この点については、後述で詳説する。
次に、図５（ｄ）に示すように、レジストパターン２０５をマスクに用いたエッチングを行なうことにより、第１の絶縁膜２０１における第１の配線２０３間に存在する部分を除去して、配線間ギャップ２０６を形成する。この場合、配線間ギャップ２０６が形成される領域に隣接しているキャップメタル膜２０４は、エッチング条件により、全くエッチングされないので、セルフアラインによって、配線間ギャップ２０６を容易に形成することができる。また、配線間ギャップ２０６を形成する際のエッチングにおいて、イオン成分が少ない等方性エッチングを行なうので、キャップメタル膜２０４におけるひさし２０４ａの部分はそのまま残存すると共に、第１の配線２０３が角落ちしないことが特徴である。また、配線間ギャップ２０６を形成する際に、該配線間ギャップ２０６の底部におけるほれ込み２０６ａの量を調整することにより、配線間容量を微調整することが可能である。また、ここでは、ほれ込み２０６ａの深さは、第１の配線１０３の配線幅の約１／３としている。この値は、後工程にて形成されるAirGapが、後工程にて形成される上層配線の底面にまで到達しないような構造にする必要がある点、及び前述の配線間容量の大きさの調整とのバランスを考慮して設定した値であるが、この値に限定されるものではなく、他の値であってもかまわない。
ここでの工程による効果は、配線間ギャップ２０６を形成するエッチングの際に、銅膜よりなる第１の配線２０３に対してダメージを与えることがまったくない点である。その理由は、第１の配線２０３はキャップメタル膜２０４によって覆われているために、エッチングの際に、第１の配線２０３の上面が露出しないからである。この点が、銅配線にエッチングダメージが生じる従来例とは異なる点である。また、第１の配線２０３の上面はキャップメタル膜２０４によって覆われているので、アライメントずれによってレジストパターン２０５に位置ずれが生じた場合であっても同様に、第１の配線２０３に対してダメージを与えることがない。このように、第１の配線２０３の表面に対してエッチングダメージを与えることを防止できるので、第１の配線２０３の歩留まり及び信頼性向上にとって大変有益であることに加えて、第１の配線２０３の上に形成される絶縁膜の膜剥がれやクラックの発生を防止できる点においても効果的である。さらに、第１の配線２０３がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第１の配線２０３がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
次に、図６（ａ）に示すように、第１の絶縁膜２０１、キャップメタル膜２０４及び配線間ギャップ２０６の上に、第２の絶縁膜２０７を堆積する。これにより、第１の配線２０３間には、配線間ギャップ２０６からAirGap２０８が形成される。ここで、第２の絶縁膜２０７に用いる材料としては、配線間ギャップ２０６からAirGap２０８を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第２の絶縁膜２０７の材料としてＳｉＯ2 を用いるが、ＦＳＧ又はlow-k 材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第１の配線２０３を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるＳｉＮ又はＳｉＣ（Ｎ）などが用いられていたが、本実施形態によると、第１の配線２０３の表面にはキャップメタル膜２０４が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第２の絶縁膜２０７の材料として、容量が小さい材料を自由に選択することができる。また、第２の絶縁膜２０７の表面におけるAirGap２０８の上部に位置する部分には段差２０７ａが形成されている。
次に、図６（ｂ）に示すように、ＣＭＰ法により、第２の絶縁膜２０７における段差２０７ａが存在している表面を平坦化する。
次に、図６（ｃ）に示すように、リソグラフィー法及びドライエッチング法を用いて、第２の絶縁膜２０７中に、キャップメタル膜２０４を露出させる接続孔２０７ｂを形成すると共に、配線溝２０７ｃを形成する。なお、接続孔２０７ｂと配線溝２０７ｃとの形成は、従来例と同様に、デュアルダマシン（Dual Damasnece）法を用いて行なう。
ここで、図６（ｃ）では、アライメントずれが生じた場合に、接続孔２０７ｂが、第１の配線２０３上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔２０７ｂが接続する第１の配線２０３の両サイドには、AirGap２０８が形成されていないので、接続孔２０７ｂがAirGap２０８に貫通するような不良は全く発生しない。
さらに、接続孔２０７ｂを形成するためのエッチング時には、第１の配線２０３の表面は、キャップメタル膜２０４によって覆われているので、第１の配線２０３が露出することがない。このため、前記図５（ｄ）に示したエッチングの際と同様の効果を得ることができる。
次に、図６（ｄ）に示すように、接続孔２０７ｂ及び配線溝２０７ｃに金属膜を埋め込んだ後、ＣＭＰ法により、該金属膜における配線溝２０７ｃからはみ出している部分を研磨除去して、ビア２０９及び第２の配線２１０を形成する。
なお、前記図５（ｃ）に示した工程にて用いるレジストパターンを形成するためのマスクレイアウトは、第１の実施形態で用いた図３に示したマスクレイアウトと同じであるので、ここではその説明は省略する。
本発明の第２の実施形態では、前述の第１の実施形態と同じ効果を奏するが、第１の実施形態とは以下の点で異なる。すなわち、キャップメタル膜２０４にはひさし２０４ａが形成されているので、後工程における第２の絶縁膜２０７の堆積の際に、ひさし２０４ａ上に成長する第２の絶縁膜２０７が配線間ギャップ２０６を塞ぐので、より大きなAirGap２０８が形成されることが特徴である。また、第１の実施形態では、配線幅が広い第１の配線２０３上にキャップメタル膜２０４を形成する場合には、ＣＭＰ法の特性上、キャップメタル膜２０４の形成は困難であるが、第２実施形態では、金属の選択成長を利用するので、キャップメタル膜２０４の下地となる配線の配線幅によることなく、キャップメタル膜２０４を均一に堆積することができる点も大きな特徴である。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について、前記図５（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）を参照しながら説明する。
まず、前述した図５（ａ）〜（ｄ）を用いた説明と同様にして、第１の絶縁膜３０１に形成した凹部にバリアメタル膜３０２及び第１の配線３０３を順に形成した後、ひさし部分を有するキャップメタル膜３０４を形成し、さらに、第１の配線３０３間に配線間ギャップ３０６を形成する。
次に、図７（ａ）に示すように、第１の絶縁膜３０１、キャップメタル膜３０４及び配線間ギャップ３０６の上に、low-k 材料３１１を堆積する。ここで、low-k 材料３１１として、流動性に優れると共に塗布及び焼成形のlow-k 材料を用いていることが特徴であり、配線間ギャップ３０６の内部にlow-k 材料を流し込みながら塗布する。なお、本実施形態では、有機材料を主成分とするlow-k 材料を用いた場合について説明したが、無機系の塗布材料又はポーラス材料などを用いてもよい。
次に、図７（ｂ）に示すように、low-k 材料３１１を焼結した後、ＣＭＰ法又はウェットエッチングなどにより、low-k 材料３１１における配線間ギャップ３０６の内部以外に存在している部分を除去することにより、配線間ギャップ３０６の内部のみにlow-k 材料３１１を残存させる。続いて、第１の絶縁膜３０１、キャップメタル膜３０４及びlow-k 材料３１１の上に、第２の絶縁膜３０７を堆積する。従来例によると、第１の配線３０３を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるＳｉＮ又はＳｉＣ（Ｎ）などが用いられていたが、本実施形態によると、第１の配線３０３の表面にはキャップメタル膜３０４が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第２の絶縁膜３０７の材料として、容量が小さい材料を自由に選択することができる。また、第１及び第２の実施形態では、AirGapを形成したために、第２の絶縁膜（１０７、２０７）の表面に段差（１０７ａ、２０７ａ）が形成されたが、本実施形態では、AirGapを形成することなく配線間ギャップ３０６の内部にlow-k 材料３１１を形成するので、第２の絶縁膜３０７の堆積後にはその表面に段差は生じない。このため、第２の絶縁膜３０７を堆積した後に、第１及び第２の実施形態のように、ＣＭＰ法を用いた平坦化を行なう必要がない。
次に、図７（ｃ）に示すように、リソグラフィー法及びドライエッチング法を用いて、第２の絶縁膜３０７中に、キャップメタル膜３０４を露出させる接続孔３０７ｂを形成すると共に、配線溝３０７ｃを形成する。なお、接続孔３０７ｂと配線溝３０７ｃとの形成は、従来例と同様に、デュアルダマシン（Dual Damasnece）法を用いて行なう。
ここで、図７（ｃ）では、アライメントずれが生じた場合に、接続孔３０７ｂが、第１の配線３０３上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔３０７ｂが接続する第１の配線３０３の両サイドには、low-k 材料３１１が形成されていないので、接続孔３０７ｂ及び配線溝３０７ｃを形成する際に、low-k 材料３１１が露出することはない。このため、接続孔３０７ｂを形成した後に配線溝３０７ｃ形成用のレジストパターンを形成する等の際に発生する、接続孔３０７ｂ内部が汚染される等の開口不良（ビアレジストポイゾニング）を防止することができる。
さらに、接続孔３０７ｂを形成するためのエッチング時には、第１の配線３０３の表面は、キャップメタル膜３０４によって覆われているので、第１の配線３０３が露出することがない。このため、配線間ギャップ３０６を形成するためのエッチングの際と同様の効果を得ることができる。
次に、図７（ｄ）に示すように、接続孔３０７ｂ及び配線溝３０７ｃに金属膜を埋め込んだ後、ＣＭＰ法により、該金属膜における配線溝３０７ｃからはみ出している部分を研磨除去して、ビア３０９及び第２の配線３１０を形成する。
ここで、配線間ギャップ３０６を形成するために用いたレジストパターンは、第１の実施形態での説明で用いたマスクレイアウトと同様のものを使用すればよいので、重複する部分の説明は省略する。但し、第１及び第２の実施形態では、図３で説明したように、配線間スペースがＳ以上且つ３Ｓ未満である領域を自動設計にて検出させたが、本第３の実施形態では、配線間スペースとして３Ｓの上限を設ける必要はない。その理由は、本第３の実施形態では、配線間ギャップ３０６にはAirGapを形成せずにlow-k 材料３１１を埋め込むため、第１及び第２の実施形態とは異なって、配線スペースに応じた配線間容量の低下を考慮する必要がないと共に、後に堆積する第２の絶縁膜３０７の表面に段差が発生しないので、表面に形成される段差を考慮して配線間スペースの上限を設ける必要がないからである。
本発明の第３の実施形態では、配線間ギャップ３０６にAirGapを形成する前述の第１及び第２の実施形態とは異なって、配線間ギャップ３０６にlow-k 材料３１１を埋め込む点が特徴である。このようにすると、配線間容量は上昇するものの、第２の絶縁膜３０７の表面には段差が形成されにくい。このため、第２の絶縁膜３０７を堆積した後に、ＣＭＰ法を用いてその表面を平坦化する工程を行なう必要がないので、製造工程を削減することができる。また、第３の実施形態であれば、例えば材料の性質上、平坦化処理が困難である等、従来半導体製造プロセスに適用することが困難であったポーラスlow-k 膜の使用が可能となる。
なお、本発明の第３の実施形態では、第１の配線３０３の上に、ひさし部分を有するキャップメタル膜３０４を形成する場合について説明したが、第１の実施形態と同様に、第１の配線３０３上にリセスを形成し、そのリセスにキャップメタル膜３０４を堆積する構成であっても、本発明は同様に実施可能である。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置及びその製造方法について、図８（ａ）〜（ｅ）及び図９（ａ）〜（ｅ）を参照しながら説明する。
まず、図８（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜４０１を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第１の絶縁膜４０１中に、配線溝となる凹部を形成する。続いて、凹部の底部及び壁部を含む第１の絶縁膜４０１の上に、バリアメタル膜を堆積した後に、凹部を埋め込むように、例えば銅膜よりなる金属膜を堆積する。続いて、ＣＭＰ(Chemical Mechanical Polish)法により、バリアメタル膜及び金属膜における第１の絶縁膜４０１の凹部の内部からはみ出しているそれぞれの部分を研磨除去することにより、第１のバリアメタル膜４０２及び第１の配線４０３を形成する。
ここで、本実施形態において、第１の絶縁膜４０１は、シリコン酸化膜（ＳｉＯ2 ）よりなる場合について説明するが、ＦＳＧ又はlow-k 材料などのその他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。また、第１のバリアメタル膜４０２は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はこれらの積層構造よりなるのが一般的である。
次に、図８（ｂ）に示すように、第１の絶縁膜４０１及び第１の配線４０３の上に、銅の拡散を防止することを目的として、ＳｉＮ又はＳｉＣ（Ｎ）等よりなるライナー絶縁膜４１１を堆積する。
次に、図８（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜４１１の上に、配線間ギャップを形成することを目的として、レジストパターン４１２を形成する。レジストパターン４１２は、第１の絶縁膜４０１における所望の第１の配線４０３間に存在する部分を除去するための開口パターンを有している。また、レジストパターン４１２の特徴は、該レジストパターン４１２のエッジ部分と第１の配線４０３のエッジ部分とが一致していることである。すなわち、レジストパターン４１２の開口パターンにおける開口径ｒ１が、第１の配線４０３間の配線間スペースと一致している。
次に、図８（ｄ）に示すように、レジストパターン４１２に対して表面処理を施すことにより、レジストパターン４１１を膨潤させる。ここでは、第１の絶縁膜４０１における所望の第１の配線４０３間に存在する部分とレジストパターン４１２とがオーバーラップする領域ｒ２が、配線間スペースの約１／３となるように、レジストパターン４１２を膨潤させる（レジストパターン４１２ａ）。このようにすると、第１の配線４０３間の最小の配線間スペースがＳであるとした場合に、レジストパターン４１２ａの開口パターンとして、開口径がリソグラフィー法の最小解像度にて形成された配線の配線間スペースＳ以下の細かい開口パターンを形成することができる。これにより、レジストパターン４１２ａと第１の配線４０３とのアライメントがずれた場合であっても、その後の工程にて第１の配線４０３が露出することを防止できる。また、図８（ｃ）では、レジストパターン４１２のエッジ部分と第１の配線４０３のエッジ部分とが一致するようにしているので、レジストパターン４１２として、第１の配線４０３の形成に用いたレジストパターンを利用することもできる。なお、前述のように、レジストパターン４１２を膨潤させてリソグラフィの最小解像度にて形成する場合よりも細かい開口パターンを形成することにより、アライメントずれに対処できればよいので、レジストパターン４１２のエッジ部分と第１の配線４０３のエッジ部分とを必ずしも一致させる必要はない。
次に、図８（ｅ）に示すように、図８（ｄ）に示した工程で形成されたレジストパターン４１２ａをマスクに用いて、ライナー絶縁膜４１１に対して異方性エッチングを行なうことにより、ライナー絶縁膜４１１におけるレジストパターン４１２ａの開口パターンに露出している部分を垂直に除去して、第１の絶縁膜４０１の上面が露出させる。また、このように、第１の絶縁膜４０１の上面を露出させたところで、エッチングをストップさせる。
次に、図９（ａ）に示すように、第１の絶縁膜４０１における所望の第１の配線４０３間に存在している部分に対して選択性の強いエッチングを行なって、配線間ギャップ４０６を形成する。このとき、ライナー絶縁膜４１１はエッチングされず残存する。また、このとき、等方性エッチングを行なうために、配線間ギャップ４０６の底部におけるほれ込み４０６ａの形状はラウンディングすることが特徴である。また、ここで、等方性エッチングの代わりにウエトエッチングを行なってもよい。このように、レジストパターン４１２ａは、領域ｒ２の分だけ、第１の配線４０３上の各々から突き出るように形成されているため、アライメントずれが生じた場合であっても、エッチングを施す面に第１の配線４０３が露出することはないので、第１の配線４０３の表面へのダメージはない。このように、第１の配線４０３の表面に対してエッチングダメージを与えることを防止できるので、第１の配線４０３の歩留まり及び信頼性向上にとって大変有益であることに加えて、第１の配線４０３の上に形成される絶縁膜が剥がれることを防止できる点においても効果的である。さらに、第１の配線４０３がエッチングダメージを受ける場合には、エッチング装置内に銅が飛散することによって装置の汚染が問題となるが、前記工程によると、第１の配線１０３がエッチングダメージを受けることがないので、エッチング装置内の汚染の問題は生じない。
次に、図９（ｂ）に示すように、第１の絶縁膜４０１、ライナー絶縁膜４１１及び配線間ギャップ４０６の上に、第２の絶縁膜４０７を堆積する。これにより、第１の配線４０３間には、配線間ギャップ４０６からAirGap４０８が形成される。ここで、第２の絶縁膜４０７に用いる材料としては、配線間ギャップ４０６からAirGap４０８を形成することが目的であるので、段差被覆性が悪い材料を積極的に用いるとよい。ここでは、第２の絶縁膜４０７の材料としてＳｉＯ2 を用いるが、ＦＳＧ又はlow-k 材料など、その他半導体プロセスに使用されるあらゆる絶縁材料を対象としてもよい。従来例によると、第１の配線４０３を形成した後に堆積する絶縁膜は、銅の拡散を防止する絶縁膜となるＳｉＮ又はＳｉＣ（Ｎ）などが用いられていたが、本実施形態によると、第１の配線４０３の表面にはキャップメタル膜４０４が形成されているため、銅の拡散防止という観点を考慮する必要がないので、第２の絶縁膜４０７の材料として、容量が小さい材料を自由に選択することができる。また、第２の絶縁膜４０７の表面におけるAirGap４０８の上部に位置する部分には段差４０７ａが形成されている。
次に、図９（ｃ）に示すように、ＣＭＰ法により、第２の絶縁膜４０７における段差４０７ａが存在している表面を平坦化する。
次に、図９（ｄ）に示すように、リソグラフィー法及びドライエッチング法を用いて、第２の絶縁膜４０７中に、第１の配線４０３を露出させる接続孔４０７ｂを形成すると共に、配線溝４０７ｃを形成する。なお、接続孔４０７ｂと配線溝４０７ｃとの形成は、従来例と同様に、デュアルダマシン（Dual Damasnece）法を用いて行なう。
ここで、図９（ｄ）では、アライメントずれが生じた場合に、接続孔４０７ｂが、第１の配線４０３上から少しずれて形成された状態が示されている。このように、アライメントずれが生じた場合であっても、接続孔４０７ｂが接続する第１の配線４０３の両サイドには、AirGap４０８が形成されていないので、接続孔４０７ｂがAirGap４０８に貫通するような不良は全く発生しない。
次に、図９（ｅ）に示すように、接続孔４０７ｂ及び配線溝４０７ｃに金属膜を埋め込んだ後、ＣＭＰ法により、該金属膜における配線溝４０７ｃからはみ出している部分を研磨除去して、ビア４０９及び第２の配線４１０を形成する。
ここで、前記図８（ｃ）に示した工程にて用いるレジストパターンを形成するためのマスクレイアウト８Ａについて、図１０を参照しながら具体的に説明する。図１０は、図８（ｃ）に示したレジストパターン４１２のマスクレイアウトの一例を説明するための平面簡略図である。なお、図８（ｃ）は、図１０に示したVIIIｃ-VIIIｃ 線における断面図に相当している。
図１０においては、第１の配線４０３についてのリソグラフィーの最小解像度にて形成される配線の線幅（最小配線幅）がＬ、第１の配線４０３間のリソグラフィーの最小解像度にて形成される配線の配線間距離（最小配線間スペース）がＳとして示されている。また、図１０においては、後の工程（図９（ｄ）参照）で形成される接続孔４０７ａの位置も示されている。
図１０に示すように、レジストパターン４１２のマスクレイアウト８Ａは、接続孔４０７ｂを覆う領域及び第１の配線４０３上の領域をレジストで覆うマスク領域８ａ（点が施されている領域）と、第１の配線４０３間におけるマスク領域８ａを除く領域を開口させる（点が施されていない領域）開口領域８ｂとを有している。
マスクレイアウト８Ａは自動設計にて作成されるが、開口させる領域はＳ以上且つ３Ｓ未満である領域が自動で検出され、検出された領域に開口領域を作成する。また、接続孔４０７ｂが形成される領域では、接続孔４０７ｂの形成領域からその周囲にＳ＋（Ｌ／２）だけ広げた部分がマスクされるように、マスク領域を作成し、先に作成された開口領域から当該マスク領域を差し引く。このようにして、図８（ｃ）に示したレジストパターンを形成するためのマスク領域８ａ及び開口領域８ｂを有するマスクレイアウト８Ａを設計する。
以上のようにして設計されるマスクレイアウト８Ａを用いることにより、配線間スペースがＳ以上且つ３Ｓ未満である配線間スペースにAirGap４０８が形成されると共に、ビア４０９を介して第２の配線４１０と接続する第１の配線４０３の両サイドには、AirGap４０８が形成されないレジストパターンを形成することができる。なお、開口させる領域がＳ以上且つ３Ｓ未満の範囲で検出される理由、及び接続孔４０７ｂの形成領域からその周囲にＳ＋（Ｌ／２）だけマスクする理由は、第１の実施形態で説明した通りである。
本発明は、多層配線を有する半導体装置及びその製造方法に有用である。
（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。 本発明の第１の実施形態におけるレジストパターンのマスクレイアウトを示す平面図である。 本発明の第１の実施形態における配線間スペースと配線間容量との関係図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す要部断面図である。 本発明の第４の実施形態におけるレジストパターンのマスクレイアウトを示す平面図である。 （ａ）〜（ｄ）は、従来例に係る銅配線構造にエアギャップを形成する方法を示す要部断面図である。 （ａ）〜（ｃ）は、従来例に係る銅配線構造にエアギャップを形成する方法を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の課題を説明するアライメントずれが生じた場合におけるエアギャップが形成された銅配線構造を示す要部断面図である。
符号の説明
１０１、２０１、３０１、４０１ 第１の絶縁膜
１０２、２０２、３０２、４０２ 第１のバリアメタル膜
１０３、２０３、３０３、４０３ 第１の配線
１０３ａ リセス
１０１ａ、１０５ａ、２０１ａ、２０５ａ 領域
１０４、２０４、３０４ キャップメタル膜
１０５、２０５、４１２ レジストパターン
１０６ 配線間ギャップ
１０６ａ、２０６ａ ほれ込み
１０７、２０７、３０７、４０７ 第２の絶縁膜
１０７ａ、２０７ａ、４０７ａ 段差
１０７ｂ、２０７ｂ、３０７ｂ、４０７ｂ 接続孔
１０７ｃ、２０７ｃ、３０７ｃ、４０７ｃ 配線溝
１０８、２０８、４０８ AirGap
１０９、２０９、３０９、４０９ ビア
１１０、２１０、３１０、４１０ 第２の配線
２０４ａ ひさし
３１１ low-k 材料
４１１ ライナー絶縁膜
４１２ａ 膨潤後のレジストパターン
３Ａ、８Ａ マスクレイアウト
Ｌ リソグラフィーの最小解像度にて形成される配線の最小線幅
Ｓ リソグラフィーの最小解像度にて形成される配線の最小配線間距離（配線間スペース）

Claims (38)

  1. 第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、
    前記第１の絶縁膜における前記下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、
    前記下層配線と前記配線間ギャップが形成された前記第１の絶縁膜との上に、前記配線間ギャップからエアギャップが形成されるように、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜中に、前記下層配線と接続する接続部を形成すると共に、前記接続部と接続する上層配線を形成する工程とを備え、
    前記接続部は、前記複数の下層配線のうち、前記エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする半導体装置の製造方法。
  2. 前記複数の下層配線を形成する工程よりも後であって前記配線間ギャップを形成する工程よりも前に、
    前記複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数の下層配線は、各々の表面が前記第１絶縁膜の表面よりも低く位置するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記エアギャップと隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ＜３Ｓ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記エアギャップは、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記配線間ギャップは、レジストパターンをマスクに用いて形成され、
    前記レジストパターンは、
    前記配線間ギャップが形成される前記下層配線間の領域と、前記領域から、前記領域を挟む前記下層配線の各々に向かって、下記関係式を満たす距離ｚ
    ｚ＝Ｌ／２
    （但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ前記領域を広げた領域とを露出させる開口パターンを有していることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第２の絶縁膜を形成する工程よりも後であって前記上層配線及び前記接続部を形成する工程よりも前に、
    ＣＭＰ法により、前記第２の絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、
    前記第１の絶縁膜における前記下層配線間に存在する部分を除去して配線間ギャップを形成する工程と、
    前記配線間ギャップに低誘電率膜を埋め込む工程と、
    前記下層配線と前記低誘電率膜が埋め込まれた前記第１の絶縁膜との上に、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜中に、前記下層配線と接続する接続部を形成すると共に、前記接続部と接続する上層配線を形成する工程とを備え、
    前記接続部は、前記複数の下層配線のうち、前記低誘電率膜が隣り合って形成されていないものと接続するように形成されることを特徴とする半導体装置の製造方法。
  9. 前記下層配線を形成する工程よりも後であって前記配線間ギャップを形成する工程よりも前に、
    前記複数の下層配線における各々の表面上に、キャップ層を選択的に形成する工程をさらに備えることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記下層配線は、各々の表面が前記第１絶縁膜の表面よりも低く位置するように形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記低誘電率膜と隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項８に記載の半導体装置の製造方法。
  12. 前記低誘電率膜は、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
  13. 前記配線間ギャップは、レジストパターンをマスクに用いて形成され、
    前記レジストパターンは、
    前記配線間ギャップが形成される前記下層配線間の領域と、前記領域から、前記領域を挟む前記下層配線の各々に向かって、下記関係式を満たす距離ｚ
    ｚ＝Ｌ／２
    （但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ前記領域を広げた領域とを露出させる開口パターンを有していることを特徴とする請求項８に記載の半導体装置の製造方法。
  14. 第１の絶縁膜中に、互いに間隔を開けて隣り合う複数の下層配線を形成する工程と、
    前記複数の下層配線と前記第１の絶縁膜との上に第２の絶縁膜を形成する工程と、
    前記第１の絶縁膜における前記下層配線間に存在する部分と前記第２の絶縁膜における前記部分上に存在する部分とを除去して配線間ギャップを形成する工程と、
    前記第２の絶縁膜と前記配線間ギャップが形成された前記第１の絶縁膜との上に、前記配線間ギャップからエアギャップが形成されるように、第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜中に、前記下層配線と接続する接続部を形成すると共に、前記接続部と接続する上層配線を形成する工程とを備え、
    前記接続部は、前記複数の下層配線のうち、前記エアギャップが隣り合って形成されていないものと接続するように形成されることを特徴とする半導体装置の製造方法。
  15. 前記エアギャップと隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ＜３Ｓ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記エアギャップは、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されていることを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記エアギャップは、第１の領域を露出させる第１の開口パターンを有する第１のレジストパターンをマスクに用いて形成され、
    前記第１の開口パターンは、
    前記下層配線間の第２の領域を露出させる第２の開口パターンを有する第２のレジストパターンを膨潤させることにより、前記第２の領域よりも狭い領域である前記第１の領域を露出させるように形成されていることを特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 前記第１のレジストパターンは、
    前記下層配線間の中央に向かって、下記の関係式を満たす距離ｑ
    ｑ＝Ｌ／３
    （但し、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ前記第２のレジストパターンを膨潤させることによって形成されていることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記第２の絶縁膜を形成する工程よりも後であって前記上層配線及び前記接続部を形成する工程よりも前に、
    ＣＭＰ法により、前記第２の絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
  20. 第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、
    前記下層配線と前記第１の絶縁膜との上に形成された第２の絶縁膜と、
    前記第２の絶縁膜中に形成され、前記下層配線と接続する接続部と、
    前記第２の絶縁膜中に形成され、前記接続部と接続する上層配線とを備え、
    前記下層配線間には、前記第１の絶縁膜における前記下層配線間に存在する部分が除去されてなる配線間ギャップが前記第２の絶縁膜によって覆われてなるエアギャップが形成されており、
    前記接続部は、前記複数の下層配線のうち、前記エアギャップが隣り合って形成されていないものと接続していることを特徴とする半導体装置。
  21. 前記エアギャップと隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ＜３Ｓ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項２０に記載の半導体装置。
  22. 前記エアギャップは、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されていることを特徴とする請求項２０に記載の半導体装置。
  23. 第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、
    前記下層配線と前記第１の絶縁膜との上に形成された第２の絶縁膜と、
    前記第２の絶縁膜中に形成され、前記下層配線と接続する接続部と、
    前記第２の絶縁膜中に形成され、前記接続部と接続する上層配線とを備え、
    前記下層配線間には、前記第１の絶縁膜における前記下層配線間に存在する部分が除去されてなる配線間ギャップが前記第２の絶縁膜によって覆われた領域に埋め込まれてなる低誘電率膜が形成されており、
    前記接続部は、前記複数の下層配線のうち、前記低誘電率膜が隣り合って形成されていないものと接続していることを特徴とする半導体装置。
  24. 前記低誘電率膜と隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項２３に記載の半導体装置。
  25. 前記低誘電率膜は、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されていることを特徴とする請求項２３に記載の半導体装置。
  26. 前記複数の下層配線の各々における表面と前記第２の絶縁膜との間には、キャップ層が形成されていることを特徴とする請求項２０又は２３に記載の半導体装置。
  27. 前記キャップ層は、前記下層配線の配線幅よりも広い幅を有し、前記下層配線に対してひさし型の形状を有していることを特徴とする請求項２６に記載の半導体装置。
  28. 前記複数の下層配線は、各々の表面が前記第１絶縁膜の表面よりも低く位置するように形成されていることを特徴とする請求項２０又は２３に記載の半導体装置。
  29. 第１の絶縁膜中に、互いに間隔を開けて隣り合うように形成された複数の下層配線と、
    前記下層配線と前記第１の絶縁膜との上に形成された第２の絶縁膜と、
    前記第２の絶縁膜の上に形成された第３の絶縁膜と、
    前記第３の絶縁膜中に形成され、前記下層配線と接続する接続部と、
    前記第３の絶縁膜中に形成され、前記接続部と接続する上層配線とを備え、
    前記下層配線間には、前記第１の絶縁膜における前記下層配線間に存在する部分及び前記第２の絶縁膜における前記部分上に存在している部分が除去されてなる配線間ギャップが前記第３の絶縁膜によって覆われてなるエアギャップが形成されており、
    前記接続部は、前記複数の下層配線のうち、前記エアギャップが隣り合って形成されていないものと接続していることを特徴とする半導体装置。
  30. 前記エアギャップと隣り合って存在している前記下層配線間の配線間スペースＸは、下記の関係式
    Ｓ≦Ｘ＜３Ｓ
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースである。）
    を満たすことを特徴とする請求項２９に記載の半導体装置。
  31. 前記エアギャップは、前記接続部から、下記の関係式を満たす距離ｙ
    ｙ＝Ｓ＋（Ｌ／２）
    （但し、Ｓは、リソグラフィーの最小解像度にて形成される前記下層配線間の最小配線間スペースであり、Ｌは、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅である。）
    だけ少なくとも離れた位置に形成されていることを特徴とする請求項２９に記載の半導体装置。
  32. 前記第２の絶縁膜は、前記エアギャップと隣り合って存在している前記下層配線の各々のエッジから突き出すようにひさし状に形成されていることを特徴とする請求項２９に記載の半導体装置。
  33. 前記第２の絶縁膜は、リソグラフィーの最小解像度にて形成される前記下層配線の最小線幅Ｌとした場合に、前記各々エッジから距離Ｌ／３だけ突き出したひさし状に形成されていることを特徴とする請求項３２に記載の半導体装置。
  34. 前記下層配線及び前記上層配線は、Ｃｕを主成分とする金属よりなることを特徴とする請求項２０、２３又は２９に記載の半導体装置。
  35. 前記第１絶縁膜又は前記第２絶縁膜は、ＳｉＯ2 、ＦＳＧ、ＳｉＯＣ又は有機ポリマー材料よりなることを特徴とする請求項２０又は２３に記載の半導体装置。
  36. 前記第１絶縁膜又は前記第３絶縁膜は、ＳｉＯ2 、ＦＳＧ、ＳｉＯＣ又は有機ポリマー材料よりなることを特徴とする請求項２９に記載の半導体装置。
  37. 前記キャップ層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＣｏＰ、ＣｏＢ、ＮｉＭｏＰ、又はこれらの組み合わせよりなることを特徴とする請求項２６に記載の半導体装置。
  38. 前記配線間ギャップの底部は、該配線間ギャップと隣り合って存在している前記下層配線の底部から、前記下層配線幅の１／３程度掘れ込まれた位置に存在していることを特徴とする請求項２０、２３又は２９に記載の半導体装置。
JP2004309579A 2004-10-25 2004-10-25 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP4106048B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004309579A JP4106048B2 (ja) 2004-10-25 2004-10-25 半導体装置の製造方法及び半導体装置
US11/253,568 US7473632B2 (en) 2004-10-25 2005-10-20 Semiconductor device with an air gap between lower interconnections and a connection portion to the lower interconnections not formed adjacent to the air gap
US12/277,933 US7622807B2 (en) 2004-10-25 2008-11-25 Semiconductor device with a low dielectric constant film between lower interconnections
US12/603,197 US7749891B2 (en) 2004-10-25 2009-10-21 Method and fabricating semiconductor device and semiconductor device
US12/786,156 US7830014B2 (en) 2004-10-25 2010-05-24 Method for fabricating semiconductor device and semiconductor device
US12/897,416 US8034707B2 (en) 2004-10-25 2010-10-04 Method for fabricating semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004309579A JP4106048B2 (ja) 2004-10-25 2004-10-25 半導体装置の製造方法及び半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008032950A Division JP4856107B2 (ja) 2008-02-14 2008-02-14 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2006120988A true JP2006120988A (ja) 2006-05-11
JP4106048B2 JP4106048B2 (ja) 2008-06-25

Family

ID=36206697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004309579A Expired - Fee Related JP4106048B2 (ja) 2004-10-25 2004-10-25 半導体装置の製造方法及び半導体装置

Country Status (2)

Country Link
US (5) US7473632B2 (ja)
JP (1) JP4106048B2 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344703A (ja) * 2005-06-08 2006-12-21 Hitachi Ltd 半導体装置およびその製造方法
JP2008147562A (ja) * 2006-12-13 2008-06-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2009016790A (ja) * 2007-06-04 2009-01-22 Panasonic Corp 半導体装置および半導体装置の製造方法
WO2009063591A1 (ja) * 2007-11-12 2009-05-22 Panasonic Corporation 半導体装置の製造方法
JP2009123775A (ja) * 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009123734A (ja) * 2007-11-12 2009-06-04 Renesas Technology Corp 半導体装置及びその製造方法
JP2009123776A (ja) * 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009152544A (ja) * 2007-10-09 2009-07-09 Applied Materials Inc 多層配線構造に空隙を形成する方法
JP2009290240A (ja) * 2009-09-09 2009-12-10 Hitachi Ltd 半導体装置
JP2010108953A (ja) * 2008-10-28 2010-05-13 Hitachi Ltd 半導体装置およびその製造方法
US7741228B2 (en) 2007-05-28 2010-06-22 Panasonic Corporation Method for fabricating semiconductor device
US7913221B2 (en) 2006-10-20 2011-03-22 Panasonic Corporation Interconnect structure of semiconductor integrated circuit, and design method and device therefor
US8084352B2 (en) 2007-06-04 2011-12-27 Panasonic Corporation Method of manufacturing semiconductor device
JP2012049290A (ja) * 2010-08-26 2012-03-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9852987B2 (en) 2015-02-23 2017-12-26 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
CN112928095A (zh) * 2021-02-03 2021-06-08 长鑫存储技术有限公司 互连结构及其制备方法、半导体结构
US11587870B2 (en) 2019-08-13 2023-02-21 Micron Technology, Inc. Apparatus comprising aluminum interconnections, memory devices comprising interconnections, and related methods

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640525B1 (ko) * 2004-12-29 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자의 금속 라인 형성 방법
US7317253B2 (en) * 2005-04-25 2008-01-08 Sony Corporation Cobalt tungsten phosphate used to fill voids arising in a copper metallization process
EP1991422B1 (en) * 2006-03-03 2012-06-27 Silverbrook Research Pty. Ltd Pulse damped fluidic architecture
US7837297B2 (en) * 2006-03-03 2010-11-23 Silverbrook Research Pty Ltd Printhead with non-priming cavities for pulse damping
US7721441B2 (en) * 2006-03-03 2010-05-25 Silverbrook Research Pty Ltd Method of fabricating a printhead integrated circuit attachment film
US7649239B2 (en) 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7772702B2 (en) * 2006-09-21 2010-08-10 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7666753B2 (en) * 2007-01-11 2010-02-23 International Business Machines Corporation Metal capping process for BEOL interconnect with air gaps
JP2008205283A (ja) * 2007-02-21 2008-09-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置の配線構造並びにその設計方法及び設計装置
US7758177B2 (en) * 2007-03-21 2010-07-20 Silverbrook Research Pty Ltd High flowrate filter for inkjet printhead
US20080284039A1 (en) * 2007-05-18 2008-11-20 International Business Machines Corporation Interconnect structures with ternary patterned features generated from two lithographic processes
US8030778B2 (en) * 2007-07-06 2011-10-04 United Microelectronics Corp. Integrated circuit structure and manufacturing method thereof
KR100947933B1 (ko) * 2007-08-28 2010-03-15 주식회사 동부하이텍 인덕터 및 그 제조 방법
US20090121356A1 (en) * 2007-11-12 2009-05-14 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2009188250A (ja) * 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法
DE102008026134A1 (de) * 2008-05-30 2009-12-17 Advanced Micro Devices, Inc., Sunnyvale Mikrostrukturbauelement mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
US8994179B2 (en) 2008-08-29 2015-03-31 Infineon Technologies Ag Semiconductor device and method for making same
DE102008059650B4 (de) * 2008-11-28 2018-06-21 Globalfoundries Inc. Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE102008059503A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Leistungsverbesserung in Metallisierungssystemen von Mikrostrukturbauelementen durch Einbau von Metallstrukturen mit größeren Korngrenzen
US8598684B2 (en) * 2009-04-06 2013-12-03 Shinko Electric Industries Co., Ltd. Semiconductor device, and method of manufacturing the same
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
KR20120025315A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101842903B1 (ko) * 2011-09-20 2018-05-14 에이씨엠 리서치 (상하이) 인코포레이티드 에어 갭 상호연결 구조의 형성 방법
CN103137545B (zh) * 2011-11-25 2015-08-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8624394B2 (en) * 2011-12-07 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated technology for partial air gap low K deposition
CN103165516B (zh) * 2011-12-08 2014-12-24 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
CN103165522B (zh) * 2011-12-15 2015-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
KR20200029638A (ko) 2011-12-20 2020-03-18 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US9123727B2 (en) * 2011-12-29 2015-09-01 Intel Corporation Airgap interconnect with hood layer and method of forming
KR101600217B1 (ko) 2011-12-30 2016-03-04 인텔 코포레이션 자기-폐쇄 비대칭 상호연결 구조
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9034664B2 (en) * 2012-05-16 2015-05-19 International Business Machines Corporation Method to resolve hollow metal defects in interconnects
CN102768985A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种带有空气间隙的大马士革制造方法
KR20140018546A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN102881638B (zh) * 2012-09-17 2015-04-08 上海华力微电子有限公司 一种带有空气间隙的大马士革工艺
JP5932604B2 (ja) 2012-10-24 2016-06-08 株式会社東芝 半導体装置及びその製造方法
CN102969273A (zh) * 2012-10-25 2013-03-13 上海集成电路研发中心有限公司 一种具有空气隙的铜大马士革互连结构的形成方法
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
KR20140100798A (ko) * 2013-02-07 2014-08-18 삼성전자주식회사 반도체 장치 및 그 형성방법
US9564355B2 (en) 2013-12-09 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
KR102092863B1 (ko) 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9230911B2 (en) 2013-12-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
KR102190654B1 (ko) 2014-04-07 2020-12-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9583380B2 (en) 2014-07-17 2017-02-28 Globalfoundries Inc. Anisotropic material damage process for etching low-K dielectric materials
CN105720000A (zh) * 2014-12-02 2016-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9443956B2 (en) 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
KR102272553B1 (ko) 2015-01-19 2021-07-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10096485B2 (en) * 2015-02-19 2018-10-09 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US9941156B2 (en) 2015-04-01 2018-04-10 Qualcomm Incorporated Systems and methods to reduce parasitic capacitance
KR20160122364A (ko) 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106340504B (zh) * 2015-07-07 2019-03-15 旺宏电子股份有限公司 半导体元件
US9768058B2 (en) 2015-08-10 2017-09-19 Globalfoundries Inc. Methods of forming air gaps in metallization layers on integrated circuit products
US9812353B2 (en) 2015-12-03 2017-11-07 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102449199B1 (ko) 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102616823B1 (ko) * 2015-12-16 2023-12-22 삼성전자주식회사 반도체 장치
US9653348B1 (en) * 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10504915B2 (en) * 2016-03-03 2019-12-10 Toshiba Memory Corporation Integrated circuit device having an air gap between interconnects and method for manufacturing the same
KR102645957B1 (ko) 2016-03-22 2024-03-08 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
US9831174B1 (en) * 2016-05-31 2017-11-28 Globalfoundries Inc. Devices and methods of forming low resistivity noble metal interconnect
US20180012791A1 (en) * 2016-07-06 2018-01-11 Globalfoundries Inc. Interconnects with inner sacrificial spacers
KR20180031900A (ko) 2016-09-20 2018-03-29 삼성전자주식회사 에어 갭을 포함하는 반도체 소자
KR102655189B1 (ko) * 2016-09-30 2024-04-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10340181B2 (en) 2016-11-17 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure including air gap
WO2018118089A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Differentiated molecular domains for selective hardmask fabrication and structures resulting therefrom
US10395980B1 (en) 2018-02-21 2019-08-27 Globalfoundries Inc. Dual airgap structure
US10672710B2 (en) 2018-06-05 2020-06-02 Globalfoundries Inc. Interconnect structures with reduced capacitance
JP2021150341A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398524B2 (ja) 1995-07-12 2003-04-21 三菱電機株式会社 半導体装置の製造方法
JPH0955431A (ja) 1995-08-15 1997-02-25 Nippon Steel Corp 半導体装置の製造方法
JP3085231B2 (ja) 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
JPH1117005A (ja) * 1997-06-20 1999-01-22 Nec Corp 半導体装置及びその製造方法
US6242336B1 (en) * 1997-11-06 2001-06-05 Matsushita Electronics Corporation Semiconductor device having multilevel interconnection structure and method for fabricating the same
JP3362675B2 (ja) 1998-09-08 2003-01-07 日本電気株式会社 半導体装置及びその製造方法
JP3461761B2 (ja) 1999-08-16 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
FR2803092B1 (fr) * 1999-12-24 2002-11-29 St Microelectronics Sa Procede de realisation d'interconnexions metalliques isolees dans des circuits integres
JP2001284355A (ja) 2000-03-30 2001-10-12 Sony Corp 半導体装置およびその製造方法
US6509623B2 (en) * 2000-06-15 2003-01-21 Newport Fab, Llc Microelectronic air-gap structures and methods of forming the same
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
TW550642B (en) * 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
JP3657576B2 (ja) 2001-06-12 2005-06-08 株式会社東芝 半導体装置の製造方法
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US7449407B2 (en) * 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
KR100478497B1 (ko) * 2002-12-05 2005-03-29 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7041571B2 (en) * 2004-03-01 2006-05-09 International Business Machines Corporation Air gap interconnect structure and method of manufacture
JP2009188250A (ja) * 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344703A (ja) * 2005-06-08 2006-12-21 Hitachi Ltd 半導体装置およびその製造方法
US7913221B2 (en) 2006-10-20 2011-03-22 Panasonic Corporation Interconnect structure of semiconductor integrated circuit, and design method and device therefor
JP2008147562A (ja) * 2006-12-13 2008-06-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US7741228B2 (en) 2007-05-28 2010-06-22 Panasonic Corporation Method for fabricating semiconductor device
JP2009016790A (ja) * 2007-06-04 2009-01-22 Panasonic Corp 半導体装置および半導体装置の製造方法
US8084352B2 (en) 2007-06-04 2011-12-27 Panasonic Corporation Method of manufacturing semiconductor device
JP2009152544A (ja) * 2007-10-09 2009-07-09 Applied Materials Inc 多層配線構造に空隙を形成する方法
KR101027216B1 (ko) 2007-10-09 2011-04-06 어플라이드 머티어리얼스, 인코포레이티드 다중레벨 상호접속 구조물에서 공기 갭을 형성하는 방법
JP2009123776A (ja) * 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
WO2009063591A1 (ja) * 2007-11-12 2009-05-22 Panasonic Corporation 半導体装置の製造方法
US8034693B2 (en) 2007-11-12 2011-10-11 Panasonic Corporation Method for fabricating semiconductor device
JP2009123743A (ja) * 2007-11-12 2009-06-04 Panasonic Corp 半導体装置の製造方法
JP2009123734A (ja) * 2007-11-12 2009-06-04 Renesas Technology Corp 半導体装置及びその製造方法
JP2009123775A (ja) * 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2010108953A (ja) * 2008-10-28 2010-05-13 Hitachi Ltd 半導体装置およびその製造方法
US8420528B2 (en) 2008-10-28 2013-04-16 Hitachi, Ltd. Manufacturing method of a semiconductor device having wirings
JP2009290240A (ja) * 2009-09-09 2009-12-10 Hitachi Ltd 半導体装置
JP2012049290A (ja) * 2010-08-26 2012-03-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102247918B1 (ko) 2014-04-07 2021-05-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9852987B2 (en) 2015-02-23 2017-12-26 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US11587870B2 (en) 2019-08-13 2023-02-21 Micron Technology, Inc. Apparatus comprising aluminum interconnections, memory devices comprising interconnections, and related methods
CN112928095A (zh) * 2021-02-03 2021-06-08 长鑫存储技术有限公司 互连结构及其制备方法、半导体结构
CN112928095B (zh) * 2021-02-03 2022-03-15 长鑫存储技术有限公司 互连结构及其制备方法、半导体结构

Also Published As

Publication number Publication date
US7830014B2 (en) 2010-11-09
US20100041229A1 (en) 2010-02-18
US7473632B2 (en) 2009-01-06
US20100230820A1 (en) 2010-09-16
US8034707B2 (en) 2011-10-11
US7622807B2 (en) 2009-11-24
US7749891B2 (en) 2010-07-06
JP4106048B2 (ja) 2008-06-25
US20060088975A1 (en) 2006-04-27
US20110021017A1 (en) 2011-01-27
US20090079079A1 (en) 2009-03-26

Similar Documents

Publication Publication Date Title
JP4106048B2 (ja) 半導体装置の製造方法及び半導体装置
US20040084761A1 (en) Method and structure of a reducing intra-level and inter-level capacitance of a semiconductor device
US6593223B1 (en) Method of forming dual damascene structure
US20100133699A1 (en) Microstructure device including a metallization structure with air gaps formed commonly with vias
US6214745B1 (en) Method of improving surface planarity of chemical-mechanical polishing operation by forming shallow dummy pattern
JP4856107B2 (ja) 半導体装置の製造方法及び半導体装置
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
JP2004228111A (ja) 半導体装置及びその製造方法
US6680248B2 (en) Method of forming dual damascene structure
US7709965B2 (en) Metal line of semiconductor device and method of manufacturing the same
JP2012134422A (ja) 半導体装置及びその製造方法
JP2001053144A (ja) 半導体装置及びその製造方法
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR100445506B1 (ko) 반도체장치의 제조방법
US7501340B2 (en) Methods of forming interconnection lines in semiconductor devices
US6096633A (en) Dual damascene process for forming local interconnect
JP2006114724A (ja) 半導体装置及びその製造方法
JP2948588B1 (ja) 多層配線を有する半導体装置の製造方法
JP4110829B2 (ja) 半導体装置の製造方法
JP3442064B2 (ja) 半導体装置の製造方法
JP2000058651A (ja) 多層配線を有する半導体装置及びその製造方法
KR100364811B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR100678008B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2004072018A (ja) 半導体装置及びその製造方法
KR20020087741A (ko) 반도체 소자의 접촉부 및 그 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060417

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20071116

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20071211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080328

R150 Certificate of patent or registration of utility model

Ref document number: 4106048

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140404

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees