CN102768985A

CN102768985A - 一种带有空气间隙的大马士革制造方法

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Publication number: CN102768985A
Application number: CN2012102282592A
Authority: CN
Inventors: 李磊; 陈玉文; 胡友存; 姬峰; 梁学文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2012-07-04
Filing date: 2012-07-04
Publication date: 2012-11-07

Abstract

本发明提供的一种带有空气间隙的大马士革制造方法，包括以下步骤：在一半导体基体上形成第一金属互连线；刻蚀去除第一空气间隙区域的介电层形成第一金属互连线间间隙；淀积第二介电层形成第一空气间隙；在第二介电层上采用双大马士革刻蚀工艺形成第二金属互连线；刻蚀去除第二空气间隙区域的介电层形成第二金属互连线间间隙；淀积第三介电层，在第二金属互连线间间隙形成第二空气间隙。本发明减小了铜互连线间寄生电容，降低了金属互连RC延迟问题，并且同时改善了铜互连电子迁移和应力迁移可靠性。

Description

一种带有空气间隙的大马士革制造方法

技术领域

本发明涉及一种大马士革制造方法，尤其涉及一种带有空气间隙的大马士革制造方法。

背景技术

随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容（Resistor Capacitor，简称RC）延迟呈现显著增加的趋势，而为了减少后段互连RC延迟，引入低介电常数（Low-k）材料，铜互连取代铝互连成为主流工艺。由于铜互连线的制作方法不能像铝互连线那样通过刻蚀金属层而形成，铜大马士革镶嵌工艺成为铜互连线的制作的标准方法。铜大马士革工艺：在平面基体上淀积一介电层；通过光刻和刻蚀工艺在介电层中形成镶嵌的通孔和沟槽；淀积金属阻挡层和铜籽晶层；电镀金属铜填满介电层中通孔和沟槽；化学机械研磨（CMP）平坦化去除介电层上多余金属，形成平面铜互连。

随着集成电路特征尺寸的减小，铜互连线的电阻率会急剧增大，特别对于45 nm及以下制程更明显。然而，目前还没有一种电阻率更低的导电材料可取代铜互连，即难通过降低互连线电阻来降低RC延迟。只能通过使用更低介电常数材料来降低互连线间的寄生电容而在不改变互连线电阻的基础上来改善RC延迟的问题。金属互连线间寄生电容与互连线间距成反比，互连线间距越小，寄生电容越大。降低小间距金属互连线间寄生电容，成为降低RC延迟关键。空气的介电常数与真空接近，接近于1，可作为金属互连线间非常理想的介电材料。在金属互连线间形成空气间隙，降低互连线间介电层有效介电常数，以降低互连线间寄生电容，改善RC延迟已成为近年来金属铜互连研究热点。通常的空气间隙制作工艺需要添加一块掩模版，而随着光刻尺寸的减小掩模版成本和光刻生产成本会急剧增大，对于添加的空气间隙掩模版最小尺寸通常也要达到或小于当层金属层最小设计尺寸，空气间隙掩模版的等级要求等于甚至高于当层金属层掩模版，这会极大提高集成电路制造成本。如何避免使用空气间隙掩模版或降低空气间隙掩模版的要求等级降低生产成本成为空气间隙制作考虑方向之一。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是缺乏高效的带有空气间隙的大马士革制造方法。

本发明提供的一种带有空气间隙的大马士革制造方法，包括以下步骤：

步骤1，在一半导体基体上形成第一金属互连线；采用自对准工艺在第一金属互连线上形成第一金属保护层；光刻打开第一空气间隙区域；刻蚀去除第一空气间隙区域的介电层形成第一金属互连线间间隙；淀积第二介电层，在第一金属互连线间间隙形成第一空气间隙；

步骤2，在第二介电层上采用双大马士革刻蚀工艺形成第一通孔和第二金属沟槽；金属填充第一通孔和第二金属沟槽，形成第二金属互连线和第一互连通孔；采用自对准工艺在第二金属互连线上形成第二金属保护层；光刻打开第二空气间隙区域；刻蚀去除第二空气间隙区域的介电层形成第二金属互连线间间隙；淀积第三介电层，在第二金属互连线间间隙形成第二空气间隙。

在本发明的一个较佳实施方式中，所述步骤1中形成第一金属互连线通过在一半导体基体上淀积第一介电层；在第一介电层上采用单大马士革刻蚀工艺制作第一金属沟槽；金属填充第一金属沟槽，形成第一金属互连线。

在本发明的另一较佳实施方式中，所述第一介电层可使用CVD淀积或SOD旋转涂覆Low-k介电材料制成。

在本发明的另一较佳实施方式中，所述第一介电层与基体之间可淀积第一刻蚀阻挡层。

在本发明的另一较佳实施方式中，所述第一刻蚀阻挡层可采用SiN、SiC、SiCN、SiO₂、SiCO等介电材料。

在本发明的另一较佳实施方式中，所述第二介电层和/或第三介电层使用非保型CVD工艺淀积的Low-k介电材料。

在本发明的另一较佳实施方式中，所述第二介电层和/或第三介电层包括通孔介电层、刻蚀阻挡层和沟槽介电层。

在本发明的另一较佳实施方式中，所述步骤1中的自对准工艺形成第一金属保护层通过先在金属互连线上形成一定深度凹槽后淀积金属保护层，化学机械研磨去除介电层上多余金属保护层，在金属互连线上选择性生成第一金属保护层。

在本发明的另一较佳实施方式中，所述在金属互连线上形成一定深度凹槽通过化学机械研磨工艺，或在化学机械研磨平坦化后Reverse-ECP或湿法工艺形成。

在本发明的另一较佳实施方式中，还包括步骤3：重复步骤2以形成多层金属层。

本发明的一种带有空气间隙的大马士革制造方法，减小了铜互连线间寄生电容，降低了金属互连RC延迟问题，并且同时改善了铜互连电子迁移和应力迁移可靠性。

附图说明

图1是本发明的实施例淀积第一介电层的示意图；

图2是本发明的实施例单大马士革结构的示意图；

图3是本发明的实施例单大马士革结构金属化的示意图；

图4是本发明的实施例形成铜凹槽的示意图；

图5是本发明的实施例淀积第一金属保护层的示意图；

图6是本发明的实施例形成空气间隙区域图形的示意图；

图7是本发明的实施例第一金属互连线间间隙的示意图；

图8是本发明的实施例淀积第二介电层形成第一空气间隙的示意图；

图9是本发明的实施例双大马士革结构的示意图；

图10是本发明的实施例双大马士革结构金属化的示意图；

图11是本发明的实施例第二金属互连线间间隙的示意图；

图12是本发明的实施例形成第二空气间隙的示意图。

具体实施方式

以下将结合附图对本发明做具体阐释。

如图1中所示，本发明的实施例中，步骤1，首先在一已形成前段器件的半导体基体1上淀积第一刻蚀阻挡层2和第一介电层3。第一介电层3可使用CVD淀积或SOD旋转涂覆的无机或有机Low-k介电材料，如PECVD淀积SiOCH或SOD旋转涂覆淀积SiLK；第一刻蚀阻挡层2是作为金属沟槽刻蚀和金属互连线间介电材料去除阻挡层，以利于控制金属沟槽刻蚀的深度及互连线间介电材料去除控制，可采用SiN、SiC、SiCN、SiO2、SiCO等介电材料。当然也可以不使用刻蚀阻挡层，金属沟槽刻蚀和金属互连线间介电材料的去除仅通过刻蚀时间进行控制。

如图2中所示，单大马士革刻蚀工艺形成第一金属沟槽4的单大马士革结构，要求打开第一刻蚀阻层与下层连接。

如图3中所示，大马士革结构金属化：淀积第一金属阻挡层5和籽晶层，第一金属阻挡层5阻止铜在介电材料中的扩散，通常可采用PVD或CVD或ALD淀积的一层或多层的金属阻挡层，如TaN、Ta、TiN、Ti、WN、W等；籽晶层可使用PVD淀积铜或铜合金；电镀填充金属铜；化学机械研磨（CMP）去除第一介电层3上多余金属，形成第一金属互连线6。

如图4中所示，在第一金属互连线6上形成低于第一介电层3一定深度的铜凹槽7，形成铜凹槽7可采用直接化学机械研磨工艺，或在化学机械研磨平坦化后Reverse-ECP或湿法工艺形成铜凹槽7。

如图5中所示，淀积第一金属保护层8，作为后续形成互连线间间隙去除部分第一介电层3的硬掩模、铜互连线保护层及铜扩散阻挡层，可采用PVD或CVD或ALD淀积单层或多层金属保护层，如TiN、Ti、TaN、Ta、WN、W等。

如图6中所示，化学机械研磨（CMP）去除第一介电层3上第一金属保护层8，第一铜互连线上保留一定厚度的第一金属保护层8作为形成互连线间隙去除部分第一介电层的硬掩模。第一金属保护层8保证在后续部分第一介电层去除过程中对铜互连线的保护及可防止介电层淀积后铜在介电层中的扩散，且金属保护层跟介电材料相比与铜有更好的黏附性，可改善铜互连的电学性能和可靠性。

旋涂光刻胶，光刻打开形成空气间隙区域。空气间隙区域包裹金属互连线尺寸9可控制在金属互连线最小设计尺寸的0.5-1.0倍，空气间隙区域图形间距大于等于2倍金属互连线最小设计尺寸，保证形成空气间隙区域光刻的最小尺寸是金属互连线最小设计尺寸的2倍，有利于降低形成空气间隙区域光掩模版的成本和光刻制造成本。因此，空气间隙区域图形包裹稀疏区域互连线0.5-1倍互连线最小设计尺寸，包裹密集区域互连线和互连线间介电材料0.5-1倍互连线最小设计尺寸；密集区域是指互连线间距小于3倍互连线最小设计尺寸的区域，稀疏区域是互连线间距大于等于3倍互连线最小设计尺寸的区域；空气间隙区域最大互连线间距尺寸是互连线最小设计尺寸的3倍。空气间隙区域图形可基于当层金属层图形通过逻辑运算生成制作掩模版。

如图7中所示，等离子刻蚀去除空气间隙区域的介电层形成第一金属互连线间间隙10。

如图8中所示，淀积第二介电层11，介电层使用CVD非保型工艺淀积的Low-k介电材料，如PECVD淀积SiOCH，要淀积足够厚度的介电层作为第一通孔和第二金属介电层。在金属互连线间隙形成第一空气间隙21。空气间隙区域最大互连线间距尺寸是互连线最小设计尺寸的3倍，通常互连线高度大于互连线最小设计尺寸的2倍。调整淀积工艺至少在高宽比大于2.0的互连线间间隙形成空气间隙，最好可在高宽比大于0.67的互连线间间隙形成空气间隙。并可控制空气间隙的形状和尺寸。高宽比越高越有利于空气间隙形成，空气间隙的形成还与互连线间距尺寸和互连线间隔的形状相关。

第二介电层也可淀积含有刻蚀阻挡层的多层介电层，包括第二介电层11、第二刻蚀阻挡层12和第三介电层13。其中第二介电层11使用非保型工艺淀积的Low-k介电材料，如PECVD淀积SiOCH；第二刻蚀阻挡层12采用CVD淀积SiN、SiC、SiCN、SiO2、SiCO等介电材料；第三介电层13可使用CVD淀积或SOD旋转涂覆的无机或有机Low-k介电材料，如PECVD淀积SiOCH或SOD旋转涂覆淀积SiLK。刻蚀阻挡层的使用有利于控制金属沟槽刻蚀及互连线间介电材料去除工艺控制。

如图9中所示，通过双大马士革刻蚀工艺形成包含第一通孔14和第二金属沟槽15的双大马士革结构，通孔与下层金属互连线连接。

如图10中所示，双大马士革结构金属化：淀积金属阻挡层和籽晶层，金属阻挡层阻止铜在介电材料中的扩散，通常可采用PVD或CVD或ALD淀积的一层或多层的金属阻挡层，如TaN、Ta、TiN、Ti、WN、W等；籽晶层可使用PVD淀积铜或铜合金；电镀填充金属铜；化学机械研磨（CMP）去除第二介电层上多余金属，形成第二金属互连线16和第一互连通孔17。

如图11中所示，同第一金属层互连线上金属保护层形成工艺在第二金属互连线上选择性形成第二金属保护层18，可采用PVD或CVD或ALD淀积单层或多层难熔金属或其氮化物金属材料，如TiN、Ti、TaN、Ta、WN、W等；

同第一金属层互连线间间隙形成工艺通过光刻刻蚀工艺在第二空气间隙区域形成第二金属层互连线间间隙19。空气间隙区域包裹金属互连线尺寸可控制在金属互连线最小设计尺寸的0.5-1.0倍，空气间隙区域图形间距大于等于2倍金属互连线最小设计尺寸，保证形成空气间隙区域光刻的最小尺寸是金属互连线最小设计尺寸的2倍。

如图12中所示，淀积第四介电层20，介电层使用非保型CVD工艺淀积的Low-k介电材料，如PECVD淀积SiOCH，在第二金属互连线间间隙形成第二空气间隙22。

此外，在本发明的实施例中，还可包括步骤3，重复上述步骤2可堆叠更多层金属层。

本发明的减小了铜互连线间寄生电容，降低了金属互连RC延迟问题，并且同时改善了铜互连电子迁移和应力迁移可靠性。

以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims

1.一种带有空气间隙的大马士革制造方法，其特征在于，包括以下步骤：

2.如权利要求1所述的方法，其特征在于，所述步骤1中形成第一金属互连线通过在一半导体基体上淀积第一介电层；在第一介电层上采用单大马士革刻蚀工艺制作第一金属沟槽；金属填充第一金属沟槽，形成第一金属互连线。

3.如权利要求2所述的方法，其特征在于，所述第一介电层可使用CVD淀积或SOD旋转涂覆Low-k介电材料制成。

4.如权利要求2所述的方法，其特征在于，所述第一介电层与基体之间可淀积第一刻蚀阻挡层。

5.如权利要求4所述的方法，其特征在于，所述第一刻蚀阻挡层可采用SiN、SiC、SiCN、SiO2、SiCO等介电材料。

6.如权利要求1所述的方法，其特征在于，所述第二介电层和/或第三介电层使用非保型CVD工艺淀积的Low-k介电材料。

7.如权利要求6所述的方法，其特征在于，所述第二介电层和/或第三介电层包括通孔介电层、刻蚀阻挡层和沟槽介电层。

8.如权利要求1所述的方法，其特征在于，所述步骤1中的自对准工艺形成第一金属保护层通过先在金属互连线上形成一定深度凹槽后淀积金属保护层，化学机械研磨去除介电层上多余金属保护层，在金属互连线上选择性生成第一金属保护层。

9.如权利要求8所述的方法，其特征在于，所述在金属互连线上形成一定深度凹槽通过化学机械研磨工艺，或在化学机械研磨平坦化后Reverse-ECP或湿法工艺形成。

10.如权利要求1所述的方法，其特征在于，还包括步骤3：重复步骤2以形成多层金属层。