CN104701248B - 用于半导体器件的互连结构 - Google Patents

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Abstract

本发明提供了用于半导体器件的互连结构。提供了互连件以及形成半导体器件的互连件的方法。形成具有不同宽度的导线。在设计包括覆盖通孔的地方使用较宽的导线，以及在不包括覆盖通孔的地方使用较窄的导线。形成覆盖介电层，并且形成沟槽和通孔以延伸穿过覆盖介电层到达较宽的导线。可以与诸如较窄导线的所选导线相邻地形成空隙或气隙。

Description

用于半导体器件的互连结构
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件。
背景技术
在集成电路领域中，已知用于形成互连结构(包括金属线和通孔)的通用方法为“镶嵌”。通常，该方法涉及在介电层中形成开口，其中介电层分离垂直隔开的金属层。通常使用光刻和蚀刻技术来形成开口。在形成之后，用铜或铜合金来填充开口。然后，通过化学机械抛光(CMP)来去除介电层表面上过量的铜。剩余的铜或铜合金形成通孔和/或金属线。
通常在镶嵌结构中使用铜，这是因为其电阻率较低。通常，互连结构由多个金属化层形成，每个金属化层均包括多条铜线。不同金属化层中的铜线通过通孔互连。虽然通常由于低电阻率而使用铜，但也可以使用其他材料。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成集成电路结构的方法，所述方法包括：在衬底上方形成多条导线，所述多条导线中的第一导线宽于所述多条导线中的第二导线；在所述多条导线上方形成介电层；以及形成连接至所述第一导线的通孔，而没有通孔直接连接至所述第二导线。
在该方法中，在覆盖所述衬底的所述第一介电层中形成所述多条导线。
在该方法中，所述第一导线的宽度为所述第二导线的宽度的1.03倍至3倍。
该方法还包括：与所述第二导线相邻地形成气隙。
在该方法中，形成所述气隙包括干蚀刻工艺、湿蚀刻工艺或汽相蚀刻工艺。
在该方法中，所述气隙的至少一部分与所述第二导线间隔开。
在该方法中，所述气隙的宽度在所述气隙的上边界下方增加。
根据本发明的另一方面，提供了一种形成集成电路结构的方法，所述方法包括：在第一介电层中形成第一导电元件和第二导电元件，所述第一导电元件的第一宽度大于所述第二导电元件的第二宽度；在所述第一导电元件和所述第二导电元件上方形成第二介电层；以及形成穿过所述第二介电层接触所述第一导电元件的通孔，具有所述第二宽度的所述第二导电元件整体被所述第二介电层覆盖。
在该方法中，所述第一宽度为所述第二宽度的1.03倍至3倍。
该方法还包括：与所述第二导电元件相邻地形成气隙。
在该方法中，形成所述气隙包括干蚀刻工艺、湿蚀刻工艺或汽相蚀刻工艺。
在该方法中，所述气隙具有锥形侧壁，使得所述气隙的侧壁远离所述第二导电元件延伸。
在该方法中，所述气隙包括扩展区域，其宽度大于所述气隙的开口。
根据本发明的又一方面，提供了一种半导体器件，包括：衬底，其上具有第一介电层；多条宽导线，位于所述第一介电层中；窄导线，位于所述第一介电层中；第二介电层，覆盖所述第一介电层；以及通孔，延伸穿过所述第二介电层到达所述多条宽导线中的对应导线，所述窄导线被所述第二介电层覆盖。
在该半导体器件中，所述窄导线夹置在所述多条宽导线中的第一宽导线和第二宽导线之间。
该半导体器件还包括：位于所述窄导线的相对侧的气隙。
在该半导体器件中，所述气隙具有锥形侧壁，所述第一介电层的一部分夹置在每个气隙的一部分和所述窄导线之间。
在该半导体器件中，每个气隙均在所述第一介电层的上表面处具有第一宽度以及在所述第一介电层的上表面下方的第一距离处具有第二宽度，所述第二宽度大于所述第一宽度。
在该半导体器件中，所述气隙的侧壁包括所述窄导线的侧壁。
在该半导体器件中，所述多条宽导线的宽度为所述窄导线的1.03倍至3倍。
附图说明
为了更好地理解本发明及其优点，现在，将结合附图所进行的以下描述作为参考，其中：
图1至图6示出了根据实施例的半导体器件的制造的各个中间阶段；
图7至图10示出了根据实施例的另一半导体器件的制造的各个中间阶段；
图11A和图11B是实施例的平面图；以及
图12是示出根据实施例的形成半导体器件的方法的流程图。
具体实施方式
以下详细讨论所公开的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种特定环境下实现的可应用的发明概念。所讨论的具体实施例仅仅是制造和使用本发明的特定方式，并不用于限制本发明。
提供了用于在集成电路的金属化层中形成金属部件的方法。示出了制造本发明实施例的中间阶段。在各个示图和所示的实施例中，类似的参考标号用于表示类似(或相同)的元件。
如以下更详细讨论的，导线被形成为具有不同的宽度。在期望覆盖通孔的地方使用较宽的导线。较宽的导线减少了电子迁移并帮助减少或防止空隙形成。在省略覆盖通孔的地方使用较窄的导线。此外，在其他实施例中，会与较窄的导线相邻地形成空隙，从而在导线之间提供附加绝缘。
图1至图6示出了根据实施例的形成半导体器件的方法的各个中间阶段。首先参照图1，示出了衬底102具有形成在其上的电路(统一由电路104示出)。衬底102可包括例如掺杂或非掺杂的体硅或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料层(诸如硅)。例如，绝缘层可以为隐埋氧化物(BOX)层或氧化硅层。绝缘层设置在衬底(其通常为硅或玻璃衬底)上。还可以使用诸如多层或梯度衬底的其他衬底。
形成在衬底102上的电路104可以为适合于特定应用的任何类型的电路。例如，电路104可包括各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、光电二极管、熔丝等，它们被互连以执行一种或多种功能。功能可包括存储结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。本领域技术人员应该理解，仅为了说明的目的而提供上述实例以进一步解释本发明的应用，并不以任何方式来限制本发明。可以针对给定的应用适当地使用其他电路。
此外，图1还示出了第一介电层106，诸如层间介电(ILD)层。通过本领域已知的任何适当方法(诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD))，第一介电层106可以例如由低K介电材料形成，诸如掺磷硅玻璃(PSG)、掺硼磷硅玻璃(BPSG)、氟化硅玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的组合物、它们的组合等。应该注意，第一介电层106可包括多个介电层。
穿过第一介电层106形成接触件108以提供与电路104的电接触。例如可以通过使用光刻技术来形成接触件108，以在第一介电层106上沉积和图案化光刻胶材料，从而露出第一介电层106的将变成接触件108的部分。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在第一介电层106中创建开口。开口可以加衬有扩散阻挡层和/或粘合层(未示出)，并且填充有导电材料。扩散阻挡层包括TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料包括铜、钨、铝、银和它们的组合等，从而形成图1所示的接触件108。
诸如金属间介电(IMD)层的第二介电层110形成在第一介电层106上方。通常，ILD和IMD层(诸如第一介电层106和第二介电层110)以及相关联的金属化层用于将电路互连并且提供外部电连接。第二介电层110可由低K介电材料形成，诸如通过PECVD技术或高密度等离子体化学汽相沉积(HDPCVD)等所形成的FSG，并且可以包括中间蚀刻停止层。ILD层和/或IMD层可由低K介电材料(介电常数小于二氧化硅)、超低k介电材料(介电常数小于约2.9)或者甚至极低k介电材料(介电常数小于约2.5)等形成。
还应该注意，一个或多个蚀刻停止层(未示出)可以位于相邻的介电层(例如第一介电层106和第二介电层110)之间。通常，蚀刻停止层提供在形成通孔和/或接触件时停止蚀刻工艺的机制。优选地，蚀刻停止层由具有与相邻的层(例如下面的衬底102、覆盖第一介电层106和覆盖第二介电层110)不同的蚀刻选择性的介电材料形成。在一个实施例中，蚀刻停止层可由SiN、SiCN、SiCO、CN、它们的组合等形成，通过CVD或PECVD技术来沉积。
此外，图1示出了形成在第二介电层110上方的第一掩模层111。第一掩模层111是保护层以防止下面的结构在随后的蚀刻工艺期间被去除，并且可以包括一层或多层。例如，图1示出了第一掩模层111包括氧化物层111a和氮化物层111b的实施例。例如，氧化物层可以为将正硅酸乙酯(TEOS)和氧作为前体通过热氧化或化学汽相沉积(CVD)技术所形成的二氧化硅层，以及例如，氮化物层可以为形成在氧化物层顶部上的氮化硅(Si3N4)层。可使用将硅烷和氨用作前体气体的CVD技术来形成Si3N4层。其他掩模材料可用于形成第一掩模层111。
图1示出了根据实施例的在进行图案化以形成第一开口112a至112c之后的氮化物层111b。如图1所示，第一开口112a和112c的宽度大于第一开口112b的宽度。如以下更详细讨论的，第一开口112a至112c限定将形成在第二介电层110中的导线的形状。在随后形成的通孔进行接触的位置处使用较宽的导线，该随后形成的通孔延伸穿过随后形成的覆盖的介电层。此外，通孔不接触的线(诸如通过第一开口112b限定的线)可以制作为较窄。
由于在通孔和下面的线的结处可能存在大电流密度，所以电子迁移会在线和/或结区域中生成空隙。通过放大通孔接合的下面的线来避免或减少电子迁移。诸如通过第一开口112b所限定的其他线的尺寸可以缩小，从而保持特定设计所要求的导线之间的最小距离，从而限制或防止泄漏电流或介电击穿。
例如，使用光刻技术来形成第一开口112a至112c。通常，根据期望的图案，光刻技术涉及涂覆光刻胶(未示出)并露出光刻胶材料。然后，显影光刻胶材料以去除光刻胶材料的一部分，从而根据期望的图案露出下面的材料。剩余的光刻胶材料保护下面的材料免受用于形成第一开口112的后续处理步骤(诸如蚀刻)的影响。
图2示出了根据实施例的在第二介电层110中形成第二开口218a至218c之后的衬底102。在第二介电层110由诸如SiC的材料形成的实施例中，可以通过使用诸如C4F8或C5F8的蚀刻剂的各向异性干蚀刻工艺来图案化第二介电层110。在一个实施例中，形成第一开口的蚀刻工艺是定时蚀刻工艺，其中，选择进行蚀刻工艺的时间，使得实现期望的深度。
图3示出了根据实施例的用导电材料填充第二开口218a至218c(参照图2)以形成导线220a至220c。虽然导电材料可以通过CVD、电镀、非电镀、ALD、PVD来沉积，并且可以由铜形成，但是可以可选地使用其他适当的材料，诸如铝、钨、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、它们的合金、它们的组合等。导电材料可以沉积到第二开口218a至218c(参照图2)中，并且可以继续沉积直到导电材料填满第二开口218a至218c且在第一掩模层111(如果存在的话)上方延伸。
任选地，在填充导电材料之前，可以沿着第二开口218a至218c的侧壁形成一个或多个阻挡/粘合层(未示出)。在一个实施例中，诸如使用铜导电材料的实施例，可以期望形成阻挡层来限制铜扩散到周围的介电材料中。在一个实施例中，阻挡层可以由氮化钛、钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金属、其他难熔金属、它们的氮化物、它们的组合等的一层或多层来形成。虽然可通过化学汽相沉积形成阻挡层，但是还可以可选地使用其他技术(诸如PVD或ALD)。使用平面化工艺(诸如化学机械抛光(CMP))来去除形成在第一掩模层111上方的导电材料(以及任何可选的阻挡/粘合层)的过量部分。
在一个实施例中，较宽的导线220a和220c的宽度为较窄的导线220b的宽度的大约1.03至大约3倍。例如，导线220a和220c可具有24.7nm的宽度，而导线220b具有23.3nm的宽度，其中，导线220a和220c的宽度为导线22b的宽度的1.06倍。在另一实例中，导线220a和220c可具有36nm的宽度，而导线220b具有12nm的宽度，其中，导线220a和220c的宽度为导线22b的宽度的3倍。可以针对特定的应用调整宽度，使得较宽的导线在覆盖通孔和导线的结处允许增加面积，从而减小电流密度和电子迁移，这转而会降低或防止形成空隙。
在一个实施例中，导线220a和220c之间的间距P大约为80nm和大约95nm。浸没式光刻可用于在22nm技术节点中实现大约80nm的间距以及在28或32nm技术节点中实现大约95nm的间距。使用EUV光刻，可以获得小于80nm的间距。80nm的间距是目前通过浸没式光刻获得的最小间距；然而，通过多重图案化方法(双重图案化/双重蚀刻(2P2E)或自对齐双重图案化)，可以获得更小的间距。通过应用3P3E或自对齐四分之一图案化)，如本文所讨论的，可以进一步减小宽金属与宽金属的间距。
图4示出了根据实施例的蚀刻停止层(ESL)436和第三介电层438形成在第二介电层110上方。通常，蚀刻停止层提供在形成通孔和/或接触件时停止蚀刻工艺的机制。蚀刻停止层由具有与相邻的层(例如下面的第二介电层110)不同的蚀刻选择性的介电材料形成。在一个实施例中，蚀刻停止层可以由SiN、SiCN、SiCO、CN、它们的组合等形成，通过CVD或PECVD来沉积。
根据一个实施例，第三介电层438位于ESL 436上方。如以下更详细讨论的，第三介电层438是随后被图案化以例如形成导线和/或通孔的层。例如，第三介电层438可以被图案化，以形成延伸到形成在第二介电层110中的一条或多条导线220a至220c的通孔。第三介电层438可以使用与形成第一介电层106和/或第二介电层110类似的工艺且由与它们类似的材料形成；然而，可以使用不同的材料和工艺。
此外，图4还示出了第二掩模440和光刻胶掩模442。在一个实施例中，类似于上面参照图1讨论的第一掩模111，第二掩模440可以包括多层结构，诸如氧化物层440a和氮化物层440b。在图4所示实施例中，氮化物层440b被图案化以形成沟槽，并且用于通孔的覆盖光刻胶被图案化。在随后的蚀刻工艺期间，氧化物440a被蚀刻成对应于通孔形状。蚀刻工艺继续蚀刻第三介电层，同时消耗光刻胶。当光刻胶被消耗时，露出沟槽开口内的氧化物层440a。蚀刻工艺去除了氧化物层440a的露出部分并蚀刻第三介电层438的下方部分。如图5所示，所得到的图案包括沟槽开口540，其具有从沟槽的底部延伸到下面的导线(例如在该实例中为导线220a)的通孔开口542。
图6示出了根据实施例的用导电材料填充沟槽开口540和通孔开口542(参照图5)以形成导线640和通孔642。可以使用与上面参照图3讨论的形成导线220a至220c类似的工艺且由类似的材料形成导电材料。任选地，在形成导电材料之前，可以沿着沟槽开口540和通孔开口542的侧壁形成一个或多个阻挡/粘合层(未示出)。可以通过使用平面化工艺(诸如CMP)来去除过量的导电材料和第二掩模层440。
图7至图10示出了与一条或多条导线相邻地设置气隙的另一实施例。图7至图10所示工艺假设先前执行与上面参照图1至图3所讨论的工艺类似的工艺。如此，与图3类似，图7示出了图案化掩模形成在结构上方。
现在参照图7，示出了形成在第二介电层110上方的掩模750，使得露出了较窄的导线220b。如下面更详细讨论的，去除与较窄的导线220b相邻的第二介电层110，以允许较低k元件(诸如气体空隙)被放置为与较窄的导线220b相邻。与较窄的导线相邻地放置气体空隙减少了各条导线之间的干扰(例如在该实例中，导线220a和220c的干扰)。
掩模750可以为光刻胶材料，其被沉积、曝光和显影以露出较窄的导线220b以及第二介电层110的与较窄导线220b相邻的材料。在一个实施例中，掩模750可包括一个或多个附加掩模，诸如氧化物掩模和/或氮化物掩模(诸如上面描述的)，以在蚀刻工艺期间提供附加保护。
图8示出了根据实施例的与较窄的导线220b相邻地创建开口810。将掩模750用作蚀刻掩模，可以使用各种蚀刻工艺来形成开口810，选择蚀刻工艺以实现特定的期望形状。例如，图9A至图9C示出了可利用不同的蚀刻工艺实现各种形状。在一个实施例中，开口的宽度为220a和220b之间的间距的大约10％至大约90％，其深度为导线厚度的大约10％至大约90％。
图9A示出了可通过将氟气(诸如CF4、CH2F2、CHF3、CH3F、C4F8、C4F6、C5F8)用作主工艺气体来蚀刻电介质、将N2或O2或H2用作辅助气体以及将Ar或He或其他惰性气体用作载气的等离子体蚀刻来实现气隙。在该实施例中，通过蚀刻工艺所创建的开口创建了锥形的侧壁，在开口和导线之间创建第二介电层110的材料的间隙。
图9B示出了气隙的另一实例，其可以通过使用含F溶液(诸如稀释HF或其他有机F化合物)的湿蚀刻蚀刻电介质来实现，以防止侵蚀金属导线。在其他实施例中，可以添加金属抑制剂来防止或减少溶液侵蚀导电金属线。
图9C示出了气隙的又一实例，其可通过将HF或NF3气体用作电介质的主蚀刻气体、将N2或NH3或其他含N气体用作辅助气体以及将Ar或He或其他惰性气体用作载气的汽相蚀刻来实现。在一个实施例中，执行随后的加热步骤(大约350K至大约600K的温度)以去除介电膜上的副产品。
图8还示出了掩模750的去除，其可使用灰化工艺来去除。
现在参照图10，示出了类似于上面参照图4至图6所描述的工艺之后的器件，其中类似的参考标号表示类似的元件。具体地，图10示出了形成在第二介电层110上方的ESL436和第三介电层438。由于开口810的小尺寸(参照图8)，ESL 436或其他覆盖层没有填充开口810而是密封开口并与窄导线220b相邻地创建气体间隙或空隙。
图10还示出了用导电材料填充沟槽640和通孔642，从而实现与导线220a的电接触。
图11A和图11B示出了形成在第二介电层110中的导线220a至220c的平面图，其中示出了通孔642的放置。图1至图6是沿着图11A中的线A-A所截取的截面图，以及图7至图10是沿着图11B中的线B-B所截取的截面图。如图11A和图11B所示，较宽的导线220a和220c具有接触通孔。通孔不接触的导线较窄，诸如较窄的导线220b。
图12示出了根据实施例的形成结构的工艺的流程图。工艺开始于步骤1202，提供其上设置有第一介电层的衬底，诸如上面参照图1所讨论的。第一介电层可以为ILD层和/或IMD层。在步骤1204中，形成宽导线和窄导线，诸如参照图2和图3所讨论的。如上所述，将穿过覆盖层来形成通孔。较宽的导线用于提供接触通孔的较宽的线，减少电子迁移和空隙形成。
在步骤1206中，任选地与窄线相邻地形成开口，诸如上面参照图7至图9C所讨论的。当形成覆盖介电层时，开口创建与较窄的线相邻的空隙(例如，参照图10)。在步骤1208中，一个或多个介电层形成在第一介电层上方，诸如上面参照图4和图5所讨论的。在步骤1210中，图案化介电层以形成穿过介电层延伸到达较宽导线的导电通孔，诸如上面参照图5和图6所讨论的。在该实施例中，较窄的导线没有覆盖通孔。
在一个实施例中，提供了形成集成电路结构的方法。该方法包括：在衬底上形成多条导线，使得第一导线宽于第二导线。介电层形成在导电上方，并且通孔被形成为连接至第一导线，而没有通孔直接连接至第二导线。可以与较窄的第二导线相邻地形成气体间隙或空隙。
在另一实施例中，提供了形成集成电路结构的另一方法。该方法包括：在第一介电层中形成第一导电元件和第二导电元件，使得第一导电元件的第一宽度大于第二导电元件的第二宽度。第二介电层形成在第一导电元件和第二导电元件上方，并且穿过第二介电层形成通孔以接触第一导电元件，同时具有第二宽度的第二导电元件整体被第二介电层覆盖。可以与较窄的第二导线相邻地形成气体间隙或空隙。
在又一实施例中，提供了一种半导体器件。该半导体器件包括具有第一介电层的衬底，其中形成有多条宽导线和窄导线。第二介电层覆盖第一介电层。通孔延伸穿过第二介电层到达多条宽导线中的对应导线，同时窄导线被第二介电层覆盖。
尽管已经详细描述了本发明及其优点，但应该理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变、替换和修改。此外，本发明的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域技术人员应该理解，根据本发明公开的内容，可以使用执行与本文所描述的实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法或步骤。

Claims (17)

1.一种形成集成电路结构的方法，所述方法包括：
在衬底上方形成多条导线，所述多条导线中的第一导线宽于所述多条导线中的第二导线；
形成与所述第二导线相邻的气隙，其中，不存在与所述第一导线相邻的气隙，位于所述第二导线的一侧的所述气隙位于所述第一导线和所述第二导线之间，并且所述第一导线和所述第二导线之间没有额外的第二导线；
在所述多条导线上方形成介电层；以及
形成连接至所述第一导线的通孔，而没有通孔直接连接至所述第二导线。
2.根据权利要求1所述的方法，其中，在覆盖所述衬底的另一介电层中形成所述多条导线。
3.根据权利要求1所述的方法，其中，所述第一导线的宽度为所述第二导线的宽度的1.03倍至3倍。
4.根据权利要求1所述的方法，其中，形成所述气隙包括干蚀刻工艺、湿蚀刻工艺或汽相蚀刻工艺。
5.根据权利要求1所述的方法，其中，所述气隙的至少一部分与所述第二导线间隔开。
6.根据权利要求1所述的方法，其中，所述气隙的宽度在所述气隙的上边界下方增加。
7.一种形成集成电路结构的方法，所述方法包括：
在第一介电层中形成第一导电元件和第二导电元件，所述第一导电元件的第一宽度大于所述第二导电元件的第二宽度；
形成与所述第二导电元件相邻的气隙，其中，不存在与所述第一导电元件相邻的气隙，位于所述第二导电元件的一侧的所述气隙位于所述第一导电元件和所述第二导电元件之间，并且所述第一导电元件和所述第二导电元件之间没有额外的第二导电元件；
在所述第一导电元件和所述第二导电元件上方形成第二介电层；以及
形成穿过所述第二介电层接触所述第一导电元件的通孔，具有所述第二宽度的所述第二导电元件整体被所述第二介电层覆盖。
8.根据权利要求7所述的方法，其中，所述第一宽度为所述第二宽度的1.03倍至3倍。
9.根据权利要求7所述的方法，其中，形成所述气隙包括干蚀刻工艺、湿蚀刻工艺或汽相蚀刻工艺。
10.根据权利要求7所述的方法，其中，所述气隙具有锥形侧壁，使得所述气隙的侧壁远离所述第二导电元件延伸。
11.根据权利要求7所述的方法，其中，所述气隙包括扩展区域，其宽度大于所述气隙的开口。
12.一种半导体器件，包括：
衬底，其上具有第一介电层；
多条宽导线，位于所述第一介电层中；
窄导线，位于所述第一介电层中；
位于所述窄导线的相对侧的气隙，其中，不存在与所述多条宽导线相邻的气隙，位于所述窄导线的一侧的所述气隙位于所述窄导线和所述多条宽导线之间，并且所述多条宽导线和所述窄导线之间没有额外的窄导线；
第二介电层，覆盖所述第一介电层；以及
通孔，延伸穿过所述第二介电层到达所述多条宽导线中的对应导线，所述窄导线被所述第二介电层覆盖。
13.根据权利要求12所述的半导体器件，其中，所述窄导线夹置在所述多条宽导线中的第一宽导线和第二宽导线之间。
14.根据权利要求12所述的半导体器件，其中，所述气隙具有锥形侧壁，所述第一介电层的一部分夹置在每个气隙的一部分和所述窄导线之间。
15.根据权利要求12所述的半导体器件，其中，每个气隙均在所述第一介电层的上表面处具有第一宽度以及在所述第一介电层的上表面下方的第一距离处具有第二宽度，所述第二宽度大于所述第一宽度。
16.根据权利要求12所述的半导体器件，其中，所述气隙的侧壁包括所述窄导线的侧壁。
17.根据权利要求12所述的半导体器件，其中，所述多条宽导线的宽度为所述窄导线的1.03倍至3倍。
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