KR101258369B1 - 실리콘 및 탄탈륨 함유 배리어의 인시츄 형성 - Google Patents

실리콘 및 탄탈륨 함유 배리어의 인시츄 형성 Download PDF

Info

Publication number
KR101258369B1
KR101258369B1 KR20110084727A KR20110084727A KR101258369B1 KR 101258369 B1 KR101258369 B1 KR 101258369B1 KR 20110084727 A KR20110084727 A KR 20110084727A KR 20110084727 A KR20110084727 A KR 20110084727A KR 101258369 B1 KR101258369 B1 KR 101258369B1
Authority
KR
South Korea
Prior art keywords
layer
tantalum
forming
silicon
opening
Prior art date
Application number
KR20110084727A
Other languages
English (en)
Other versions
KR20130007387A (ko
Inventor
시우-코 장지안
팅-천 왕
주-안 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130007387A publication Critical patent/KR20130007387A/ko
Application granted granted Critical
Publication of KR101258369B1 publication Critical patent/KR101258369B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

방법은 유전체 층에 개구를 형성하고 유전체 층의 표면 상에 실리콘 리치 층을 형성하는 것을 포함한다. 실리콘 리치 층의 일부는 개구 안으로 연장하여 유전체 층과 접촉한다. 실리콘 리치 층 상에 탄탈륨 함유 층이 형성되어 실리콘 리치 층과 접촉한다. 탄탈륨 함유 층을 실리콘 리치 층과 반응시키도록 어닐링이 수행되며, 그리하여 탄탈륨 및 실리콘 함유 층이 형성된다.

Description

실리콘 및 탄탈륨 함유 배리어의 인시츄 형성{IN-SITU FORMATION OF SILICON AND TANTALUM CONTAINING BARRIER}
본 발명은 실리콘 및 탄탈륨 함유 배리어의 인시츄(in-situ) 형성에 관한 것이다.
반도체 산업이 보다 나은 성능과 보다 많은 기능을 갖는 차세대 집적 회로(IC; integrated circuit)를 도입함에 따라, 집적 회로를 형성하는 회로 요소들의 밀도가 증가되고, 개별 컴포넌트 또는 요소의 치수, 크기 및 그들 사이의 간격이 감소된다. 이전에는 이러한 감소가 주로 포토리소그래피로 구조를 정의할 수 있는 능력에 의해 제한되었지만, 더 작은 치수를 갖는 디바이스 기하학적 구조가 새로운 제한 요인을 만들었다. 예를 들어, 임의의 2개의 인접한 전도성 경로에 대하여, 전도체들 사이의 간격이 감소함에 따라, 그 결과의 커패시턴스(전도성 경로 사이의 간격으로 나눠진 절연 재료의 유전 상수(k)의 함수)가 증가한다. 증가된 커패시턴스는 전도체들 사이의 용량성 결합을 증가시키고, 전력 소모를 증가시키며, 저항성-용량성(RC; resistive-capacitive) 시간 상수의 증가를 초래한다. 따라서, 반도체 IC 성능 및 기능의 끊임없는 개선은 로우 k(low-k) 유전체 재료의 사용에 따라 좌우된다.
로우 k 유전체 재료의 사용은 구리가 로우 k 유전체 층으로 확산하는 것을 막는 기능을 갖는 확산 배리어(diffusion barrier)의 요건을 도입한다. TaN은 양호한 확산 억제 능력을 가지며, 배리어 층을 형성하는데 일반적으로 사용되었다. 그러나, TaN의 저항은 Ta의 저항보다 거의 한자릿수 더 높다. 따라서, TaN 상의 Ta(또는 TiN 상의 Ti)가 통상적으로 배리어 층을 형성하는데 사용되었다. TaN/Ta 및 TiN/Ti 배리어 층은 단점을 갖는다. 금속성 Ta 및 Ti는 비금속성 실리콘 또는 실리콘 산화물 기판에 잘 본딩되지 못하며, TaN 및 TiN은 구리와 잘 본딩되지 못한다. 그 결과, TaN/Ta 또는 TiN/Ti 배리어 층 상에 위치되어 있는 구리 상호접속 구조를 형성하기 위해 사용되는 화학 기계적 연마 단계 동안 박리, 박피, 및 보이드가 발생할 수 있다.
본 발명은 실리콘 및 탄탈륨 함유 배리어의 인시츄 형성을 제공하고자 한다.
실시예에 따르면, 방법은 유전체 층에 개구를 형성하고, 유전체 층의 표면 상에 실리콘 리치 층을 형성하는 것을 포함한다. 실리콘 리치 층의 일부는 개구 안으로 연장하여 유전체 층과 접촉한다. 탄탈륨 함유 층이 실리콘 리치 층 상에 형성되어 실리콘 리치 층과 접촉한다. 탄탈륨 함유 층을 실리콘 리치 층과 반응시키도록 어닐링이 수행되며, 그리하여 탄탈륨 및 실리콘 함유 층이 형성된다.
다른 실시예에 따르면, 방법은 실리콘 함유 전구체를 사용하여 개구를 갖는 유전체 층의 노출된 표면에 처리를 수행하는 것을 포함하며, 이 처리는 유전체 층의 표면층을 실리콘 리치 층으로 변환한다. 실리콘 리치 층의 일부는 개구에서 유전체층의 측벽 상에 연장한다. 탄탈륨 함유 층이 실리콘 리치 층 상에 형성되어 실리콘 리치 층과 접촉한다. 탄탈륨 함유 층은 개구에서 실리콘 리치 층의 측벽 부분과 접촉한다. 탄탈륨 함유 층을 실리콘 리치 층과 반응시켜 탄탈륨 및 실리콘 함유 층을 형성하도록 어닐링이 수행된다. 처리를 수행하는 단계, 탄탈륨 함유 층을 형성하는 단계, 및 어닐링 단계는 동일한 진공 환경에서 수행되며, 이들 사이에 진공 브레이크는 일어나지 않는다. 어닐링 단계 후에, 탄탈륨 및 실리콘 함유 층의 일부가 개구의 하부로부터 제거된다. 그 다음, 금속성 재료가 개구 안으로 채워진다.
또 다른 실시예에 따르면, 방법은 기판 상에 로우 k 유전체 층을 형성하고, 로우 k 유전체 층에 개구를 형성하고, 실란 함유 전구체를 사용하여 로우 k 유전체 층의 표면을 처리하는 것을 포함한다. 그 결과, 실리콘 리치 층이 로우 k 유전체 층의 표면 상에 형성된다. 탄탈륨 질화물 층이 실리콘 리치 층 상에 형성되며 실리콘 리치 층과 접촉하고, 탄탈륨 질화물 층은 개구 안으로 연장한다. 탄탈륨 질화물 층을 실리콘 리치 층과 반응시키도록 어닐링이 수행되며, 그리하여 탄탈륨 실리콘 질화물 층이 형성된다. 처리하는 단계, 탄탈륨 질화물 층을 형성하는 단계, 및 어닐링 단계는 그 사이에 진공 브레이크 없이 인시츄 수행된다. 어닐링 단계 후에, 탄탈륨 실리콘 질화물 층의 일부가 개구의 하부로부터 제거된다. 그 다음, 금속성 재료가 개구 안으로 채워진다.
또 다른 실시예에 따르면, 디바이스는 반도체 기판, 및 복수의 금속층을 포함한 상호접속 구조를 포함하고, 상호접속 구조는 반도체 기판의 제1 면 상에 있다. 개구는 금속층 중의 하나를 노출시키도록 반도체 기판의 제2 면으로부터 연장한다. 유전체 층이 개구에 배치되고, 금속층 중의 하나는 유전체 층의 개구를 통해 노출된다. 탄탈륨 실리콘 질화물 층이 유전체 층 상에 형성된다.
탄탈륨 및 실리콘 함유 층의 형성으로 인해, 상호접속 구조의 기계적 및 전기적 특성이 개선된다. 탄탈륨 및 실리콘 함유 층은 로우 k 유전체 층(및 어떤 다른 유전체 재료), 탄탈륨, 및 구리에 대한 보다 양호한 접착력을 가지며, 따라서 상호접속 구조에서의 박리가 감소된다. 탄탈륨 및 실리콘 함유 층은 비정질 구조를 가지며, 구리가 탄탈륨 및 실리콘 함유 층을 관통하는 것을 막는데 효과적인 배리어이다. 또한, 탄탈륨 및 실리콘 함유 층은 탄탈륨 및 탄탈륨 질화물보다 더 낮은 스트레스를 야기하며, 따라서 스트레스로 인한 뒤틀림이 일어나기 쉬운 얇은 이미지 센서 칩의 경우 유리하다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 상세한 설명을 참조한다.
도 1 내지 도 7은 실시예에 따른 상호접속 구조의 제조에 있어서 중간 단계들의 단면도들이며, 상호접속 구조는 로우 k 유전체 층 상에 형성된 탄탈륨 및 실리콘 함유 층을 포함한다.
도 8 내지 도 10b는 다양한 대안의 실시예에 따른 금속 접속부의 제조에 있어서 중간 단계들의 단면도들이며, 금속 접속부는 이미지 센서가 그 위에 형성되어 있는 반도체 기판을 관통한다.
도 11은 실시예에 따라 실리콘 리치 층, 탄탈륨 함유 층, 및 탄탈륨 및 실리콘 함유 층의 인시츄(in-situ) 형성을 수행하기 위한 챔버의 개략 단면도를 도시한다.
본 개시의 실시예의 형성 및 사용이 아래에 보다 상세하게 설명된다. 그러나, 실시예는 광범위하고 다양한 구체적인 정황에서 구현될 수 있는 수많은 적용 가능한 본 발명의 개념을 제공하는 것임을 인식하여야 한다. 설명된 구체적인 실시예는 단지 예시적인 것이며, 본 개시의 범위를 제한하지 않는다.
유전체 재료 및 구리와의 양호한 본딩 능력을 갖는 배리어 층, 및 이의 형성 방법이 실시예에 따라 제공된다. 다양한 실시예를 제조하는 중간 단계들이 도시된다. 그 다음 실시예의 변형예가 설명된다. 다양한 도면과 예시적인 실시예 전반에 걸쳐서, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1은 기판(12)을 포함하는 웨이퍼(10)의 일부를 도시한다. 기판(12)은 실리콘 기판과 같은 반도체 기판일 수 있다. 트랜지스터(도시되지 않음)와 같은 반도체 디바이스가 기판(12)의 표면에 형성될 수 있다. 유전체 층(20) 및 전도성 특징부(conductive feature)(22)가 기판(12) 상에 형성된다. 전도성 라인(22)은 구리, 텅스텐, 알루미늄, 은, 금, 이들의 합금, 이들의 화합물, 및 이들의 조합을 포함한 금속 특징부일 수 있다. 유전체 층(20)은 층간 유전체(ILD; inter-layer dielectric) 층 또는 금속간 유전체(IMD; inter-metal dielectric) 층일 수 있으며, 예를 들어 약 2.5보다 더 낮을 수 있는 로우 k 값을 가질 수 있다. 에칭 정지층(ESL; etch stop layer)(24)이 유전체 층(20) 및 전도성 특징부(22) 상에 형성된다. ESL(24)은 질화물, 탄화규소 기반의 재료, 탄소 도핑된 산화물, 및 이들의 조합을 포함할 수 있다.
도 2는 전도성 라인(22)과 나중에 형성될 그 위에 놓인 전도성 라인 사이의 절연을 제공하는 로우 k 유전체 층(28)의 형성을 도시한다. 따라서, 로우 k 유전체 층(28)은 종종 금속간 유전체(IMD) 층으로 불린다. 로우 k 유전체 층(28)은 약 3.5보다 낮거나 약 2.5보다 낮은 유전 상수(k 값)를 가질 수 있다. 로우 k 유전체 층(28)의 재료는 예를 들어 탄소 함유 재료 및/또는 불소 함유 재료를 포함할 수 있다. 로우 k 유전체 층(28)은 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 및 원자 CVD(ALCVD)와 같은 화학 기상 증착법(CVD)을 사용하여 증착될 수 있지만, 스핀온과 같은 다른 일반적으로 사용되는 증착 방법도 또한 사용될 수 있다. ESL(25)은 선택적으로 형성될 수 있다.
도 3은 로우 k 유전체 층(28)에서의 비아 개구(via opening)(30) 및 트렌치 개구(trench opening)(32)의 형성을 도시한다. 비아 개구(30) 및 트렌치 개구(32)의 형성을 돕도록 로우 k 유전체 층(28) 상에 포토레지스트(도시되지 않음)가 형성되어 패터닝된다. 실시예에서, 로우 k 유전체 층(28)을 통해 에칭하는데 이방성 에칭이 사용되며 ESL(24)에서 정지함으로써, 비아 개구(30)를 형성한다. 그 다음, 트렌치 개구(32)가 형성된다. 대안의 실시예에서, 트렌치 우선 접근법이 취해지는데, 트렌치 개구(32)가 비아 개구(30)의 형성 전에 형성된다. 그 다음, ESL(24)이 비아 개구(30)를 통해 에칭되며, 아래에 있는 전도성 특징부(22)를 노출시킨다.
도 4를 참조하면, 로우 k 유전체 층(28)의 노출된 표면에 실리콘 리치(silicon rich) 층(34)이 형성되어 로우 k 유전체 층(28)의 노출된 표면과 물리적 접촉한다. 실리콘 리치 층(34)은 로우 k 유전체 층(28)보다 더 높은 실리콘 농도를 갖는다. 실시예에서, 형성 공정은 로우 k 유전체 층(28)의 노출된 표면의 처리(treatment)를 포함하며, 그리하여 추가의 실리콘 원자가 로우 k 유전체 층(28)의 표면층 안으로 그리고 그 위에 가해진다. 실리콘의 층은 또한 비아 개구(30)의 바닥에 그리고 금속 특징부(22)와 접촉하여 증착될 수 있다. 로우 k 유전체 층(28)의 표면층은 실리콘 리치 층(34)으로 변환된다. 이 처리는 플라즈마 강화 CVD와 같은 화학 기상 증착법(CVD) 공정을 사용하여 수행될 수 있다. 처리의 전구체는 실란, 메틸-실란(1MS), 다이-메틸-실란(2MS), 트리-메틸-실란(3MS), 및 이들의 조합과 같은 실란 기반의 가스일 수 있는 실리콘 함유 가스를 포함한다. 또한, 전구체와 반응하지 않는 캐리어 가스가 추가될 수 있으며, 캐리어 가스는 헬륨, 아르곤 등과 같은 불활성 가스를 포함할 수 있다. 전구체 가스는 실리콘 함유 가스와 반응하는 다른 가스를 포함하거나 포함하지 않을 수 있다. 처리의 결과로서, 추가된 실리콘 원자는 유전체 층(28)의 원자와 본딩되어 실리콘 리치 층(34)을 형성한다. 로우 k 유전체 층(28)의 노출된 표면 상에 있는 실리콘 리치 층(34)의 일부분(금속 특징부(22) 상의 일부분을 포함하지 않음)은 실질적으로 등각의(conformal) 층일 수 있으며, 측방 부분의 두께 T1 및 수직 부분의 두께 T2가 예를 들어 두께 T1 및 T2의 약 20퍼센트보다 작은 차이(또는 약 10퍼센트보다 작음)로 서로 근접하다. 일부 실시예에서 두께 T1 및 T2는 약 20 Å보다 작을 수 있다.
다음으로, 도 5에 도시된 바와 같이, 탄탈륨 함유 층(38)이 실리콘 리치 층(34) 상에 형성되어 실리콘 리치 층(34)과 접촉한다. 탄탈륨 함유층(38)은 TaN 층 또는 실질적으로 질소가 없는 Ta 층일 수 있다. 실시예에서, 탄탈륨 함유 층(38)이 TaN을 포함하는 경우에, 공정 가스는 암모니아와 같은 질소 함유 가스를 포함할 수 있다. 탄탈륨 함유 층(38)을 형성하기 위한 공정을 물리적 기상 증착법(PVD)을 포함할 수 있다. 각각 탄탈륨 함유 층(38)의 수평 두께 및 수직 두께인 두께 T3 및 T4는 약 20 Å보다 더 클 수 있다. 실리콘 리치 층(34)의 형성과 탄탈륨 함유 층(38)의 형성은 둘 다 동일한 진공 환경에서 수행될 수 있다. 실리콘 리치 층(34)을 형성하는 단계와 탄탈륨 함유 층(38)을 형성하는 단계 사이와 그 동안에는 진공 브레이크(vacuum break)가 없다. 실시예에서, 실리콘 리치 층(34) 및 탄탈륨 함유 층(38)은 동일한 공정 챔버에서 형성된다. 예를 들어, 도 11은 탄탈륨 타겟(102) 및 웨이퍼(10)를 포함하는 예시적인 공정 챔버(100)를 개략적으로 도시한다. 예시적인 셋팅에서, 실리콘 리치 층(34)이 형성될 때, 차폐판(104)이 타겟(102)과 웨이퍼(10) 사이의 경로 안으로 이동되며, 그리하여 Ta 타겟(102)으로부터 어떠한 Ta 원자도 스퍼터링되지 않고 웨이퍼(10) 상에 증착되지 않는다. 탄탈륨 함유 층(38)이 형성될 때에는, 차폐판(104)이 경로로부터 벗어나도록 이동되며, 그리하여 Ta 원자가 Ta 타겟(102)으로부터 스퍼터링되어 웨이퍼(10) 상에 증착될 수 있다. 따라서, 실리콘 리치 층(34)과 탄탈륨 함유 층(38)의 인시츄 형성을 수행하는데 동일한 챔버(100)가 사용될 수 있다.
대안의 실시예에서, 실리콘 리치 층(34)과 탄탈륨 함유 층(38)은 동일한 진공 환경에 있는 상이한 챔버(도시되지 않음)에서 형성된다. 따라서, 웨이퍼(10)가 실리콘 리치 층(34)을 형성하기 위한 제1 챔버로부터 탄탈륨 함유 층(38)을 형성하기 위한 제2 챔버로 이송될 때, 진공 브레이크는 일어나지 않는다.
도 6은 탄탈륨 및 실리콘 함유 층(40)을 형성하기 위한 인시츄 어닐링 공정을 도시한다. 실시예에서, 탄탈륨 함유 층(38)을 형성하는 단계와 어닐링 사이에 그리고 그 동안에 진공 브레이크는 일어나지 않는다. 어닐링은 약 100℃ 내지 약 400℃ 사이의 온도에서 수행될 수 있다. 바람직한 어닐링 시간은 어닐링 온도에 따라 좌우되며, 어닐링 온도가 높아질수록 어닐링 시간은 감소될 수 있다. 예시적인 어닐링 시간은 약 10초 내지 2분 사이일 수 있다. 어닐링 후에, 실리콘 리치 층(34)은 탄탈륨 및 실리콘 함유 층(40)을 형성하도록 탄탈륨 함유 층(38)과 완전히 반응한다. 탄탈륨 함유 층(38)이 탄탈륨 층인 실시예에서, 그 결과의 탄탈륨 및 실리콘 함유층(40)은 탄탈륨 실리사이드 층이다. 탄탈륨 함유 층(38)이 탄탈륨 질화물 층인 실시예에서, 그 결과의 탄탈륨 및 실리콘 함유층(40)은 탄탈륨 실리콘 질화물 층이다. 어닐링 후에는 남아있는 탄탈륨 함유 층(38)이 존재하거나 존재할 수 않을 수 있다. 남아있는 탄탈륨 함유 층(38)(점선을 사용하여 도시됨)은, 만약 있다면, 탄탈륨 및 실리콘 함유층(40) 바로 위에 이와 접촉해 있을 것이다. 탄탈륨 및 실리콘 함유 층(40)의 두께 T5는 약 35 Å보다 작을 수 있고, 약 5 Å 내지 약 30 Å 사이일 수 있다. 탄탈륨 및 실리콘 함유 층(40)은 SEM 하에 로우 k 유전체 층(28) 그리고 나중에 형성되는 비아(42) 및 금속 라인(44)(도 6에 도시되지 않음, 도 7을 참조 바람)과 구분되는 것으로 명확하게 보이는 층일 수 있다.
탄탈륨 및 실리콘 함유 층(40)이 탄탈륨 실리콘 질화물을 포함할 때, 탄탈륨 실리콘 질화물은 높은 저항을 가지므로, 비아 개구(30)의 바닥에 위치된 탄탈륨 및 실리콘 함유 층(40)의 일부는 하부 개구를 형성하도록 제거된다. 탄탈륨 및 실리콘 함유 층(40)의 제거된 일부는 점선(41)을 사용하여 표시된다. 하부 개구는 플라즈마(화살표(43)로 표시됨)를 사용해 수행될 수 있다. 그 결과, 비아 개구(30)의 바닥에는 탄탈륨 및 실리콘 함유 층(40)이 없지만, 트렌치 개구(32)의 바닥과 로우 k 유전체층(28)의 측벽에 탄탈륨 및 실리콘 함유 층(40)이 남아 있다.
도 7을 참조하면, 비아 개구(30) 및 트렌치 개구(32)는 구리 또는 구리 합금일 수 있는 금속성 재료로 채워진다. 알루미늄, 텅스텐, 은, 및 금과 같은 기타 금속 및 금속 합금도 사용될 수 있다. 그 다음, 로우 k 유전체 층(28)의 상부 표면 위에 있는 탄탈륨 함유 층(38), 금속성 재료 및 탄탈륨 및 실리콘 함유층(40)의 노출된 부분을 제거하도록 화학 기계적 연마(CMP)가 수행된다. 그 결과, 비아(42) 및 금속 라인(44)이 형성된다. 그 결과의 구조에서, 비아(42) 및 금속 라인(44)은 탄탈륨 함유 층(38)이 남아있지 않은 경우 탄탈륨 및 실리콘 함유 층(40)과 물리적 접촉할 수 있고, 아니면 남아있는 탄탈륨 함유 층(38)과 물리적 접촉할 수 있다.
앞서 설명된 실시예는 듀얼 다마신(dual damascene) 구조의 형성을 예시한 것이다. 탄탈륨 및 실리콘 함유 층(40)은 또한 단일 다마신 구조로 형성될 수도 있다. 또한, 탄탈륨 및 실리콘 함유 층(40)은 다른 디바이스에서의 배리어 층으로서 형성될 수 있다. 예를 들어, 도 8 내지 도 10은 CMOS 이미지 센서 또는 포토 다이오드를 포함할 수 있는 이미지 센서 칩에서의 탄탈륨 및 실리콘 함유 층(40)의 형성에 있어서 중간 단계들을 도시한다. 도 8을 참조하면, 이미지 센서 웨이퍼의 일부일 수 있는 이미지 센서 칩(200)이 도시되어 있다. 이미지 센서 칩(200)은 반도체 기판(실리콘 기판일 수 있음)(202)을 포함한다. 감광 MOS 트랜지스터 또는 감광 다이오드일 수 있는 이미지 센서(204)가 실리콘 기판(202)의 표면에 형성된다. 상호접속 구조(206)가 실리콘 기판(202) 상에 형성되며, 이미지 센서 칩(200)에서 소자들을 상호접속시키는데 사용된다. 상호접속 구조(206)는 유전체 층에서의 금속 및 비아를 포함한다. 상호접속 구조(206)는 구리 또는 구리 합금으로 형성될 수 있는 복수의 금속층을 포함한다. 예를 들어, 도 8은 금속 층 M1(하부 금속층), M2, ... 및 Mtop을 개략적으로 예시하고 있으며, 금속층 Mtop는 상호접속 구조(206)의 상부 금속층이다. 이미지 센서(204)는 임의의 금속층 M1 내지 Mtop에 있을 수 있는 금속 특징부(216)에 전기적으로 접속될 수 있다. 이미지 센서(204)와 금속 특징부(216) 사이의 전기 접속은 임의의 금속층 M1 내지 Mtop를 통해 이루어질 수 있다. 예를 들어, 도 8의 도시된 실시예에서, 이미지 센서(204)와 금속 특징부(216) 사이의 전기 접속은 금속층 M1 내지 Mtop의 각각에서 금속 특징부를 통해 이루어진다.
도 9a 및 도 9b를 참조하면, 이미지 센서 칩(200)이 플립되고 캐리어(210)에 부착되며 실리콘 기판(202)은 거꾸로 된다. 센서 칩(200)의 두께 T6이 약 20 ㎛보다 더 작아질 때까지 실리콘 기판(202)이 얇아지도록 기계적 박형화(thinning)가 수행된다. 이 두께에서, 광이 나머지 실리콘 기판(202)을 통해 관통할 수 있으며, 이미지 센서(204)에 도달한다. 그 다음, 개구(212)를 형성하도록 실리콘 기판(202)이 에칭된다. 개구(212)는 실리콘 기판(202)을 관통하는 기판 관통형 개구(through-substrate opening)일 수 있다. 또한, 개구(212)는 상호접속 구조(206)의 유전체 층 안으로 연장할 수 있으며, 그리하여 금속 특징부(216)가 노출된다. 금속 특징부(216)는 금속 라인 또는 금속 패드일 수 있고, 이미지 센서(204)에 전기적으로 접속될 수 있다. 실시예에서, 도 9a에 도시된 바와 같이, 금속 특징부(216)는 하부 금속층 M1에 있다. 대안의 실시예에서, 도 9b에 도시된 바와 같이, 금속 특징부(216)는 금속층 M2 내지 Mtop를 포함하는, 금속층 M1 위의 임의의 금속층에 있을 수 있다.
그 다음, 남아있는 실리콘 기판(202) 상에 유전체 층(214)이 형성되며 개구(212) 안으로 연장한다. 개구(212)의 바닥에 있는 유전체 재료는 제거되며, 그리하여 금속 특징부(216)가 개구(212)에 노출된다. 다음으로, 실리콘 리치 층(34) 및 탄탈륨 함유 층(38)이 형성된다. 도 10a 및 도 10b를 참조하면, 실리콘 리치 층(34)과 탄탈륨 함유 층(38) 사이의 반응을 일으키도록 어닐링이 수행되며, 그리하여 탄탈륨 및 실리콘 함유층(40)이 형성된다. 형성 공정은 도 4 내지 도 7에서의 실시예와 본질적으로 동일할 수 있다. 그 다음, 탄탈륨 및 실리콘 함유 층(40)의 하부 부분이 제거될 수 있으며, 금속(220)이 개구(212) 안으로 채워진다. 따라서, 금속(220)은 이미지 센서(204)에 전기적으로 접속되는 기판 관통형 비아(TSV; through-substrate via)로서 작용한다. 실시예에서, 금속(220)은 구리 또는 구리 합금과 같은 전도성 재료로 형성된다. 금속 특징부(216)의 금속층에 따라, 금속(220)은 임의의 금속층 M1 내지 Mtop에서의 금속 라인 또는 금속 패드로 연장하여 이와 접촉할 수 있다. 금속(220)은 탄탈륨 및 실리콘 함유 층(40), 그리고 가능하면 탄탈륨 함유 층(38)으로 둘러싸인다. 또한, 탄탈륨 및 실리콘 함유 층(40) 및 선택적으로 탄탈륨 함유 층(38)은 금속 특징부(216)와 접촉하는 하부 단부를 갖는다.
탄탈륨 및 실리콘 함유 층(40)의 형성으로 인해, 상호접속 구조의 기계적 및 전기적 특성이 개선된다. 탄탈륨 및 실리콘 함유 층(40)은 로우 k 유전체 층(28)( 및 어떤 다른 유전체 재료), 탄탈륨, 및 구리에 대한 보다 양호한 접착력을 가지며, 따라서 상호접속 구조에서의 박리가 감소된다. 탄탈륨 및 실리콘 함유 층(40)은 비정질 구조를 가지며, 구리가 탄탈륨 및 실리콘 함유 층(40)을 관통하는 것을 막는데 효과적인 배리어이다. 또한, 탄탈륨 및 실리콘 함유 층(40)은 탄탈륨 및 탄탈륨 질화물보다 더 낮은 스트레스를 야기하며, 따라서 스트레스로 인한 뒤틀림이 일어나기 쉬운 얇은 이미지 센서 칩의 경우 유리하다.
실시예에 따르면, 방법은 유전체 층에 개구를 형성하고, 유전체 층의 표면 상에 실리콘 리치 층을 형성하는 것을 포함한다. 실리콘 리치 층의 일부는 개구 안으로 연장하여 유전체 층과 접촉한다. 탄탈륨 함유 층이 실리콘 리치 층 상에 형성되어 실리콘 리치 층과 접촉한다. 탄탈륨 함유 층을 실리콘 리치 층과 반응시키도록 어닐링이 수행되며, 그리하여 탄탈륨 및 실리콘 함유 층이 형성된다.
다른 실시예에 따르면, 방법은 실리콘 함유 전구체를 사용하여 개구를 갖는 유전체 층의 노출된 표면에 처리를 수행하는 것을 포함하며, 이 처리는 유전체 층의 표면층을 실리콘 리치 층으로 변환한다. 실리콘 리치 층의 일부는 개구에서 유전체층의 측벽 상에 연장한다. 탄탈륨 함유 층이 실리콘 리치 층 상에 형성되어 실리콘 리치 층과 접촉한다. 탄탈륨 함유 층은 개구에서 실리콘 리치 층의 측벽 부분과 접촉한다. 탄탈륨 함유 층을 실리콘 리치 층과 반응시켜 탄탈륨 및 실리콘 함유 층을 형성하도록 어닐링이 수행된다. 처리를 수행하는 단계, 탄탈륨 함유 층을 형성하는 단계, 및 어닐링 단계는 동일한 진공 환경에서 수행되며, 이들 사이에 진공 브레이크는 일어나지 않는다. 어닐링 단계 후에, 탄탈륨 및 실리콘 함유 층의 일부가 개구의 하부로부터 제거된다. 그 다음, 금속성 재료가 개구 안으로 채워진다.
또 다른 실시예에 따르면, 방법은 기판 상에 로우 k 유전체 층을 형성하고, 로우 k 유전체 층에 개구를 형성하고, 실란 함유 전구체를 사용하여 로우 k 유전체 층의 표면을 처리하는 것을 포함한다. 그 결과, 실리콘 리치 층이 로우 k 유전체 층의 표면 상에 형성된다. 탄탈륨 질화물 층이 실리콘 리치 층 상에 형성되며 실리콘 리치 층과 접촉하고, 탄탈륨 질화물 층은 개구 안으로 연장한다. 탄탈륨 질화물 층을 실리콘 리치 층과 반응시키도록 어닐링이 수행되며, 그리하여 탄탈륨 실리콘 질화물 층이 형성된다. 처리하는 단계, 탄탈륨 질화물 층을 형성하는 단계, 및 어닐링 단계는 그 사이에 진공 브레이크 없이 인시츄 수행된다. 어닐링 단계 후에, 탄탈륨 실리콘 질화물 층의 일부가 개구의 하부로부터 제거된다. 그 다음, 금속성 재료가 개구 안으로 채워진다.
또 다른 실시예에 따르면, 디바이스는 반도체 기판, 및 복수의 금속층을 포함한 상호접속 구조를 포함하고, 상호접속 구조는 반도체 기판의 제1 면 상에 있다. 개구는 금속층 중의 하나를 노출시키도록 반도체 기판의 제2 면으로부터 연장한다. 유전체 층이 개구에 배치되고, 금속층 중의 하나는 유전체 층의 개구를 통해 노출된다. 탄탈륨 실리콘 질화물 층이 유전체 층 상에 형성된다.
실시예 및 이의 이점들이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 대로 실시예의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 대체 및 대안이 여기에서 이루어질 수 있다는 것을 이해하여야 한다. 또한, 본 발명의 범위는 명세서에 기재된 물질, 수단, 방법 및 단계들의 프로세스, 기계, 제조, 조성의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 이미 존재하거나 나중에 개발될 물질, 수단, 방법 또는 단계의 프로세스, 기계, 제조, 조성이 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 물질, 수단, 방법, 또는 단계의 이러한 프로세스, 기계, 제조, 조성을 그의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
10: 웨이퍼
20: 유전체 층
22: 전도성 특징부
24: 에칭 정지층(ESL)
28: 로우 k 유전체 층
42: 비아
44: 금속 라인

Claims (13)

  1. 유전체 층에 개구를 형성하고;
    상기 개구에 실리콘 리치(silicon rich) 층을 형성하여 상기 유전체 층과 접촉시키고;
    상기 실리콘 리치 층 상에 탄탈륨 함유 층을 형성하여 상기 실리콘 리치 층과 접촉시키고;
    상기 탄탈륨 함유 층을 상기 실리콘 리치 층과 반응시키도록 어닐링을 수행하여 탄탈륨 및 실리콘 함유 층을 형성하는 것을 포함하는 방법.
  2. 청구항 1에 있어서, 상기 실리콘 리치 층을 형성하는 단계와 상기 탄탈륨 함유 층을 형성하는 단계는 동일한 진공 환경에서 수행되고, 상기 실리콘 리치 층을 형성하는 단계와 상기 탄탈륨 함유 층을 형성하는 단계 사이에 진공 브레이크(vacuum break)가 일어나지 않는 것인 방법.
  3. 청구항 1에 있어서, 상기 탄탈륨 함유 층을 형성하는 단계와 상기 어닐링을 수행하는 단계는 동일한 진공 환경에서 수행되고, 상기 탄탈륨 함유 층을 형성하는 단계와 상기 어닐링을 수행하는 단계 사이에 진공 브레이크가 일어나지 않는 것인 방법.
  4. 청구항 1에 있어서, 상기 어닐링을 수행하는 단계 후에, 상기 실리콘 리치 층의 전체가 상기 탄탈륨 함유 층과 반응되는 것인 방법.
  5. 유전체 층에 측벽을 갖는 개구를 형성하고;
    실리콘 함유 전구체를 사용한 처리(treatment)를 수행하여 상기 개구의 측벽 상에 실리콘 리치 층을 형성하고;
    상기 실리콘 리치 층 상에 탄탈륨 함유 층을 형성하여 상기 실리콘 리치 층과 접촉시키고;
    상기 탄탈륨 함유 층을 상기 실리콘 리치 층과 반응시키도록 어닐링을 수행하여 탄탈륨 및 실리콘 함유 층을 형성하고;
    상기 어닐링 단계 후에, 상기 개구의 바닥으로부터 상기 탄탈륨 및 실리콘 함유 층의 일부를 제거하고;
    상기 개구 안으로 금속성 재료를 채우는 것을 포함하고, ‘
    상기 처리를 수행하는 단계, 상기 탄탈륨 함유 층을 형성하는 단계, 및 상기 어닐링은 동일한 진공 환경에서 수행되며, 이들 사이에 진공 브레이크가 일어나지 않는 것인 방법.
  6. 청구항 5에 있어서, 상기 처리를 수행하는 단계에서 실란 기반의 전구체가 사용되는 것인 방법.
  7. 청구항 5에 있어서,
    상기 처리를 수행하는 단계 전에, 반도체 기판 상에 유전체 층 - 상기 유전체 층은 로우 k 유전체 재료를 포함함 - 을 형성하고;
    상기 유전체 층에 개구를 형성하는 것을 더 포함하고,
    상기 로우 k 유전체 재료의 측벽은 상기 개구로 노출되는 것인 방법.
  8. 청구항 5에 있어서,
    상기 처리를 수행하는 단계 전에, 반도체 기판의 후면에 박형화(thinning) 공정을 수행하고;
    상기 반도체 기판을 관통하는 추가의 개구를 형성하고;
    상기 반도체 기판의 상기 추가의 개구에 유전체 층을 형성하는 것을 더 포함하는 방법.
  9. 기판 상에 로우 k 유전체 층을 형성하고;
    상기 로우 k 유전체 층에 측벽을 갖는 개구를 형성하고;
    실란 함유 전구체로 상기 로우 k 유전체 층을 처리함으로써 상기 개구의 측벽 상에 실리콘 리치 층을 형성하고;
    상기 실리콘 리치 층 상에 탄탈륨 질화물 층을 형성하여 상기 실리콘 리치 층과 접촉시키고;
    상기 탄탈륨 질화물 층을 상기 실리콘 리치 층과 반응시키도록 어닐링을 수행하고, 그리하여 탄탈륨 실리콘 질화물 층이 형성되며;
    상기 어닐링 단계 후에, 상기 개구의 바닥으로부터 상기 탄탈륨 실리콘 질화물 층의 일부를 제거하고;
    상기 개구 안으로 금속성 재료를 채우는 것을 포함하고;
    상기 처리하는 단계, 상기 탄탈륨 질화물 층을 형성하는 단계, 및 상기 어닐링은 그 사이에 진공 브레이크 없이 인시츄(in-situ) 수행되는 것인 방법.
  10. 청구항 9에 있어서, 상기 처리하는 단계, 상기 탄탈륨 질화물 층을 형성하는 단계, 및 상기 어닐링은 그 안에 탄탈륨 함유 타겟을 포함한 챔버에서 수행되고, 상기 방법은,
    상기 로우 k 유전체 층을 처리하는 단계 동안, 상기 탄탈륨 함유 타겟과 상기 기판 사이의 경로 안으로 차폐판(shielding plate)을 이동시키고;
    상기 탄탈륨 질화물 층을 형성하는 단계 동안, 상기 차폐판을 상기 경로로부터 떨어지도록 이동시키는 것을 더 포함하는 방법.
  11. 디바이스에 있어서,
    반도체 기판;
    복수의 금속층을 포함하는 상호접속 구조 - 상기 상호접속 구조는 상기 반도체 기판의 제1 면 상에 있음 - ;
    상기 반도체 기판의 제2 면으로부터 상기 복수의 금속층 중의 하나를 노출시키도록 연장하는 제1 개구;
    상기 제1 개구에 배치된 유전체 층 - 상기 복수의 금속층 중의 하나가 상기 유전체 층의 제2 개구를 통해 노출됨 - ; 및
    상기 유전체 층 상에 형성된 탄탈륨 실리콘 질화물 층을 포함하는 디바이스.
  12. 청구항 11에 있어서, 상기 제2 개구에 배치되며 상기 탄탈륨 실리콘 질화물 층과 접촉하는 전도체 층을 더 포함하는 디바이스.
  13. 청구항 11에 있어서, 상기 반도체 기판의 표면에 형성된 이미지 센서를 더 포함하며, 상기 표면은 상기 반도체 기판의 제1 면 상에 있는 것인 디바이스.
KR20110084727A 2011-06-24 2011-08-24 실리콘 및 탄탈륨 함유 배리어의 인시츄 형성 KR101258369B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/167,857 US8946083B2 (en) 2011-06-24 2011-06-24 In-situ formation of silicon and tantalum containing barrier
US13/167,857 2011-06-24

Publications (2)

Publication Number Publication Date
KR20130007387A KR20130007387A (ko) 2013-01-18
KR101258369B1 true KR101258369B1 (ko) 2013-04-30

Family

ID=47361095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20110084727A KR101258369B1 (ko) 2011-06-24 2011-08-24 실리콘 및 탄탈륨 함유 배리어의 인시츄 형성

Country Status (3)

Country Link
US (2) US8946083B2 (ko)
KR (1) KR101258369B1 (ko)
CN (1) CN102842499B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980740B2 (en) * 2013-03-06 2015-03-17 Globalfoundries Inc. Barrier layer conformality in copper interconnects
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9559135B2 (en) * 2014-08-20 2017-01-31 Taiwan Semiconductor Manufacturing Company Ltd. Conduction layer for stacked CIS charging prevention
US9646876B2 (en) * 2015-02-27 2017-05-09 Applied Materials, Inc. Aluminum nitride barrier layer
CN106206408B (zh) * 2015-04-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9899317B1 (en) * 2016-09-29 2018-02-20 International Business Machines Corporation Nitridization for semiconductor structures
US10128116B2 (en) 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050028665A (ko) * 2003-09-19 2005-03-23 동부아남반도체 주식회사 반도체 소자의 확산방지막 형성 방법
KR20090094369A (ko) * 2006-12-14 2009-09-04 램 리써치 코포레이션 상호접속 구조체 및 다마신 구조체 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870030A (en) 1987-09-24 1989-09-26 Research Triangle Institute, Inc. Remote plasma enhanced CVD method for growing an epitaxial semiconductor layer
US5173449A (en) 1989-06-05 1992-12-22 Motorola, Inc. Metallization process
US6143645A (en) 1997-02-03 2000-11-07 Texas Instruments Incorporated Reduced temperature contact/via filling
US6436825B1 (en) 2000-04-03 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of copper barrier layer formation
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US20040224504A1 (en) 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
US6566283B1 (en) 2001-02-15 2003-05-20 Advanced Micro Devices, Inc. Silane treatment of low dielectric constant materials in semiconductor device manufacturing
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
US7060617B2 (en) * 2002-06-28 2006-06-13 Intel Corporation Method of protecting a seed layer for electroplating
US6569777B1 (en) 2002-10-02 2003-05-27 Taiwan Semiconductor Manufacturing Co., Ltd Plasma etching method to form dual damascene with improved via profile
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
DE102005053494A1 (de) * 2005-11-09 2007-05-16 Fraunhofer Ges Forschung Verfahren zum Herstellen elektrisch leitender Durchführungen durch nicht- oder halbleitende Substrate
US20070228571A1 (en) 2006-04-04 2007-10-04 Chen-Hua Yu Interconnect structure having a silicide/germanide cap layer
KR20090128899A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 후면 조사 이미지 센서 및 그 제조방법
US8138041B2 (en) * 2008-06-12 2012-03-20 International Business Machines Corporation In-situ silicon cap for metal gate electrode
US8017426B2 (en) * 2008-07-09 2011-09-13 Omnivision Technologies, Inc. Color filter array alignment mark formation in backside illuminated image sensors
US20100090342A1 (en) * 2008-10-15 2010-04-15 Hui-Lin Chang Metal Line Formation Through Silicon/Germanium Soaking

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050028665A (ko) * 2003-09-19 2005-03-23 동부아남반도체 주식회사 반도체 소자의 확산방지막 형성 방법
KR20090094369A (ko) * 2006-12-14 2009-09-04 램 리써치 코포레이션 상호접속 구조체 및 다마신 구조체 제조 방법

Also Published As

Publication number Publication date
US20120326312A1 (en) 2012-12-27
CN102842499A (zh) 2012-12-26
US9543234B2 (en) 2017-01-10
CN102842499B (zh) 2015-05-20
KR20130007387A (ko) 2013-01-18
US20150115450A1 (en) 2015-04-30
US8946083B2 (en) 2015-02-03

Similar Documents

Publication Publication Date Title
KR101258369B1 (ko) 실리콘 및 탄탈륨 함유 배리어의 인시츄 형성
US9716074B2 (en) Wafer backside interconnect structure connected to TSVs
US8836085B2 (en) Cost-effective TSV formation
US9490205B2 (en) Integrated circuit interconnects and methods of making same
US8264077B2 (en) Backside metal of redistribution line with silicide layer on through-silicon via of semiconductor chips
JP6029802B2 (ja) 集積回路用相互接続構造の製造方法
US8765604B2 (en) Interconnection structure for an integrated circuit
US20050263891A1 (en) Diffusion barrier for damascene structures
US20070126120A1 (en) Semiconductor device
TW201724436A (zh) 互連線結構與其製造方法
US20100090342A1 (en) Metal Line Formation Through Silicon/Germanium Soaking
CN108183087B (zh) 用于形成应力降低装置的方法
US7687392B2 (en) Semiconductor device having metal wiring and method for fabricating the same
US8877083B2 (en) Surface treatment in the formation of interconnect structure
CN104701248A (zh) 用于半导体器件的互连结构
US7662711B2 (en) Method of forming dual damascene pattern
KR101098920B1 (ko) 반도체 소자의 제조방법
US10964647B2 (en) Dielectric crack stop for advanced interconnects
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20220109267A (ko) 집적 회로 디바이스의 본딩 구조물 및 이의 형성 방법
KR101029107B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100702803B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2006253460A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160408

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170411

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180405

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190409

Year of fee payment: 7