KR20150067082A - 반도체 디바이스용 배선 구조 - Google Patents

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Abstract

본 발명은 반도체 디바이스용 배선 구조와 그 형성 방법을 제공한다. 서로 다른 폭을 갖는 전도성 라인을 형성한다. 구조에 상위 비아가 포함되는 곳에서는 광폭 전도성 라인이 사용되고, 상위 비아가 포함되지 않는 곳에서는 협폭 전도성 라인이 사용된다. 상위 유전체층을 형성하고, 이 상위 유전체층을 관통하여 상기 광폭 전도성 라인에까지 연장되는 비아를 형성한다. 공극 또는 에어 갭이 선택된 전도성 라인, 예컨대 협폭 전도성 라인에 인접하게 형성될 수 있다.

Description

반도체 디바이스용 배선 구조{INTERCONNECT STRUCTURE FOR SEMICONDUCTOR DEVICES}
집적 회로 분야에서는, 금속 라인 및 비아를 비롯한 배선 구조를 형성하는 데 일반적으로 사용되는 방법이 "다마신(damascene)"으로 알려져 있다. 일반적으로, 이 방법은, 상하방향으로 간격을 두고 있는 금속화 층을 분리하는 유전체층에 개구를 형성하는 것을 수반한다. 상기 개구는 통상적으로 리소그래피 및 에칭 기술을 이용하여 형성된다. 개구 형성 후에, 개구에 구리 또는 구리 합금을 충전한다. 그 후에, 유전체층의 표면 상의 잉여 구리를 화학 기계적 연마(CMP)에 의해 제거한다. 잔류 구리 또는 구리 합금은 비아 및/또는 금속 라인을 형성한다.
구리는 비저항이 낮기 때문에 다마신 구조에 흔히 사용된다. 통상적으로, 복수의 구리 라인을 각각 포함하는 복수의 금속화 층으로 배선 구조가 형성된다. 서로 다른 금속화 층의 구리 라인은 비아에 의해 상호 접속된다. 구리가 그 전기적 특성으로 인해 일반적으로 사용되고 있지만, 다른 재료도 사용될 수 있다.
본 발명 및 본 발명의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부 도면을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 6은 일 실시형태에 따른 반도체 디바이스의 제조에 있어서의 여러 중간 단계를 예시한다.
도 7 내지 도 10은 일 실시형태에 따른 다른 반도체 디바이스의 제조에 있어서의 여러 중간 단계를 예시한다.
도 11a 및 도 11b는 실시형태의 평면도이다.
도 12는 일 실시형태에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
이하에서는 개시된 실시형태들의 제조 및 이용을 상세히 설명한다. 그러나, 본 발명은 다양한 특정 상황에서 구현될 수 있는 많은 적용 가능한 발명 사상을 제공하는 것으로 이해되어야 한다. 거론되는 특정 실시형태는 본 발명을 제조 및 이용하는 특정 방식이 예시일 뿐이며, 본 발명의 범위를 제한하지 않는다.
집적 회로의 금속화 층에 금속 피처를 형성하는 방법이 제공된다. 본 발명의 실시형태의 제조에 있어서의 중간 단계들이 예시된다. 여러 도면과 예시적인 실시형태에 걸쳐서, 유사한 도면부호는 유사한 요소를 표시하는 데 이용된다.
이하에 더 상세히 거론되는 바와 같이, 서로 다른 폭을 갖는 전도성 라인이 형성된다. 비아가 위에 놓이는 것이 바람직한 곳에서는, 광폭의 전도성 라인이 이용된다. 광폭의 전도성 라인은 전자 이동(electron migration)을 감소시키고, 공극(void) 형성을 저감 또는 방지하는 데 기여한다. 비아가 위에 놓이지 않는 곳에서는, 협폭의 전도성 라인이 이용된다. 또한, 다른 실시형태에서는, 전도성 라인 사이를 추가적으로 절연시키기 위해, 협폭 라인에 인접하게 공극을 형성할 수 있다.
도 1 내지 도 6은 일 실시형태에 따른 반도체 디바이스 형성 방법에 있어서의 여러 중간 단계를 예시한다. 먼저 도 1을 참조해 보면, 전기 회로[총괄하여 전기 회로(104)로 예시됨]가 위에 형성되어 있는 기판(102)이 도시되어 있다. 기판(102)은, 도핑된 혹은 도핑되지 않은 벌크 실리콘, 또는 SOI(semiconductor on insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 실리콘 등의 반도체 재료의 층을 포함한다. 절연체층은, 예컨대 매립 산화물(BOX) 층 또는 실리콘 산화물 층일 수 있다. 절연체층은 기판 상에, 통상적으로는 실리콘 또는 유리 기판 상에 마련된다. 다층 기판 또는 그라디언트(gradient) 기판 등의 다른 기판이 사용될 수도 있다.
기판(102) 상에 형성된 전기 회로(104)는 특정 애플리케이션에 적합한 임의의 타입의 회로일 수 있다. 예컨대, 전기 회로(104)는, 하나 이상의 기능을 수행하도록 상호 접속되는, 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈(fuse) 등의 다양한 NMOS(N-type metal-oxide semiconductor) 및/또는 PMOS(P-type metal-oxide semiconductor) 디바이스를 포함할 수 있다. 상기 기능들은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 상기 예들은 본 발명의 용례를 더 설명하기 위해 오직 예시를 목적으로 제공된 것이고 어떤 식으로든 본 발명을 제한하려는 의도는 없음을 당업자는 이해할 것이다. 소정 용례에 적합한 것으로 다른 회로가 사용될 수 있다.
또한, ILD(inter-layer dielectric)층 등의 제1 유전체층(106)이 도 1에 도시되어 있다. 제1 유전체층(106)은, 당업계에 알려져 있는 임의의 적절한 방법, 예컨대 스피닝, 화학 기상 증착(CVD) 및 플라즈마 강화 CVD(PECVD) 등에 의해, 예컨대 PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 탄화규소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등의 저유전율(low-k) 유전체 재료로 형성될 수 있다. 또한, 제1 유전체층(106)은 복수의 유전체층을 포함할 수 있음을 주목해야 할 필요가 있다.
전기 회로(104)에 대한 전기 접점을 제공하기 위해, 접점(108)이 제1 유전체층(106)을 관통하여 형성된다. 접점(108)은, 예컨대 제1 유전체층(106) 상에 포토레지스트 재료를 증착하고 이를 패터닝하여 제1 유전체층(106)에 있어서 접점(108)이 될 부분을 노출시키는 포토리소그래피 기술을 이용하는 것에 의해 형성될 수 있다. 제1 유전체층(106)에 개구를 만들기 위해 이방성 건식 에칭 프로세스 등의 에칭 프로세스가 사용될 수 있다. 개구에는 확산 배리어층 및/또는 접착층(도시 생략)이 라이닝될 수 있고, 전도성 재료가 충전될 수 있다. 상기 확산 배리어층은 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함하고, 상기 전도성 재료는 구리, 텅스텐, 은 및 이들의 조합 등을 포함하여, 도 1에 예시된 바와 같이 접점(108)을 형성한다.
IMD(inter-metal dielectric)층 등의 제2 유전체층(110)이 제1 유전체층(106) 상에 형성된다. 일반적으로, 제1 유전체층(106) 및 제2 유전체층(110) 등의 ILD층 및 IMD층과 관련 금속화 층은, 전기 회로를 상호 접속하고 외부 전기 접속을 제공하는 데 사용된다. 제2 유전체층(110)은, PECVD 기술 또는 고밀도 플라즈마 화학 기상 증착(HDPCVD)에 의해 형성된 FSG 등의 저유전율 유전체 재료로 형성될 수 있고, 중간 에칭 정지층을 포함할 수 있다. ILD층 및/또는 IMD층은 저유전율 유전체 재료(유전율 k가 이산화규소보다 낮음), 초저유전율 유전체(유전율이 약 2.9 미만), 또는 더 나아가 극저유전율(ELK) 유전체(유전율이 약 2.5 미만) 등으로 형성될 수 있다.
또한, 하나 이상의 에칭 정지층(도시 생략)이 유전체층, 예컨대 제1 유전체층(106)과 제2 유전체층(110) 중의 인접해 있는 것들 사이에 배치될 수 있음을 주목해야 할 필요가 있다. 일반적으로, 에칭 정지층은 비아 및/또는 접점의 형성시에 에칭 프로세스를 정지시키는 메커니즘을 제공한다. 바람직하게는, 에칭 정지층은 인접하는 층, 예컨대 하위 기판(102), 상위 제1 유전체층(106) 및 상위 제2 유전체층(110) 등과는 다른 에칭 선택성을 갖는 유전체 재료로 형성된다. 일 실시형태에서, 에칭 정지층은 CVD 또는 PECVD 기술에 의해 증착되는 SiN, SiCN, SiCO, CN, 이들의 조합 등으로 형성될 수 있다.
또한, 제2 유전체층(110) 상에 형성된 제1 마스크층(111)이 도 1에 도시되어 있다. 제1 마스크층(111)은, 후속 에칭 프로세스 동안에 하위 구조가 제거되는 것을 방지하는 보호층이며, 하나 이상의 층을 포함할 수 있다. 예를 들어, 도 1은 제1 마스크층(111)이 산화물층(111a) 및 질화물층(111b)을 포함하는 실시형태를 보여준다. 산화물층은, 예컨대 TEOS(tetra-ethyl-ortho-silicate) 및 산소를 전구체로서 이용하여 열산화 또는 화학 기상 증착(CVD)에 의해 형성되는 이산화규소층일 수 있고, 질화물층은, 예컨대 산화물층의 위에 형성되는 질화규소(Si3N4)층일 수 있다. Si3N4층은 실란 및 암모니아를 전구체 가스로서 이용하여 CVD 기술에 의해 형성될 수 있다. 제1 마스크층(111)을 형성하는 데 다른 마스크 재료가 사용될 수 있다.
도 1은 일 실시형태에 따라 제1 개구(112a~112c)를 형성하는 패터닝 이후의 질화물층(111b)을 예시한다. 도 1에 예시된 바와 같이, 제1 개구(112a, 112c)의 폭이 제1 개구(112b)의 폭보다 크다. 이하에 더 상세히 설명되는 바와 같이, 제1 개구(112a~112c)는 제2 유전체층(110)에 형성되는 전도성 라인의 형상을 규정한다. 광폭의 전도성 라인은, 이후에 형성되는 상위 유전체층을 관통하여 연장되는 후속 형성 비아가 접촉하는 위치에 사용된다. 추가적으로, 접촉하는 비아가 없는 [예컨대, 제1 개구(112b)에 의해 규정되는 것과 같은] 라인은 협폭으로 만들어질 수 있다.
비아와 하위 라인의 접합부에 나타날 수 있는 높은 전류 밀도로 인하여, 라인 및/또는 접합 영역에서 전자 이동에 의해 공극의 발생이 야기될 수 있다. 비아가 이르게 되는 하위 라인을 확대시킴으로써, 전자 이동이 회피 또는 저감될 수 있다. 제1 개구(112b)에 의해 규정되는 것과 같은 다른 라인이 크기가 축소될 수 있고, 그 결과 누설 전류 또는 절연 파괴를 제한 또는 방지하도록 특정 설계에서 요구되는 바에 따라 전도성 라인 사이의 거리가 최소로 유지될 수 있다.
제1 개구(112a~112c)는, 예를 들어 포토리소그래피 기술에 의해 형성될 수 있다. 일반적으로서, 포토리소그래피 기술은, 포토레지스트 재료(도시 생략)를 도포하고, 이 포토레지스트 재료를 소기의 패턴에 따라 노출시키는 것을 수반한다. 그 후, 포토레지스트 재료의 일부분을 제거하여, 상기 소기의 패턴에 따라 하위 재료를 노출시키도록, 포토레지스트 재료를 현상한다. 잔류 포토레지스트 재료는, 제1 개구(112)를 형성하도록 수행되는, 에칭 등의 후속 처리 단계로부터 하위 재료를 보호한다.
도 2는 일 실시형태에 따라 제2 개구(218a~218c)가 제2 유전체층(110)에 형성된 후의 기판(102)을 예시한다. 제2 유전체층(110)이 SiC 등의 재료로 형성되어 있는 일 실시형태에서, 제2 유전체층(110)은 C4F8 또는 C5F8 등의 에칭제를 이용하여 이방성 건식 에칭 프로세스로 패터닝될 수 있다. 일 실시형태에서, 제1 개구를 형성하는 에칭 프로세스는, 소기의 깊이가 달성되도록 에칭 프로세스 수행 시간이 선택되는 타임드(timed) 에칭 프로세스이다.
도 3은 일 실시형태에 따라 전도성 라인(220a~220c)을 형성하도록 제2 개구(218a~218c)(도 2 참조)에 전도성 재료를 충전하는 것을 예시한다. 전도성 재료는 CVD, 전기 도금, 무전해 도금, ALD, PVD에 의해 증착될 수 있고, 구리로 형성될 수 있지만, 별법으로서 알루미늄, 텅스텐, 질화 텅스텐, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 이들의 조합 등과 같은 다른 적절한 재료가 이용될 수 있다. 전도성 재료는 제2 개구(218a~218c)(도 2 참조)에 증착될 수 있고, 이 증착은 전도성 재료가 제2 개구(218a~218c)를 채우고 (존재한다면) 제1 마스크층(111)의 위로 나오기까지 계속될 수 있다.
선택적으로, 전도성 재료로 충전하기 전에, 하나 이상의 배리어/접착층(도시 생략)을 제2 개구(218a~218c)의 측벽을 따라 형성할 수 있다. 구리 전도성 재료를 사용하는 실시형태에서는, 구리가 주위의 유전체 재료로 확산되는 것을 제한하기 위해, 배리어층이 바람직할 수 있다. 일 실시형태에서, 배리어층은 질화티타늄, 티타늄, 탄탈륨, 질화탄탈륨, 질화텅스텐, 루테늄, 로듐, 백금, 그 밖의 귀금속, 그 밖의 내열성 금속, 이들의 질화물, 이들의 조합 등의 하나 이상의 층으로 형성될 수 있다. 배리어층은 화학적 기상 증착을 통해 형성될 수 있지만, PVD 또는 ALD 등의 다른 기술이 대안적으로 이용될 수 있다. 제1 마스크층(111) 상에 형성된 전도성 재료(및 임의의 선택적인 배리어/접착층)의 잉여 부분은, 화학 기계적 연마 프로세스(CMP) 등의 평탄화 프로세스를 이용하여 제거된다.
일 실시형태에서, 광폭 전도성 라인(220a, 220c)의 폭은 협폭 전도성 라인(220b)의 폭의 약 1.03배~약 3배이다. 예를 들어, 전도성 라인(220a, 220c)의 폭은 24.7 ㎚인 반면에, 전도성 라인(220b)의 폭은 23.2 ㎚일 수 있고, 이 경우, 전도성 라인(220a, 220c)의 폭은 전도성 라인(220b)의 폭의 약 1.06배이다. 다른 예에서, 전도성 라인(220a, 220c)의 폭은 36 ㎚인 반면에, 전도성 라인(220b)의 폭은 12 ㎚일 수 있고, 이 경우, 전도성 라인(220a, 220c)의 폭은 전도성 라인(220b)의 폭의 3배이다. 광폭 전도성 라인으로 인해 상위 비아 및 전도성 라인의 접합부의 영역 증대가 허용되어, 전류 밀도 및 전자 이동이 줄어들고, 그 결과 공극의 형성이 감소 또는 방지되도록, 상기 폭은 특정 용례에 맞춰 조정될 수 있다.
일 실시형태에서, 전도성 라인(220a, 220c) 간의 피치(P)는 약 80 ㎚ 및 약 95 ㎚이다. 22 ㎚ 기술 노드에 약 80 ㎚의 피치(P)를 달성하고 28 ㎚ 또는 32 ㎚ 기술 노드에 약 95 ㎚의 피치(P)를 달성하기 위해, 침지 리소그래피가 이용될 수 있다. EUV 리소그래피를 이용하여, 80 ㎚ 미만의 피치(P)가 얻어질 수 있다. 80 ㎚의 피치는 현재 침지 리소그래피에 의해 얻어지는 최소의 피치이지만; 다중 패터닝 기법[이중-패터닝/이중-에칭(2P2E) 또는 자기 정렬 이중 패터닝]을 통해 더 작은 피치가 얻어질 수 있다. 3P3E 또는 자기 정렬 쿼터 패터닝을 적용함으로써, 광폭 금속 대 광폭 금속의 피치가 본원에 거론된 바와 같이 더 감소될 수 있다.
도 4는 일 실시형태에 따라 제2 유전체층(110) 상에 형성된 에칭 정지층(ESL)(436) 및 제3 유전체층(438)를 예시한다. 일반적으로, 에칭 정지층은 비아 및/또는 접점의 형성시에 에칭 프로세스를 정지시키는 메커니즘을 제공한다. 에칭 정지층은 인접하는 층, 예컨대 하위 제2 유전체층(110) 등과는 다른 에칭 선택성을 갖는 유전체 재료로 형성된다. 일 실시형태에서, 에칭 정지층은 CVD 또는 PECVD 기술에 의해 증착되는 SiN, SiCN, SiCO, CN, 이들의 조합 등으로 형성될 수 있다.
일 실시형태에 따르면, ESL(436) 상에 제3 유전체층(438)이 있다. 이하에 더 상세히 거론되는 바와 같이, 제3 유전체층(438)은, 예컨대 전도성 라인 및/또는 비아를 형성하도록 이후에 패터닝되는 층이다. 예를 들어, 제3 유전체층(438)은 제2 유전체층(110)에 형성된 하나 이상의 전도성 라인(220a~220c)에까지 연장되는 비아를 형성하도록 패터닝될 수 있다. 제3 유전체층(438)은 제1 유전체층(106) 및/또는 제2 유전체층(110)을 형성하는 데 사용된 것과 유사한 프로세스를 이용하여 유사한 재료로 형성될 수 있지만; 다른 재료 및 프로세스도 사용될 수 있다.
또한, 도 4에는 제2 마스크(440) 및 포토레지스트 마스크(442)가 도시되어 있다. 일 실시형태에서, 제2 마스크(440)는 다층 구조를, 예컨대 도 1을 참조하여 앞서 거론한 제1 마스크(111)와 유사하게 산화물층(440a) 및 질화물층(440b)을 포함할 수 있다. 도 4에 예시된 실시형태에서, 질화물층(440b)은 트렌치를 형성하도록 패터닝되고, 상위 포토레지스트는 비아용으로 패터닝된다. 후속 에칭 프로세스 동안에, 산화물층(440a)은 비아의 형상에 대응하게 에칭된다. 이 에칭 프로세스는, 포토레지스트를 소모하면서, 계속해서 제3 유전체층을 에칭한다. 포토레지스트가 소모되었을 때, 트렌치 개구 내의 산화물층(440a)이 노출된다. 에칭 프로세스는 산화물층(440a)의 노출된 부분을 제거하고, 제3 유전체층(438)의 하위 부분을 에칭한다. 그 결과 생성된 패턴은, 도 5에 예시된 바와 같이, 트렌치 개구(540)를 포함하고, 트렌치의 바닥으로부터 하위 전도성 라인, 예컨대 이 예에서는 전도성 라인(220a)에까지 비아 개구(542)가 연장되어 있다.
도 6은 일 실시형태에 따라 전도성 라인(640) 및 비아(642)를 형성하도록 트렌치 개구(540) 및 비아 개구(542)(도 5 참조)에 전도성 재료를 충전하는 것을 예시한다. 전도성 재료는 도 3을 참조로 하여 앞서 거론된 바와 같이 전도성 라인(220a~220c)을 형성하는 데 사용된 것과 유사한 프로세스를 이용하여 유사한 재료로 형성될 수 있다. 선택적으로, 전도성 재료를 충전하기 전에, 트렌치 개구(540) 및 비아 개구(542)의 측벽을 따라 하나 이상의 배리어/접착층(도시 생략)을 형성할 수 있다. 잉여 전도성 재료와 제2 마스크층(440)은 CMP 등의 평탄화 프로세스를 이용하여 제거될 수 있다.
도 7~도 10은 하나 이상의 전도성 라인에 인접하게 에어 갭이 마련되어 있는 다른 실시형태를 예시한다. 도 7~도 10에 예시된 프로세스는, 도 1~도 3을 참조로 하여 앞서 거론한 것과 유사한 프로세스가 사전에 수행된 것으로 상정한다. 이에 따라, 도 7은 도 3에 예시된 것과 유사한 구조 상에 형성되어 있는 패터닝된 마스크를 예시한다.
이제 도 7을 참조해 보면, 협폭 전도성 라인(220b)이 노출되도록, 제2 유전체층(110) 상에 형성된 마스크(750)가 도시되어 있다. 이하에 더 상세히 거론되는 바와 같이, 협폭 전도성 라인(220b)에 인접한 제2 유전체층(110)은, 공극 등의 저유전율 요소가 협폭 전도성 라인(220b)에 인접하게 배치되는 것을 허용하도록 제거된다. 협폭 전도성 라인에 인접하게 공극을 배치함으로써, 여러 전도성 라인 사이의 간섭, 예컨대 이 예에서는 전도성 라인(220a, 220c) 사이의 간섭이 감소된다.
마스크(750)는, 협폭 전도성 라인(220b)과 이 협폭 전도성 라인(220b)에 인접한 제2 유전체층(110)의 재료를 노출시키도록, 증착, 노출 및 현상되어 있는 포토레지스트 재료일 수 있다. 일 실시형태에서, 마스크(750)는, 예컨대 에칭 프로세스 동안에 추가적인 보호를 제공하는 전술한 바와 같은 산화물 마스크 및/또는 질화물 마스크 등의 하나 이상의 추가 마스크를 포함할 수 있다.
도 8은 일 실시형태에 따라 협폭 전도성 라인에 인접하게 만들어진 개구(810)를 예시한다. 마스크(750)를 에칭 마스크로서 이용함으로써, 특정한 소기의 형상을 얻도록 선택된 다양한 에칭 프로세스를 사용하여, 개구(810)가 형성될 수 있다. 예를 들어, 도 9a~도 9c는 서로 다른 에칭 프로세스에 의해 얻어질 수 있는 여러 형상을 예시한다. 일 실시형태에서, 개구의 폭은 220a와 220b 사이의 공간의 약 10% 내지 약 90%이고, 개구의 깊이는 전도성 라인의 두께의 약 10% 내지 약 90%이다.
도 9a는 CF4, CH2F2, CHF3,CH3F, C4F8, C4F6, C5F8 등의 불화물 가스를 유전체를 에칭하는 메인 프로세스 가스로서 사용하고, N2, O2, 또는 H2를 보조 가스로서 사용하며, Ar, He, 또는 그 밖의 불활성 가스를 캐리어 가스로서 사용하는 플라즈마 에칭에 의해 얻어질 수 있는 에어 갭을 예시한다. 이 실시형태에서, 에칭 프로세스에 의해 형성된 개구가 테이퍼진 측벽을 형성하고, 이 측벽에 의해 제2 유전체층(110)에 있어서 개구와 전도성 라인 사이에 있는 재료에 갭이 형성된다.
도 9b는 유전체를 에칭하는 F-함유 용액, 예컨대 묽은 HF, 또는 금속 전도성 라인에의 침투를 방지하는 다른 유기 F 화합물을 이용하는 습식 에칭에 의해 얻어질 수 있는 에어 갭의 다른 예를 예시한다. 다른 실시형태에서는, 용액이 전도성 금속 라인에 침투하는 것을 감소 또는 방지하기 위해 금속 억제제가 추가될 수 있다.
도 9c는 HF 또는 NF3를 유전체용의 메인 에칭 가스로서 사용하고; N2, NH3, 또는 다른 N-함유 가스를 보조 가스로서 사용하며; Ar, He, 또는 그 밖의 불활성 가스를 캐리어 가스로서 사용하는 증기 에칭에 의해 얻어질 수 있는 에어 갭의 또 다른 예를 예시한다. 일 실시형태에서는, 유전체막 상의 부산물을 제거하기 위해, 후속 가열 단계(약 350K 내지 약 600K의 온도)가 수행된다.
도 8은 또한 애싱 프로세스를 이용하여 제거될 수 있는 마스크(750)의 제거를 예시한다.
이제 도 10을 참조해 보면, 도 4~도 6을 참조로 하여 앞서 거론한 것과 유사한 프로세스 이후의 디바이스가 도시되어 있는데, 여기서 유사한 도면부호는 유사한 요소를 나타낸다. 특히, 도 10은 제2 유전체층(110) 상에 형성된 ESL(436) 및 제3 유전체(438)를 예시한다. 개구(810)의 크기가 작기 때문에(도 8 참조), ESL(436) 또는 다른 상위층이 개구(810)를 채우는 것이 아니라, 개구를 밀봉하여 협폭 전도성 라인(220b)에 인접한 에어 갭 또는 공극을 형성한다.
도 10은 또한, 전도성 라인(220a)에 대한 전기 접점을 형성하도록, 전도성 재료가 충전되어 있는 트렌치(640) 및 비아(642)를 예시한다.
도 11a와 도 11b는 제2 유전체층(110)에 형성된 전도성 라인(220a~220c)을 예시하는 평면도로서, 비아(642)의 배치가 나타내어져 있다. 참조로, 도 1~도 6은 도 11a의 A-A선을 따라 취한 단면도이고, 도 7~도 10은 도 11b의 B-B선을 따라 취한 단면도이다. 도 11a와 도 11b에 도시된 바와 같이, 광폭 전도성 라인(220a, 220c)은 접촉 비아를 갖는다. 접촉 비아를 갖지 않는 전도성 라인은, 협폭 전도성 라인(220b)과 같이 폭이 좁다.
도 12는 일 실시형태에 따라 구조를 형성하는 프로세스의 흐름도를 예시한다. 이 프로세스는, 도 1을 참조로 하여 앞서 거론된 바와 같이, 제1 유전체층이 위에 있는 기판을 마련하는 단계 1202로 시작된다. 제1 유전체층은 ILD층 및/또는 IMD층일 수 있다. 단계 1204에서는, 도 2~도 3을 참조로 하여 앞서 거론된 바와 같이, 광폭 전도성 라인과 협폭 전도성 라인을 형성한다. 앞서 거론된 바와 같이, 비아는 상위 층을 관통하게 형성될 것이다. 광폭의 전도성 라인은, 비아와 접촉하여, 전자 이동 및 공극 형성을 저감하는 광폭 라인을 제공하는 데 사용된다.
단계 1206에서는, 도 7~도 9를 참조로 하여 앞서 거론된 바와 같이, 선택적으로 협폭 라인에 인접하게 개구를 형성한다. 상위 유전체층이 형성되었을 때, 개구는 협폭 라인에 인접한 공극을 형성한다. (예컨대 도 10 참조) 단계 1208에서는, 도 4 및 도 5를 참조로 하여 앞서 거론된 바와 같이, 제1 유전체층 상에 하나 이상의 유전체층을 형성한다. 도 5 및 도 6을 참조로 하여 앞서 거론된 바와 같이, 유전체층을 관통하여 광폭 전도성 라인에까지 연장되는 전도성 비아를 형성하도록, 유전체 재료는 패터닝된다. 이 실시형태에서, 협폭 전도성 라인의 위에는 비아가 없다.
일 실시형태에서, 집적 회로 구조의 형성 방법이 제공된다. 이 방법은, 제1 전도성 라인의 폭이 제2 전도성 라인의 폭보다 크도록, 기판 상에 복수의 전도성 라인을 형성하는 것을 포함한다. 전도성 라인 상에 유전체층을 형성하고, 제1 전도성 라인에 연결되는 비아를 형성하는 반면에, 제2 전도성 라인에는 비아가 직접 연결되지 않는다. 협폭의 제2 전도성 라인에 인접하게 에어 갭 또는 공극을 형성할 수 있다.
다른 실시형태에서, 집적 회로 구조의 다른 형성 방법이 제공된다. 이 방법은, 제1 전도성 요소가 제2 전도성 요소의 제2 폭보다 큰 제1 폭을 갖도록, 제1 유전체층에 제1 전도성 요소와 제2 전도성 요소를 형성하는 것을 포함한다. 제1 전도성 요소와 제2 전도성 요소 상에 제2 유전체층을 형성하고, 제1 전도성 요소에 접촉하는 비아를 제2 유전체층에 관통 형성하는 반면에, 제2 폭을 갖는 제2 전도성 요소는 전체적으로 제2 유전체층으로 덮여 있다. 협폭의 제2 전도성 요소에 인접하게 에어 갭 또는 공극을 형성할 수 있다.
또 다른 실시형태에서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 복수의 광폭 전도성 라인 및 협폭 전도성 라인이 형성되어 있는 제1 유전체층을 갖는 기판을 포함한다. 제2 유전체층이 제1 유전체층 위에 놓인다. 비아는 제2 유전체층을 관통하여 상기 복수의 광폭 전도성 라인 각각에까지 연장되는 반면에, 협폭의 전도성 라인은 제2 유전체층으로 덮여 있다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체 및 개조가 실시될 수 있음은 물론이다. 또한, 본 출원의 범위는 상세한 설명에서 기술된 공정, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정한 실시형태들로 한정되는 것으로 의도되어 있지 않다. 당업자라면, 본원에 기재된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는, 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 물질의 조합, 수단, 방법, 또는 단계를 본 발명의 개시 내용으로부터 용이하게 인식할 것이다. 따라서, 첨부된 청구범위는 이와 같은 공정, 머신, 제조, 물질의 조합, 수단, 방법 및 단계를 그 범위 내에 포함하는 것으로 의도되어 있다.

Claims (20)

  1. 집적 회로 구조 형성 방법으로서,
    기판 상에 복수의 전도성 라인을 형성하는 단계로서, 복수의 전도성 라인 중의 제1 전도성 라인의 폭이 복수의 전도성 라인 중의 제2 전도성 라인의 폭보다 큰 것인 복수의 전도성 라인 형성 단계;
    복수의 전도성 라인 상에 유전체층을 형성하는 단계; 및
    제2 전도성 라인에는 비아가 직접 연결되지 않게 하면서, 제1 전도성 라인에 연결되는 비아를 형성하는 단계
    를 포함하는 집적 회로 구조 형성 방법.
  2. 제1항에 있어서, 상기 기판 위에 놓이는 유전체층에 상기 복수의 전도성 라인을 형성하는 것인 집적 회로 구조 형성 방법.
  3. 제1항에 있어서, 상기 제1 전도성 라인의 폭은 상기 제2 전도성 라인의 폭의 1.03배 내지 3배인 것인 집적 회로 구조 형성 방법.
  4. 제1항에 있어서, 상기 제2 전도성 라인에 인접하게 에어 갭을 형성하는 단계를 더 포함하는 집적 회로 구조 형성 방법.
  5. 제4항에 있어서, 상기 에어 갭을 형성하는 단계는, 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 증기 에칭 프로세스를 포함하는 것인 집적 회로 구조 형성 방법.
  6. 제4항에 있어서, 상기 에어 갭의 적어도 일부분이 상기 제2 전도성 라인으로부터 이격되어 있는 것인 집적 회로 구조 형성 방법.
  7. 제4항에 있어서, 상기 에어 갭의 폭이 상기 에어 갭의 상측 경계 아래에서 증대되어 있는 것인 집적 회로 구조 형성 방법.
  8. 집적 회로 구조 형성 방법으로서,
    제1 유전체층에 제1 전도성 요소 및 제2 전도성 요소를 형성하는 단계로서, 제1 전도성 요소가 제2 전도성 요소의 제2 폭보다 큰 제1 폭을 갖는 것인 제1 전도성 요소 및 제2 전도성 요소 형성 단계;
    제1 전도성 요소 및 제2 전도성 요소 상에 제2 유전체층을 형성하는 단계; 및
    제2 폭을 갖는 제2 전도성 요소는 전체적으로 제2 유전체층으로 덮여 있게 하면서, 제1 전도성 요소에 접촉하는 비아를 제2 유전체층에 관통 형성하는 단계
    를 포함하는 집적 회로 구조 형성 방법.
  9. 제8항에 있어서, 상기 제1 폭은 상기 제2 폭의 1.03배 내지 3배인 것인 집적 회로 구조 형성 방법.
  10. 제8항에 있어서, 상기 제2 전도성 요소에 인접하게 에어 갭을 형성하는 단계를 더 포함하는 집적 회로 구조 형성 방법.
  11. 제10항에 있어서, 상기 에어 갭을 형성하는 단계는, 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 증기 에칭 프로세스를 포함하는 것인 집적 회로 구조 형성 방법.
  12. 제10항에 있어서, 상기 에어 갭은 테이퍼진 측벽을 갖고, 이 측벽은 제2 전도성 요소로부터 멀어지게 연장되어 있는 것인 집적 회로 구조 형성 방법.
  13. 제10항에 있어서, 상기 에어 갭은 에어 갭의 개구보다 큰 폭을 갖는 확장 영역을 포함하는 것인 집적 회로 구조 형성 방법.
  14. 반도체 디바이스로서,
    제1 유전체층이 위에 마련되어 있는 기판;
    제1 유전체층에 있는 복수의 광폭 전도성 라인;
    제1 유전체층에 있는 협폭 전도성 라인;
    제1 유전체층 위에 놓이는 제2 유전체층; 및
    제2 유전체층을 관통하여 복수의 광폭 전도성 라인 각각에까지 연장되는 비아
    를 포함하고, 상기 협폭 전도성 라인은 제2 유전체층으로 덮여 있는 것인 반도체 디바이스.
  15. 제14항에 있어서, 상기 협폭 전도성 라인은 상기 복수의 광폭 전도성 라인 중의 제1 광폭 전도성 라인과 제2 광폭 전도성 라인의 사이에 개재되어 있는 것인 반도체 디바이스.
  16. 제14항에 있어서, 상기 협폭 전도성 라인의 양측에 있는 에어 갭을 더 포함하는 반도체 디바이스.
  17. 제16항에 있어서, 상기 에어 갭은 테이퍼진 측벽을 갖고, 제1 유전체층의 일부분이 각 에어 갭의 일부분과 협폭 전도성 라인의 사이에 개재되어 있는 것인 반도체 디바이스.
  18. 제16항에 있어서, 각 에어 갭은 제1 유전체층의 상면에서 제1 폭을 갖고, 제1 유전체층의 상면 아래로 제1 거리를 두고 있는 곳에서 제2 폭을 가지며, 상기 제2 폭이 상기 제1 폭보다 큰 것인 반도체 디바이스.
  19. 제16항에 있어서, 상기 에어 갭의 측벽은 상기 협폭 전도성 라인의 측벽을 포함하는 것인 반도체 디바이스.
  20. 제14항에 있어서, 상기 복수의 광폭 전도성 라인의 폭은 상기 협폭 전도성 라인의 폭의 1.03배 내지 3배인 것인 반도체 디바이스.
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