KR20090001002A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 반도체 기판 상에 일정 간격 이격된 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서 사이를 채우는 제1 절연막을 상기 반도체 기판 상에 형성하는 단계, 상기 절연막 패턴 및 상기 스페이서를 제거하는 단계, 잔류된 상기 제1 절연막의 표면을 따라 제2 절연막을 형성하는 단계, 및 상기 제2 절연막 상부의 상기 제2 절연막 사이에 금속 배선을 형성하는 단계를 포함하여 이루어진다.
금속 배선, 브릿지, 아모퍼스 카본막, 딥-아웃, 에싱, 보이드

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal-line in semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 절연막 패턴
14 : 스페이서 16 : 제1 절연막
18 : 제2 절연막 20 : 보이드
22 : 홀 24 : 금속 배선
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선 간 브릿지(bridge)를 개선할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 일반적으로 반도체 소자의 금속 배선은 다마신 기법(Damascene Scheme)을 이용하여 형성한다. 이러한 다마신 기법을 이용한 반도체 소자의 금속 배선 형성 공정을 간략히 설명한다. 우선, 게이트 등 소정의 구조물이 형성된 반도체 기판 상에 층간절연막을 증착한 후 트렌치를 형성하고, 트렌치를 포함하는 층간절연막 상부에 티타늄(Ti)/티타늄 나이트라이드(TiN) 성분의 배리어 메탈막을 형성한다. 이후, 배리어 메탈막 상부에 트렌치를 채우도록 텅스텐막을 형성한 다음 텅스텐막과 티타늄(Ti)/티타늄 나이트라이드(TiN) 배리어 메탈막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 텅스텐 금속 배선을 형성한다.
최근에는 반도체 소자가 고집적화됨에 따라 디자인 룰이 작아지면서 금속 배선 간 간격이 좁아짐으로써, 다마신 기법을 이용한 금속 배선 형성 시 금속 배선 간 브릿지(bridge)가 발생하여 소자의 칩(Chip) 동작에 영향을 끼쳐 수율을 떨어뜨린다.
본 발명은 절연막 패턴 및 스페이서를 이용하여 하부 폭에 비해 상부 폭이 큰 절연막을 형성한 후 스텝 커버리지 특성이 좋지 않은 물질을 적층하여 절연막 패턴 사이에 인위적으로 보이드를 형성하고, 보이드를 노출시킨 다음 보이드에 금속 물질을 채워 금속 배선을 형성함으로써, 금속 배선 간 브릿지(bridge)를 개선할 수 있는 금속 배선 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상에 일정 간격 이격된 절연막 패턴을 형성하는 단계, 절연막 패턴의 측벽에 스페이서를 형성하는 단계, 스페이서 사이를 채우는 제1 절연막을 반도체 기판 상에 형성하는 단계, 절연막 패턴 및 스페이서를 제거하는 단계, 잔류된 제1 절연막의 표면을 따라 제2 절연막을 형성하는 단계, 및 제2 절연막 상부의 제2 절연막 사이에 금속 배선을 형성하는 단계를 포함한다.
상기에서, 절연막 패턴은 산화막으로 형성된다. 스페이서는 에싱(ashing) 공정으로 제거가 가능한 물질로 형성되며, 아모퍼스 카본(amorphous carbon)막으로 형성된다.
제1 절연막은 절연막 패턴 및 스페이서와 서로 다른 식각 선택비를 갖는 물질로 형성되며, 질화막으로 형성된다. 절연막 패턴은 HF와 H20의 혼합액을 이용한 딥-아웃(dip-out) 공정으로 제거된다. 스페이서는 에싱 공정으로 제거된다.
제2 절연막 형성 단계는, 잔류된 제1 절연막을 포함한 반도체 기판 상에 형성되며 제1 절연막 사이에 보이드를 갖는 제2 절연막을 형성하는 단계, 및 제2 절연막을 식각하여 보이드를 노출시키는 홀을 형성하는 단계를 포함한다.
절연막 패턴 및 스페이서 제거 후, 제1 절연막은 하부 폭에 비해 상부 폭이 큰 형상으로 잔류된다. 제2 절연막은 스텝 커버리지 특성이 좋지 않은 산화물 계열의 물질로 형성되며, USG(Undoped Silicate Glass)막으로 형성된다.
금속 배선을 형성하는 단계는, 제2 절연막 상에 금속층을 형성하는 단계, 및 제1 절연막이 노출될때까지 식각 공정을 실시하는 단계를 포함한다. 식각 공정은 화학적 기계적 연마 공정으로 실시된다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 도시되지 않았으나 게이트 등 소정의 구조물이 형성된 반도체 기판(10) 상에 절연막(미도시)을 형성한 후 마스크(미도시)를 이용한 식각 공정으로 절연막을 패터닝하여 일정 간격 이격된 절연막 패턴(12)을 형성한다. 절연막 패턴(12)은 산화막이면 모두 적용 가능하며, 예를들어 실리콘 산화막(SiO2)으로 형성할 수 있다. 여기서, 절연막 패턴(12)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있다.
한편, 마스크로는 포토레지스트 패턴이 사용될 수 있으며, 이 경우 반도체 기판(100) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성한다.
도 1b를 참조하면, 절연막 패턴(12)을 포함한 반도체 기판(10) 상에 절연 물질을 증착하여 절연막(미도시)을 형성한 후 스페이서 식각 공정을 실시한다. 여기서, 절연막은 에싱(ashing) 공정으로 제거가 가능한 물질로 형성하며, 바람직하게 아모퍼스 카본(amorphous carbon)막으로 형성할 수 있다. 절연막을 아모퍼스 카본막으로 형성할 경우 스핀 코팅(spin coating) 방법을 이용하여 형성할 수 있다.
이때, 스페이서 식각 공정 시 절연막의 수평부는 제거되고, 수평부에 비해 두껍게 형성된 수직부만이 잔류되어 절연막 패턴(12)의 측벽에 스페이서(14)가 형성되며, 스페이서(14) 사이의 반도체 기판(10)이 노출된다. 이러한 스페이서(14)는 후속한 절연막 형성 시 인위적으로 스페이서(14) 사이에 증착되는 절연막 내부에 보이드(void)를 발생시키기 위하여 형성된다.
도 1c를 참조하면, 절연막 패턴(12) 및 스페이서(14)를 포함한 반도체 기판(10) 상에 제1 절연막(16)을 형성한다. 제1 절연막(16)은 절연막 패턴(12) 및 스페이서(14)와 서로 다른 식각 선택비를 갖는 물질로 형성하며, 바람직하게 질화막으로 형성할 수 있다.
이후, 절연막 패턴(12) 표면이 노출되는 시점까지 제1 절연막(16)을 식각한다. 이러한 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 스페이서(14) 사이의 반도체 기판(10) 상에만 제1 절연막(16)이 잔류된다.
도 1d를 참조하면, 절연막 패턴(12) 및 스페이서(14)를 제거한다. 먼저, 습식 식각(wet etch) 공정을 이용하여 절연막 패턴(12)을 선택적으로 제거한 후 에싱(ashing) 공정을 실시하여 스페이서(14)를 선택적으로 제거한다. 상기 습식 식각 공정은 HF와 H2O의 혼합액을 이용한 딥-아웃(dip-out) 공정으로 실시할 수 있다. 이로써, 절연막 패턴(12) 및 스페이서(14)는 제거되고, 식각 선택비 차이에 의해 제거되지 않은 제1 절연막(16)만 반도체 기판(10) 상에 잔류된다. 이때, 잔류된 제1 절연막(16)은 하부 폭에 비해 상부 폭이 큰 폭을 갖는 형상이 된다.
도 1e를 참조하면, 잔류된 제1 절연막(16)을 포함한 반도체 기판(10) 상에 제2 절연막(18)을 형성한다. 제2 절연막(18)은 스텝 커버리지(step coverage) 특성이 좋지 않은 산화물 계열의 물질, 바람직하게 USG(Undoped Silicate Glass)막을 이용하여 제1 절연막(16) 사이의 제2 절연막(18) 내부에 보이드(20)가 형성되도록 한다.
이는 제1 절연막(16)의 상부가 반도체 기판(10) 바닥에 비해 증착 속도가 빠르고, 스텝 커버리지 특성이 좋지 않은 제2 절연막(18)으로 인해 제2 절연막(18) 증착이 진행되면서 오버행(overhang)이 발생하여 제1 절연막(16) 사이의 입구가 막히기 때문이다.
이렇듯, 제1 절연막(16) 사이에 보이드(20)를 형성할 경우 후속한 공정에서 보이드(20)에 금속 물질을 채워 금속 배선을 형성함으로써, 금속 배선 간 브릿지(bridge) 발생을 개선할 수 있다.
도 1f를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 보이드(20)에 대응되는 영역의 제2 절연막(18)을 식각한다. 이때, 식각 공정은 이방성 식각(anisotropic etching) 방식을 이용하여 실시할 수 있다. 이로써, 보이드(20)를 노출시키는 홀(22)이 형성된다.
도 1g를 참조하면, 홀(22)을 통해 보이드(20), 즉 제2 절연막(18) 상부의 제2 절연막(18) 사이가 채워지도록 제2 절연막(18) 상에 금속 물질을 증착하여 금속층(미도시)을 형성한 후 제1 절연막(16) 표면이 노출될때까지 식각 공정을 실시한다. 금속층은 매립 특성이 우수한 물질로 형성하며, 바람직하게 텅스텐(W)막으로 형성할 수 있다.
여기서, 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 보이드(20) 내부에만 금속층이 잔류되어 금속 배선(24)이 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 제1 절연막(16) 사이의 제2 절연막(18) 내부에 인위적으로 보이드(20)를 발생시킨 후 홀(22)을 통해 보이드(20) 내부에 금속 배선(24)을 형성함으로써 인접한 금속 배선(24) 간 브릿지를 개선하여 반도체 소자의 동작 신뢰성 및 수율을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 디램(DRAM), 에스램(SRAM), 플래시(Flash) 소자 뿐만 아니라 미세 전도체 회로선을 구현하는 여타 소자 제조 기술에 다양하게 적용할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 절연막 패턴의 측벽에 스페이서를 형성한 후 스페이서 사이의 반도체 기판을 제1 절연막으로 채운 다음 선택적으로 절연막 패턴 및 스페이서를 제거하여 하부 폭에 비해 상부 폭이 큰 형상을 갖는 제1 절연막을 잔류시키고, 이후 스텝 커버리지 특성이 좋지 않은 물질을 적층하여 제1 절연막 사이에 보이드를 갖는 제2 절연막을 형성함으로써, 후속한 공정에서 보이드를 노출시킨 후 보이드에 금속 물질을 채워 금속 배선을 형성하여 금속 배선 간 브릿지(bridge)를 개선할 수 있다.
또한, 본 발명은 금속 배선 간 브릿지를 개선하여 반도체 소자의 동작 신뢰성 및 수율을 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 일정 간격 이격된 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이를 채우는 제1 절연막을 상기 반도체 기판 상에 형성하는 단계;
    상기 절연막 패턴 및 상기 스페이서를 제거하는 단계;
    잔류된 상기 제1 절연막의 표면을 따라 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상부의 상기 제2 절연막 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막 패턴은 산화막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 스페이서는 에싱(ashing) 공정으로 제거가 가능한 물질로 형성되는 반도체 소자의 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 스페이서는 아모퍼스 카본(amorphous carbon)막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 절연막은 상기 절연막 패턴 및 상기 스페이서와 서로 다른 식각 선택비를 갖는 물질로 형성되는 반도체 소자의 금속 배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 절연막은 질화막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 절연막 패턴은 HF와 H20의 혼합액을 이용한 딥-아웃(dip-out) 공정으로 제거되는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 스페이서는 에싱 공정으로 제거되는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 제2 절연막 형성 단계는,
    잔류된 상기 제1 절연막을 포함한 상기 반도체 기판 상에 형성되며 상기 제1 절연막 사이에 보이드를 갖는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 식각하여 상기 보이드를 노출시키는 홀을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 절연막 패턴 및 스페이서 제거 후, 상기 제1 절연막은 하부 폭에 비해 상부 폭이 큰 형상으로 잔류되는 반도체 소자의 금속 배선 형성 방법..
  11. 제 1 항에 있어서,
    상기 제2 절연막은 스텝 커버리지 특성이 좋지 않은 산화물 계열의 물질로 형성되는 반도체 소자의 금속 배선 형성 방법.
  12. 제 11 항에 있어서,
    상기 제2 절연막은 USG(Undoped Silicate Glass)막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  13. 제 1 항에 있어서, 상기 금속 배선을 형성하는 단계는,
    상기 제2 절연막 상에 금속층을 형성하는 단계; 및
    상기 제1 절연막이 노출될때까지 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  14. 제 13 항에 있어서,
    상기 식각 공정은 화학적 기계적 연마 공정으로 실시되는 반도체 소자의 금속 배선 형성 방법.
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