KR20060125063A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의하면, 하부 금속층 상부에 콘택홀 정지 도전층이 형성됨으로써, IMD 산화막에 하부 금속층과 상부 금속층간의 콘택 플러그용 콘택홀 형성시 하부 금속층의 식각을 방지하여, 상부 금속층과 하부 금속층간의 접촉 저항 값의 변화가 최소화될 수 있고, 반도체 소자의 양산시 양품률 특성이 향상될 수 있다.
콘택 플러그, 하부 금속층, 콘택홀 정지 도전층, 상부 금속층

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래의 반도체 소자의 제조 방법을 설명하기 위한 반도체 기판 일부의 단면도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 기판 일부의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 32 : 층간 절연막
33a, 46' : 콘택 플러그 33b : 배선 패턴
34 : ILD 산화막 35, 45 : 콘택홀
36 : 제1 내부 금속층 37 : 제1 금속층
38 : 제2 내부 금속층 39 : 하부 금속층
40 : 콘택홀 정지 도전층 41, 44 : 포토 레지스트 패턴
42 : 하부 금속층 패턴 43 : IMD 산화막
46 : 콘택 플러그 금속층 47 : 제3 내부 금속층
48 : 제2 금속층 49 : 제4 내부 금속층
50 : 상부 금속층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 다층 금속 배선 패턴을 포함하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 도 1에 도시된 것과 같이, 반도체 기판(11) 상부에 복수의 단위 소자 패턴들(미도시)을 포함하는 소자 패턴층(12)이 형성되고, 상기 소자 패턴층(12) 상부에 ILD(Inter Layer Dielectric) 산화막(13)이 증착된다. 또, 상기 ILD 산화막(13) 상부에 하부 금속층들(14, 15, 16)이 순차적으로 형성되고, 상기 하부 금속층들(14, 15, 16)이 패터닝된다. 이후, 전체 구조 상부에 IMD(Inter Metal Dielectric) 산화막(17)이 증착되고, 상기 IMD 산화막(17)내에 콘택 플러그(18)를 형성하기 위한 콘택홀(미도시)이 형성된다. 그 후, 상기 콘택홀내에 도전성 물질이 매립되어, 상기 콘택 플러그(18)가 형성되고, 전체 구조 상부에 상부 금속층들(19, 20)이 순차적으로 형성된다. 그러나 상술한 종래의 반도체 소자의 제조 과정에서는, 상기 IMD 산화막(17) 내에 상기 콘택홀이 형성될 때, 바람직하게는 상기 IMD 산화막(17)만이 식각되어야 하지만, 도 1에 도시된 것과 같이, 상기 하부 금속층(16)과 상기 하부 금속층(15)의 일부도 식각되는 현상(즉, 펀치(punch) 현상)이 발생되는 문제점이 있다. 이렇게, 상기 하부 금속층(16)이 식각될 경우, 상기 하부 금속층들(14, 15, 16)과 상기 상부 금속층들(19, 20)간의 접촉 저항 값이 변경되고, 결국, 반도체 소자의 양산시 양품률(yield) 특성이 저하되는 문제점이 있다. 이를 방지하기 위해, 상기 하부 금속층(16)의 두께를 증가시킴으로 써, 펀치 마진(punch margin)이 확보될 수도 있지만, 고집적 반도체 소자의 경우 상기 하부 금속층(16)의 두께를 증가시키는 데는 한계가 있다. 또한, 상기 하부 금속층(16)의 두께가 증가될 경우, 상기 하부 금속층들(14, 15, 16)이 패터닝될 때, 식각되어야할 금속층의 두께가 증가된다. 또, 후속되는 상기 IMD 산화막(17)의 증착 공정에서, 상기 IMD 산화막(17)이 상기 하부 금속층들(14, 15, 16)의 식각된 부분을 완전히 매립하지 못하게 되어, 보이드(void)가 발생하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부 금속층 상부에 콘택홀 정지 도전층을 형성함으로써, IMD 산화막에 하부 금속층과 상부 금속층간의 콘택 플러그용 콘택홀 형성시 하부 금속층의 식각을 방지하여, 상부 금속층과 하부 금속층간의 접촉 저항 값의 변화를 최소화하고, 반도체 소자의 양산시 양품률 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 복수의 단위 소자들과 배선 패턴이 순차적으로 형성된 반도체 기판을 제공하는 단계; 전체 구조 상부에 ILD 산화막을 증착한 후, ILD 산화막에 포토 및 식각 공정을 실시하여, 제1 콘택홀을 형성하는 단계; ILD 산화막 상부 전체에 제1 내부 금속층, 제1 금속층, 및 제2 내부 금속층을 순차적으로 증착하여, 제1 콘택홀을 매립하고, 제1 내부 금속층, 제1 금속층, 및 제2 내부 금속층을 포함하는 하부 금속층을 형성하는 단계; 하부 금속층 상부에 콘택홀 정지 도전층을 형성하는 단계; 콘 택홀 정지 도전층 상부에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 식각 마스크로 사용하여, 콘택홀 정지 도전층과 하부 금속층을 식각하여, 패터닝하는 단계; 포토 레지스트 패턴을 제거하고, 전체 구조 상부에 IMD 산화막을 증착한 후, IMD 산화막에 포토 및 식각 공정을 실시하여, 제2 콘택홀을 형성하는 단계; 제2 콘택홀내에 콘택 플러그를 형성하는 단계; 및 콘택 플러그가 형성된 IMD 산화막 상부 전체에 제3 내부 금속층, 제2 금속층, 및 제4 내부 금속층을 순차적으로 증착하여, 제3 내부 금속층, 제2 금속층, 및 제4 내부 금속층을 포함하는 상부 금속층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2g에서는 일례로서 플래시 메모리 소자의 제조 공정이 도시되어 있다. 도 2a 내지 도 2g에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 2a를 참고하면, 복수의 단위 소자들(D1, D2, D3)이 형성된 반도체 기판(31)이 제공된다. 이후, 전체 구조 상부에 층간 절연막(32)이 형성되고, 상기 층간 절연막(32)에 포토 및 식각 공정이 실시되어, 콘택홀(미도시)이 형성된다. 여기에 서, D1은 소스 선택 트랜지스터를 나타내고, D2는 메모리 셀 트랜지스터를 나타내고, D3은 드레인 선택 트랜지스터를 나타낸다.
상기 층간 절연막(32) 상부 전체에 제1 도전층(미도시)이 증착되어, 상기 콘택홀이 상기 제1 도전층으로 매립된다. 그 후, 상기 층간 절연막(32)을 정지층으로 사용하는 평탄화 공정이 실행됨에 따라, 상기 콘택홀내에 상기 제1 도전층으로 이루어지는 콘택 플러그(33a)가 형성된다. 또, 상기 콘택 플러그(33a)가 형성된 상기 층간 절연막(32) 상부에 제2 도전층이 증착된다. 이후, 상기 제2 도전층이 포토 및 식각 공정에 의해 패터닝되어, 배선 패턴(33b)( 예를 들어, 비트 라인 패턴)이 형성된다. 이후, 상기 배선 패턴(33b) 상부에 ILD 산화막(34)이 증착된다.
도 2b를 참고하면, 상기 ILD 산화막(34)에 포토 및 식각 공정이 실시되어, 상기 ILD 산화막(34)내에 콘택홀(35)이 형성된다.
도 2c를 참고하면, 상기 ILD 산화막(34) 상부 전체에 제1 내부 금속층(36), 제1 금속층(37), 및 제2 내부 금속층(38)이 순차적으로 증착됨으로써, 상기 제1 내부 금속층(36), 상기 제1 금속층(37), 및 상기 제2 내부 금속층(38)을 포함하는 하부 금속층(39)이 형성된다. 그 결과, 상기 콘택홀(35)이 상기 제1 내부 금속층(36)과 상기 제1 금속층(37)에 의해 매립된다. 바람직하게, 상기 제1 및 제2 내부 금속층들(36, 38)로서 Ti 또는 TiN이 사용될 수 있고, 상기 제1 금속층(37)으로서 Al이 사용될 수 있다. 여기에서, 상기 제1 내부 금속층(37)은 상기 ILD 산화막(34)과 상기 제1 금속층(37)의 접착력을 강화시키고, 상기 제1 금속층(37)이 상기 ILD 산화막(34)으로 확산되는 것을 방지하는 역할을 한다.
이후, 상기 하부 금속층(39) 상부에 콘택홀 정지 도전층(40)이 형성된다. 바람직하게, 상기 콘택홀 정지 도전층(40)으로서 W이 사용될 수 있고, 상기 콘택홀 정지 도전층(40)은 10Å 내지 3000Å의 두께로 형성되는 것이 바람직하다.
상기 콘택홀 정지 도전층 상부(39)에 포토 레지스트(미도시)가 도포되고, 노광 및 현상 공정에 의해 포토 레지스트 패턴(41)이 형성된다.
도 2d를 참고하면, 상기 포토 레지스트 패턴(41)을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 콘택홀 정지 도전층(40)과 상기 하부 금속층(39)이 식각된다. 그 결과, 상기 콘택홀 정지 도전층(40)과 상기 하부 금속층(39)의 패턴(42)이 형성된다. 택일적으로, 상기 콘택홀 정지 도전층(40)이 상기 하부 금속층(39)의 식각 마스크로 사용될 수도 있다. 이를 좀 더 상세히 설명하면, 상기 포토 레지스트 패턴(41)을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 콘택홀 정지 도전층(40)만이 식각된다. 상기 포토 레지스트 패턴(41)이 제거된 후, 상기 콘택홀 정지 도전층(40)을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 하부 금속층(39)이 식각된다.
도 2e를 참고하면, 상기 포토 레지스트 패턴(41)이 제거되고, 전체 구조 상부에, 즉, 상기 콘택홀 정지 도전층(40) 상부에, IMD 산화막(43)이 증착된다. 상기 IMD 산화막(43) 상부에 포토 레지스트(미도시)가 도포되고, 노광 및 현상 공정에 의해 포토 레지스트 패턴(44)이 형성된다. 이후, 상기 포토 레지스트 패턴(44)을 식각 마스크로 사용하는 식각 공정이 실시되어, 상기 IMD 산화막(43)이 식각된다. 그 결과, 상기 IMD 산화막(43)내에 제2 콘택홀(45)이 형성된다. 여기에서, 상기 IMD 산화막(43)의 식각은, CxHyFz 가스를 이용한 플라즈마 식각 공정에 의해 실행될 수 있다. 한편, 상기 IMD 산화막(43)의 식각 공정에서, 상기 IMD 산화막(43)의 식각 비율(etch rate)이 상기 콘택홀 정지 도전층(40)의 식각 비율보다 더 크다. 따라서, 상기 IMD 산화막(43)이 식각되는 속도가 상기 콘택홀 정지 도전층(40)이 식각되는 속도보다 더 빠르므로, 상기 제2 콘택홀(45) 저면의 상기 콘택홀 정지 도전층(40)의 일부만이 식각된다.
도 2f를 참고하면, 상기 포토 레지스트 패턴(44)이 제거된 후, RF(radio frequency) 스퍼터링(sputtering) 공정이 실시되어, 상기 제2 콘택홀(45) 저면에 잔류하는 상기 콘택홀 정지 도전층(40)이 완전히 제거된다. 이 후, 상기 IMD 산화막(43) 상부 전체에 콘택 플러그 금속층(46)이 증착되어, 상기 제2 콘택홀(45)이 매립된다. 바람직하게, 상기 스퍼터링 공정과 상기 콘택 플러그 금속층(46)의 증착 공정은 인-시튜(in-situ)로 이루어진다. 여기에서, 상기 콘택홀 정지 도전층(40)의 형성 두께는 상기 제2 콘택홀(45)이 형성된 후, 상기 제2 콘택홀(45) 저면에 잔류하는 상기 콘택홀 정지 도전층(40)의 두께와, 상기 스퍼터링 공정에 의해 식각되는 상기 콘택홀 정지 도전층(40)의 두께에 의해 결정될 수 있다.
도 2g를 참고하면, 상기 콘택 플러그 금속층(46)에 상기 IMD 산화막(43)을 정지층으로 사용하는 평탄화 공정이 실시됨으로써, 상기 제2 콘택홀(45)내에 콘택 플러그(46')가 형성된다. 상기 콘택 플러그 금속층(46)의 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정 또는 플라즈마를 이용한 평탄화 공정에 의해 실행될 수 있다.
이후, 상기 콘택 플러그(46')가 형성된 상기 IMD 산화막(43) 상부 전체에 제3 내부 금속층(47), 제2 금속층(48), 및 제4 내부 금속층(49)이 순차적으로 증착됨으로써, 상기 제3 내부 금속층(47), 상기 제2 금속층(48), 및 상기 제4 내부 금속층(49)을 포함하는 상부 금속층(50)이 형성된다. 바람직하게, 상기 제3 내부 금속층(47)과 상기 제4 내부 금속층(49)으로서 Ti 또는 TiN이 사용될 수 있고, 상기 제2 금속층(48)으로서 Al이 사용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부 금속층 상부에 콘택홀 정지 도전층이 형성됨으로써, IMD 산화막에 하부 금속층과 상부 금속층간의 콘택 플러그용 콘택홀 형성시 하부 금속층의 식각을 방지하여, 상부 금속층과 하부 금속층간의 접촉 저항 값의 변화가 최소화될 수 있고, 반도체 소자의 양산시 양품률 특성이 향상될 수 있다.
또한, 본 발명에 의하면, 하부 금속층 상부에 형성된 콘택홀 정지 도전층이 하부 금속층의 식각 마스크로 사용될 수 있으므로, 하부 금속층의 식각 패터닝 마 진(etch patterning margin)이 개선될 수 있다.
또, 본 발명에 의하면, 하부 금속층 상부에 콘택홀 정지 도전층이 형성되므로, 하부 금속층의 두께가 감소될 수 있고, 패터닝된 하부 금속층에 IMD 산화막이 증착될 때, IMD 산화막의 갭-필 마진(gap-fill margin)이 개선될 수 있다.

Claims (12)

  1. 복수의 단위 소자들과 배선 패턴이 순차적으로 형성된 반도체 기판을 제공하는 단계;
    전체 구조 상부에 ILD 산화막을 증착한 후, 상기 ILD 산화막에 포토 및 식각 공정을 실시하여, 제1 콘택홀을 형성하는 단계;
    상기 ILD 산화막 상부 전체에 제1 내부 금속층, 제1 금속층, 및 제2 내부 금속층을 순차적으로 증착하여, 상기 제1 콘택홀을 상기 제1 내부 금속층과 상기 제1 금속층으로 매립하고, 상기 제1 내부 금속층, 상기 제1 금속층, 및 상기 제2 내부 금속층을 포함하는 하부 금속층을 형성하는 단계;
    상기 하부 금속층 상부에 콘택홀 정지 도전층을 형성하는 단계;
    상기 콘택홀 정지 도전층 상부에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 콘택홀 정지 도전층과 상기 하부 금속층을 식각하여, 패터닝하는 단계;
    상기 포토 레지스트 패턴을 제거하고, 전체 구조 상부에 IMD 산화막을 증착한 후, 상기 IMD 산화막에 포토 및 식각 공정을 실시하여, 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그가 형성된 상기 IMD 산화막 상부 전체에 제3 내부 금속층, 제2 금속층, 및 제4 내부 금속층을 순차적으로 증착하여, 상기 제3 내부 금속층, 상기 제2 금속층, 및 상기 제4 내부 금속층을 포함하는 상부 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 콘택홀 정지 도전층은 W인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 콘택홀 정지 도전층을 형성하는 단계에서, 상기 하부 금속층 상부에 형성되는 상기 콘택홀 정지 도전층의 두께는 10Å 내지 3000Å인 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 콘택 플러그를 형성하는 단계는,
    RF(radio frequency) 스퍼터링(sputtering) 공정을 실시하여, 상기 제2 콘택홀 저면에 잔류하는 상기 콘택홀 정지 도전층을 제거하는 단계;
    상기 콘택홀 정지 도전층을 제거하는 단계 이 후, 인-시튜(in-situ)로 상기 IMD 산화막 상부 전체에 콘택 플러그 금속층을 증착하여, 상기 제2 콘택홀을 매립하는 단계; 및
    상기 IMD 산화막을 정지층으로 사용하는 평탄화 공정을 실시하여, 상기 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 콘택홀 정지 도전층을 형성하는 단계에서, 상기 하부 금속층 상부에 형성되는 상기 콘택홀 정지 도전층의 두께는, 상기 제2 콘택홀을 형성하는 단계이 후, 상기 제2 콘택홀 저면에 잔류하는 상기 콘택홀 정지 도전층의 두께와, 상기 스퍼터링 공정에 의해 식각되는 상기 콘택홀 정지 도전층의 두께에 의해 결정되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 콘택홀을 형성하는 단계에서, 상기 IMD 산화막의 식각 공정은, CxHyFz 가스를 이용한 플라즈마 식각 공정인 반도체 소자의 제조 방법.
  7. 복수의 단위 소자들과 배선 패턴이 순차적으로 형성된 반도체 기판을 제공하는 단계;
    전체 구조 상부에 ILD 산화막을 증착한 후, 상기 ILD 산화막에 포토 및 식각 공정을 실시하여, 제1 콘택홀을 형성하는 단계;
    상기 ILD 산화막 상부 전체에 제1 내부 금속층, 제1 금속층, 및 제2 내부 금속층을 순차적으로 증착하여, 상기 제1 콘택홀을 상기 제1 내부 금속층으로 매립하고, 상기 제1 내부 금속층, 상기 제1 금속층, 및 상기 제2 내부 금속층을 포함하는 하부 금속층을 형성하는 단계;
    상기 하부 금속층 상부에 콘택홀 정지 도전층을 형성하는 단계;
    상기 콘택홀 정지 도전층 상부에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 콘택홀 정지 도전층을 식각하는 단계;
    상기 포토 레지스트 패턴을 제거한 후, 상기 콘택홀 정지 도전층을 식각 마스크로 사용하여, 상기 하부 금속층을 식각하여, 패터닝하는 단계;
    상기 포토 레지스트 패턴을 제거하고, 전체 구조 상부에 IMD 산화막을 증착한 후, 상기 IMD 산화막에 포토 및 식각 공정을 실시하여, 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그가 형성된 상기 IMD 산화막 상부 전체에 제3 내부 금속층 및 제2 금속층을 순차적으로 증착하여, 상기 제3 내부 금속층과 상기 제2 금속층을 포함하는 상부 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 콘택홀 정지 도전층은 W인 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 콘택홀 정지 도전층을 형성하는 단계에서, 상기 하부 금속층 상부에 형성되는 상기 콘택홀 정지 도전층의 두께는 10Å 내지 3000Å인 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 콘택 플러그를 형성하는 단계는,
    RF(radio frequency) 스퍼터링(sputtering) 공정을 실시하여, 상기 제2 콘택홀 저면에 잔류하는 상기 콘택홀 정지 도전층을 제거하는 단계;
    상기 콘택홀 정지 도전층을 제거하는 단계 이 후, 인-시튜(in-situ)로 상기 IMD 산화막 상부 전체에 콘택 플러그 금속층을 증착하여, 상기 제2 콘택홀을 매립하는 단계; 및
    상기 IMD 산화막을 정지층으로 사용하는 평탄화 공정을 실시하여, 상기 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 콘택홀 정지 도전층을 형성하는 단계에서, 상기 하부 금속층 상부에 형성되는 상기 콘택홀 정지 도전층의 두께는, 상기 제2 콘택홀을 형성하는 단계이 후, 상기 제2 콘택홀 저면에 잔류하는 상기 콘택홀 정지 도전층의 두께와, 상기 스퍼터링 공정에 의해 식각되는 상기 콘택홀 정지 도전층의 두께에 의해 결정되는 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 제2 콘택홀을 형성하는 단계에서, 상기 IMD 산화막의 식각 공정은, CxHyFz 가스를 이용한 플라즈마 식각 공정인 반도체 소자의 제조 방법.
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