CN103456681B - 用于后段半导体器件加工的方法和装置 - Google Patents
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Abstract
公开了用于制造集成电路(IC)的后段工艺的方法和装置。两层金属层之间的金属间介电(IMD)层可以包括金属层上方的蚀刻终止层、蚀刻终止层上方的低k介电层、低k介电层上方的介电硬掩模层、介电硬掩模层上方的无氮抗反射层(NFARL)以及NFARL上方的厚度介于约180埃至约360埃范围内的金属硬掩模(MHM)层。在约180埃至约360埃的范围优化MHM层的厚度从而在减小Cu凹陷的同时避免了图片叠加移动问题。
Description
技术领域
本发明涉及用于制造集成电路(IC)的后段工艺的方法和装置。
背景技术
通常，集成电路(IC)包括单独的器件，诸如在衬底上形成的晶体管、电容器等。然后在单独的器件上方形成一层或多层金属层以在单独的器件之间提供连接以及提供与外部设备的连接。前段(FEOL)是IC制造的第一部分，其中在晶圆中图案化单独的器件(晶体管、电容器、电阻器等)。FEOT通常包括直到金属层沉积的所有工艺，但不包括金属层沉积。后段(BEOL)是IC制造的第二部分，其中通过引线或晶圆上的金属层将单独的器件互连。通常当第一金属层沉积在晶圆上时BEOL开始。BEOL包括接触件、绝缘层、金属层以及用于芯片到封装件连接的接合点。
互连单独器件的金属层通常包括金属间介电(IMD)层，其中通过在硅晶圆表面上多次和重复地进行薄膜的沉积、图案化以及蚀刻步骤形成诸如通孔和导线的互连结构。在过去铝和铝合金最常用于金属层，但是现在的趋势是铜(Cu)用于金属层，因为铜比铝具有更好的电性能诸如减小的电阻、较高的导电性以及较高的熔点。
当用铜作为材料形成金属层时，随着最小部件尺寸的持续减小，铜凹陷缺陷增加，这导致更多产量损失。因此对于将Cu用作金属层的BEOL，需要改进的方法和装置。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造集成电路(IC)的方法，包括：在金属层上方形成蚀刻终止层；在所述蚀刻终止层上方形成低k介电层；在所述低k介电层上方形成介电硬掩模层；在所述介电硬掩模层上方形成无氮抗反射层(NFARL)；以及在所述NFARL上方形成厚度介于约180埃至约360埃范围内的金属硬掩模(MHM)层。
在上述方法中，其中，所述MHM层包括TiN材料。
在上述方法中，其中，所述蚀刻终止层包括从基本上由SiC、SiN、四乙基原硅酸盐(TEOS)或硬黑金刚石(HBD)组成的组选择的材料。
在上述方法中，其中，所述低k介电层包括从基本上由氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、或等离子体增强TEOS(PETEOS)组成的组选择的材料。
在上述方法中，其中，所述介电硬掩模层包括氮化硅。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽，其中，所述通孔开口和所述沟槽通过双镶嵌工艺一起形成。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽，其中，所述通孔开口和所述沟槽通过双镶嵌工艺一起形成，其中，所述双镶嵌工艺是先通孔后沟槽(VFTL)或先沟槽后通孔(TFVL)方法。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽，还包括：沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；在所述阻挡层上方沉积晶种层；以及在所述通孔开口和所述沟槽内形成通孔和接触件。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽，还包括：沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；在所述阻挡层上方沉积晶种层；以及在所述通孔开口和所述沟槽内形成通孔和接触件，其中，所述阻挡层包括从基本上由氮化钽、钽、钛以及氮化钛组成的组选择的材料。
在上述方法中，还包括：形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及形成与所述通孔开口连接的沟槽，还包括：沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；在所述阻挡层上方沉积晶种层；以及在所述通孔开口和所述沟槽内形成通孔和接触件，其中，所述晶种层包括铜(Cu)。
根据本发明的另一方面，还提供了一种器件，包括：位于金属层上方的蚀刻终止层；位于所述蚀刻终止层上方的低k介电层；位于所述低k介电层上方的介电硬掩模层；位于所述介电硬掩模层上方的无氮抗反射层(NFARL)，以及位于所述NFARL上方的厚度介于约180埃至约360埃范围内的金属硬掩模(MHM)层。
在上述器件中，其中，所述MHM层包括TiN材料。
在上述器件中，其中，所述蚀刻终止层包括从基本上由SiC、SiN、四乙基原硅酸盐(TEOS)或硬黑金刚石(HBD)组成的组选择的材料。
在上述器件中，其中，所述低k介电层包括从基本上由氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、或等离子体增强TEOS(PETEOS)组成的组选择的材料。
在上述器件中，其中，所述介电硬掩模层包括氮化硅。
在上述器件中，还包括：穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及与所述通孔开口连接的沟槽；覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁的阻挡层；位于所述阻挡层上方的晶种层；以及位于所述通孔开口和所述沟槽内的通孔和接触件。
在上述器件中，还包括：穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及与所述通孔开口连接的沟槽；覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁的阻挡层；位于所述阻挡层上方的晶种层；以及位于所述通孔开口和所述沟槽内的通孔和接触件，其中，所述阻挡层包括从基本上由氮化钽、钽、钛以及氮化钛组成的组选择的材料。
根据本发明的又一方面，还提供了一种制造集成电路(IC)的方法，包括：在金属层上方形成蚀刻终止层；在所述蚀刻终止层上方形成低k介电层；在所述低k介电层上方形成介电硬掩模层；在所述介电硬掩模层上方形成无氮抗反射层(NFARL)；在所述NFARL上方形成厚度介于约180埃至约360埃范围内的金属硬掩模(MHM)层；形成穿过所述MHM层、所述NFARL、所述介电硬掩模层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；形成与所述通孔开口连接的沟槽；沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；在所述阻挡层上方沉积晶种层；以及在所述通孔开口和所述沟槽内形成通孔和接触件。
在上述器件中，其中所述MHM层包括TiN材料。
附图说明
为了更充分地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1示出在集成电路(IC)的单独器件上形成各种金属层的实施例；以及
图2(a)至图2(c)示出其中制造多层金属层的后段(BEOL)半导体器件加工的实施例方法。
除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必成比例绘制。
具体实施方式
在下面详细讨论实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅仅是制造和使用实施例的示例性具体方式，而不用于限制实施例的范围。
公开了用于集成电路(IC)制造的后段工艺的方法和装置。两层金属层之间的金属间介电(IMD)层可以包括金属层上的蚀刻终止层，蚀刻终止层上的低k介电层，低k介电层上的介电硬掩模层，介电硬掩模层上的无氮抗反射层(NFARL)，以及NFARL上的厚度为约180埃至约360埃范围的金属硬掩模(MHM)层。在约180埃至约360埃的范围优化MHM层的厚度以减少铜凹陷从而避免图片叠加移动问题。
图1是示例性的集成电路(IC)，包括在衬底000上形成的诸如晶体管、电容器等单独器件。然后在单独器件上方形成一层或多层金属层100、200、300、400和500以在单独的器件之间提供连接并且提供与外部设备的连接。在衬底层000上方是层001，其是位于第一金属层和衬底层000之间的第一层间电介质(ILD)。在ILD层001上方是第一金属层100，其中设置多个金属接触件，并且该多个金属接触件通过穿过ILD层001的通孔连接到衬底层内的器件。第一金属层100可以被称为金属层M1。第二金属层200，可以被称为金属层M2，设置在通过金属间介电(IMD)层002隔开的第一金属层100上方。同样地，其他金属层300、400和500形成在彼此上方并且分别通过IMD层002、003、004和005隔开。不同金属层之间的金属接触件通过诸如通孔120、220、320和420的通孔连接。金属层100至500的数目和连接金属层的通孔的数目仅用于说明的目的而不用于限制。可以有大于或小于图1中示出的5层金属层的其他层数。
底层000是衬底层000，其中可以形成晶体管的多个源极/漏极区。衬底层000可以包括，例如，体硅(掺杂或未掺杂的)，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括在绝缘体层上形成的半导体材料层(诸如硅)。绝缘体层可以是，例如，埋氧(BOX)层或氧化硅层。在衬底(通常是硅或玻璃衬底)上提供绝缘层。还可以使用诸如多层或梯度衬底的其他衬底。
衬底000可以包括互连以执行一个或多个功能的电子器件诸如各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。这些功能可以包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。
可以在衬底000中形成浅沟槽隔离(STI)或其他隔离结构以隔离器件区。可以通过利用光刻技术蚀刻衬底000形成凹槽以形成STI。通常，光刻包括沉积光刻胶材料，然后掩盖、曝光以及显影光刻胶材料。在图案化光刻胶掩模后，可以实施蚀刻工艺以去除衬底000的不想要的部分。在衬底包括体硅的实施例中，蚀刻工艺可以是湿法或干法、各向异性或各向同性的蚀刻工艺。然后用诸如氧化层的介电材料填充凹槽，诸如氧化层的介电材料是通过任何氧化工艺(诸如在包括氧化物、H2O、NO或它们的组合的环境中的湿法或干法热氧化)或者通过使用四乙基原硅酸盐(TEOS)和氧气作为前体的化学汽相沉积(CVD)法形成。可以实施平坦化步骤以使隔离材料的表面与衬底000的顶面齐平。例如可以使用本领域中已知和使用的化学机械抛光(CMP)工艺完成平坦化步骤。
在衬底000上方形成第一绝缘层001，例如层间介电(ILD)层。ILD层001可以包括低介电常数(k值小于约3.0)或极低介电常数(k值小于约2.5)材料。例如，ILD层001可以包括氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。可以实施诸如CMP工艺的平坦化工艺以将ILD层001平坦化。
在衬底000和ILD层001内形成诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝、STI等单独器件的工艺可以被统称为前段(FEOL)工艺，其是IC制造的第一部分，其中在晶圆中图案化单独的器件(晶体管、电容器、电阻器等)。FEOL通常包括直到金属层沉积的所有工艺，但不包括金属层沉积。
FEOL工艺之后是后段(BEOL)工艺，其是IC制造的第二部分，其中用引线或如图1中示出的IC上的金属层100至500将单独的器件互连。通常当第一金属层100或M1沉积在晶圆上时开始BEOL工艺。BEOL工艺包括接触件、绝缘层、金属层以及用于芯片到封装件连接的接合点。因此，图1中示出的金属层100至500或者一般而言的一层或多层金属层M1-Mn可以形成在ILD层001上方。示例性的IC可以包括三层或多层金属层，之后是最后的钝化层(图1中未示出)。最后的钝化层可以用于在探测和封装期间保护IC免于机械磨损并且提供针对污染物的阻挡。在最后的钝化层之后，打开用于输入/输出的接合焊盘，之后是常规的后制造工艺诸如晶圆探测、管芯分离以及封装。
更详细地，BEOL工艺可以包括一系列步骤：增加金属层Mi，增加内金属介电(IMD)层，制造穿过IMD层以与下部金属层接触件连接的通孔，并且形成与通孔连接的上部金属层接触件，或者通过同时蚀刻通孔和用于导线的沟槽制造上部金属层的通孔和导线。
如图1示出的金属层100-500，或者通常所述的一层或多层金属层M1-Mn可以由任何合适的导电材料形成，诸如高导电金属、低电阻金属、元素金属、过渡金属等。在实施例中，金属层M1-Mn可以由铜形成，但是可以可选地利用诸如钨、铝、金等其他材料形成。铜具有更让人满意的热导率，并且可提供高纯度状态的铜。在金属层M1-Mn由铜形成的实施例中，可以通过电镀技术沉积金属层M1-Mn，但可以可选地使用其他的形成方法。
铜难以蚀刻和达到精确的图案。当金属材料是铜时，可以通过镶嵌或双镶嵌工艺使用电镀和蚀刻工艺形成如图1示出的金属层100-500，或者通常所述的一层或多层金属层M1-Mn，其中蚀刻开口至相应的介电层中并且用诸如铜的导电材料填充开口。镶嵌工艺指形成嵌入到另一层上和中的图案化层，从而使得该两层的顶面共平面。IMD直接沉积在衬底上或者另一存在的金属层上方。一旦IMD沉积，即可以蚀刻去除IMD的部分以形成诸如沟槽和通孔的凹槽部件，这可以连接IC的不同区域并且可容纳导线。仅形成通孔或者沟槽的任何一种的镶嵌工艺被称为单镶嵌工艺。同时形成沟槽和通孔两者的镶嵌工艺被称为双镶嵌工艺。镶嵌和双镶嵌工艺使用诸如铜的低电阻金属代替传统使用的铝，以形成许多金属元件(例如，线、互连件等)。
通过通孔(诸如图1所示的通孔120、220、320和420)形成不同金属层之间的互连。通孔穿过隔开多层金属层的绝缘IMD层，并且允许其他金属层的互连件之间的通信，或者直接与衬底中的半导体器件通信。
图1所示的金属层100-500被IMD层002-005隔开。IMD层002-005可以包括多个子层。IMD层002-005可以包括低介电常数或极低介电常数(ELK)材料，诸如氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。可以实施诸如化学机械抛光(CMP)工艺的平坦化工艺以将各层IMD层平坦化。图2(a)-图2(c)将示出隔开下部金属层和上部金属层的示例性IMD层。
如图2(a)所示，下部金属层100被示为底层。下部金属层100可以是图1中所示的金属层100-500中的任何一层，其可以是或者可以不是位于ILD层001之上的第一金属层。在形成下一金属层之前，可以在下部金属层100上形成多个不同材料的层，诸如101、103、105、107和109。这些层101、103、105、107和109可以是两层金属层之间的IMD层的一部分，并且它们可以通过包括化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、高密度等离子体化学汽相沉积(HDP-CVD)以及大气压化学汽相沉积(APCVD)的方法来沉积。
如图2(a)所示，蚀刻终止层101可以形成在第一金属层100上。除了标志蚀刻工艺的终点之外，蚀刻终止层101还在蚀刻工艺期间保护下面的任何一层或多层。蚀刻终止层101可以包括多层。用于蚀刻终止层101的材料可以包括SiC、SIN、TEOS、黑金刚石(HBD)等。可选地，可以通过沉积和退火处理金属氧化物材料形成蚀刻终止层101，其可以包括铪、氧化铪(HfO2)或铝。
低k介电层103可以形成在蚀刻终止层101上。低k介电层103可以包括诸如氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)的材料。低k介电材料可以包括基于SiOC的旋涂材料，该旋涂材料可通过诸如旋转涂布的旋涂方法实施或沉积。可选地，可以通过化学汽相沉积(CVD)沉积低k介电材料。低k介电层103可以形成约300埃至约1200埃的厚度。
介电硬掩模(ESLK)层105可以形成在低k介电层103上，以避免扭结缺陷。所使用的蚀刻方法通常是有破坏性的，需要在低k介电层上方形成的非反应性介电硬掩模作为蚀刻掩模层。通常这些介电硬掩模层是通过使用诸如等离子体增强化学汽相沉积(PECVD)、高密度等离子体化学汽相沉积(HDP-CVD)以及大气压化学汽相沉积(APCVD)的方法由含硅的介电材料(诸如氮化硅)来形成。
无氮抗反射层(NFARL)107，可以被称为抗反射涂层(ARC)，可以形成在介电硬掩模层105上。需要使用光刻工艺形成镶嵌结构。许多下面的材料层可能包括能量敏感光阻材料，该种材料反射光刻工艺中使用的紫外线。这些反射可使能量敏感材料中形成的部件(诸如线和通孔)的尺寸变形。抗反射涂层(ARC)或抗反射层(ARL)可以用于减小来自下面材料层的反射。ARC在光阻成像期间抑制下面的材料层的反射，从而在能量敏感光阻层中提供精确的图案复制。传统的ARC材料可以包含氮，包含氮化硅和氮化钛。ARC层中的氮可以化学地改变光刻胶材料的组成。氮和光刻胶材料之间的化学反应被称为光刻胶中毒。改变后的光刻胶材料可能不能如预期一样被光刻图案化，并且导致在光刻胶材料中不准确形成的部件，这对后续的工艺诸如蚀刻工艺可产生不利的影响。因此，无氮抗反射层(NFARL)用作位于介电硬掩模层105上方的优选层107。
金属硬掩模(MHM)层109可以形成在NFARL层107上。以前，在没有MHM层的情况下使用NFARL 107，其中NFARL 107可能导致差的蚀刻选择性和差的铜填充开口形状，并进一步对低k介电层103造成损坏。MHM层可以包括TiN材料。MHM层可以包括诸如Ti、Ta、W、TaN或wN的其他材料。MHM层可以用于控制沟槽或通孔开口的大小。本发明发现和公开了沟槽开口的临界尺寸(CD)与MHM层的厚度线性相关。通过增厚TiN膜可以线性地增大沟槽开口的CD，因为TiN膜的厚度将影响图案化结构上Cu晶种轮廓。尽管目前的趋势是具有越来越薄的MHM层，但是本发明认识到意想不到的结果，即MHM层的厚度小于约170埃时，可能导致小的临界尺寸开口，这可能引起更多的Cu凹陷缺陷从而导致更高的成品率损失。为了改善凹陷，MHM层的厚度需要大于约180埃。然而，并不是简单地将MHM层增加到更大的厚度。本发明发现并公开了一种以前未认识到的现象，即当MHM层的厚度大于约360埃时，可能引起图片叠加移动问题。图片叠加移动问题是以前未曾认识到的，实际上是MHM层太厚的意外结果。因此示例性的MHM层厚度可以在介于约至约的范围内，从而在减小Cu凹陷的同时避免了图片叠加移动问题。
可以在MHM层109上形成光刻胶层111，其可以是TiN层。光刻胶层111可以包括粘合剂、敏化剂以及溶剂。光刻胶层111可以是正性或负性光阻。可以通过旋涂法在回转卡盘上形成光刻胶层111。
如图2(b)所示，可以使用单镶嵌或双镶嵌工艺以形成上部金属层的通孔和导电线。双镶嵌工艺可以是先通孔后沟槽(VFTL)或先沟槽后通孔(TFVL)方法。如图2(b)所示，蚀刻包括层101、103、105、107和109的层以形成用于导电路径的通孔开口或通孔以及沟槽201和203。通过光刻胶层111的光刻胶图案来限定通孔开口和沟槽201和203。例如，在各向异性的干蚀刻工艺中，蚀刻金属硬掩模(MHM)层109、无氮抗反射层107、介电硬掩模(ESLK)层105以及低k介电层103直到到达蚀刻终止层101，从而形成通孔开口和沟槽(其中将形成通孔和导线)。
衬层(未示出)可以形成在开口201和203中的介电层上方，覆盖开口201和203的侧壁和底部。衬层可以是四乙基原硅酸盐(TEOS)或氮化硅，但是可以可选地使用任何合适的电介质。衬层可以使用等离子体增强化学汽相沉积(PECVD)工艺形成，但也可以可选地使用其他合适的工艺诸如物理汽相沉积或热工艺形成。
如图2(c)所示，薄的阻挡层113可以形成在衬层(如果存在)上方，或者可以沉积从而覆盖开口201和203的侧壁和底部。阻挡层113可以使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)、等离子体增强物理汽相沉积(PEPVD)、原子层沉积(ALD)以及它们的组合等的工艺形成。阻挡层可以包括氮化钽，但可以可选地使用诸如钽、钛、氮化钛以及它们的组合等其他材料。薄的阻挡层用于阻止铜扩散到电介质中。
晶种层115可以形成在阻挡层113上以得到良好的电极表面，从而可以为下一步中Cu的沉积获得高质量电镀。晶种层是表面(其上将电镀金属层)上的薄Cu层。化学汽相沉积(CVD)可以用于沉积晶种层115。
诸如Cu的导电材料(未示出)可以沉积在晶种层115上方、开口201和203中，从而为IC的下一金属层形成通孔和导线。导电材料可以通过电化学镀工艺、CVD、ALD、PVD以及它们的组合和/或类似的工艺形成。平坦化工艺(诸如化学机械抛光(CMP)工艺)可以用于平坦化和/或去除多余的材料。
尽管已经详细地描述了本发明及其优点，但应该理解，可以在不背离所附权利要求限定的实施例的构思和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
Claims (24)
1.一种制造集成电路(IC)的方法，包括：
在金属层上方形成蚀刻终止层；
在所述蚀刻终止层上方形成低k介电层；
在所述低k介电层上方形成介电硬掩模层；
在所述介电硬掩模层上方形成无氮抗反射层(NFARL)；以及
在所述NFARL上方形成厚度介于180埃至360埃范围内的金属硬掩模(MHM)层。
2.根据权利要求1所述的方法，其中，所述MHM层包括TiN材料。
3.根据权利要求1所述的方法，其中，所述蚀刻终止层包括从由SiC、SiN、四乙基原硅酸盐(TEOS)或硬黑金刚石(HBD)组成的组选择的材料。
4.根据权利要求1所述的方法，其中，所述低k介电层包括从由氧化物、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、或氟化硅酸盐玻璃(FSG)组成的组选择的材料。
5.根据权利要求1所述的方法，其中，所述介电硬掩模层包括氮化硅。
6.根据权利要求1所述的方法，还包括：
形成穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及
形成与所述通孔开口连接的沟槽。
7.根据权利要求6所述的方法，其中，所述通孔开口和所述沟槽通过双镶嵌工艺一起形成。
8.根据权利要求7所述的方法，其中，所述双镶嵌工艺是先通孔后沟槽(VFTL)或先沟槽后通孔(TFVL)方法。
9.根据权利要求6所述的方法，还包括：
沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；
在所述阻挡层上方沉积晶种层；以及
在所述通孔开口和所述沟槽内形成通孔和接触件。
10.根据权利要求9所述的方法，其中，所述阻挡层包括从由氮化钽、钽、钛以及氮化钛组成的组选择的材料。
11.根据权利要求9所述的方法，其中，所述晶种层包括铜(Cu)。
12.根据权利要求4所述的方法，其中，所述氧化物为SiO2、或高密度等离子体(HDP)氧化物。
13.根据权利要求4所述的方法，其中，所述TEOS为等离子体增强TEOS(PETEOS)。
14.一种器件，包括：
位于金属层上方的蚀刻终止层；
位于所述蚀刻终止层上方的低k介电层；
位于所述低k介电层上方的介电硬掩模层；
位于所述介电硬掩模层上方的无氮抗反射层(NFARL)，以及
位于所述NFARL上方的厚度介于180埃至360埃范围内的金属硬掩模(MHM)层。
15.根据权利要求14所述的器件，其中，所述MHM层包括TiN材料。
16.根据权利要求14所述的器件，其中，所述蚀刻终止层包括从由SiC、SiN、四乙基原硅酸盐(TEOS)或硬黑金刚石(HBD)组成的组选择的材料。
17.根据权利要求14所述的器件，其中，所述低k介电层包括从由氧化物、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂式玻璃(SOG)、非掺杂硅酸盐玻璃(USG)、或氟化硅酸盐玻璃(FSG)组成的组选择的材料。
18.根据权利要求14所述的器件，其中，所述介电硬掩模层包括氮化硅。
19.根据权利要求14所述的器件，还包括：
穿过所述MHM层、所述NFARL、所述介电硬掩膜层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；以及
与所述通孔开口连接的沟槽；
覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁的阻挡层；
位于所述阻挡层上方的晶种层；以及
位于所述通孔开口和所述沟槽内的通孔和接触件。
20.根据权利要求19所述的器件，其中，所述阻挡层包括从由氮化钽、钽、钛以及氮化钛组成的组选择的材料。
21.根据权利要求17所述的器件，其中，所述氧化物为SiO2、或高密度等离子体(HDP)氧化物。
22.根据权利要求17所述的器件，其中，所述TEOS为等离子体增强TEOS(PETEOS)。
23.一种制造集成电路(IC)的方法，包括：
在金属层上方形成蚀刻终止层；
在所述蚀刻终止层上方形成低k介电层；
在所述低k介电层上方形成介电硬掩模层；
在所述介电硬掩模层上方形成无氮抗反射层(NFARL)；
在所述NFARL上方形成厚度介于180埃至360埃范围内的金属硬掩模(MHM)层；
形成穿过所述MHM层、所述NFARL、所述介电硬掩模层、所述低k介电层并且在所述蚀刻终止层处终止的通孔开口；
形成与所述通孔开口连接的沟槽；
沉积阻挡层，所述阻挡层覆盖所述通孔开口的侧壁和底部以及所述沟槽的侧壁；
在所述阻挡层上方沉积晶种层；以及
在所述通孔开口和所述沟槽内形成通孔和接触件。
24.根据权利要求23所述的方法，其中所述MHM层包括TiN材料。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343403B2 (en) * | 2014-04-04 | 2016-05-17 | Qualcomm Incorporated | Stress mitigation structure for wafer warpage reduction |
| FI127168B (en) * | 2014-05-20 | 2017-12-29 | Murata Manufacturing Co | Process for preparing a MEMS structure and using the method |
| US9892957B2 (en) | 2015-03-16 | 2018-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
| US9966454B2 (en) | 2015-12-14 | 2018-05-08 | International Business Machines Corporation | Contact area to trench silicide resistance reduction by high-resistance interface removal |
| US9666528B1 (en) | 2016-02-23 | 2017-05-30 | International Business Machines Corporation | BEOL vertical fuse formed over air gap |
| US11437238B2 (en) * | 2018-07-09 | 2022-09-06 | Applied Materials, Inc. | Patterning scheme to improve EUV resist and hard mask selectivity |
| US11183398B2 (en) | 2018-08-10 | 2021-11-23 | Tokyo Electron Limited | Ruthenium hard mask process |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1698194A (zh) * | 2003-04-08 | 2005-11-16 | 松下电器产业株式会社 | 电子装置及其制造方法 |
| US7938973B2 (en) * | 2006-09-29 | 2011-05-10 | Advanced Micro Devices, Inc. | Arc layer having a reduced flaking tendency and a method of manufacturing the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465055B1 (ko) * | 2001-12-29 | 2005-01-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
| TW200512926A (en) * | 2003-09-18 | 2005-04-01 | Semiconductor Leading Edge Tec | Method of manufacturing semiconductor device |
| US7265038B2 (en) * | 2003-11-25 | 2007-09-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a multi-layer seed layer for improved Cu ECP |
| US7001836B2 (en) * | 2004-03-25 | 2006-02-21 | Taiwan Semiconductor Manufacturing Company | Two step trench definition procedure for formation of a dual damascene opening in a stack of insulator layers |
| DE102004036753B4 (de) * | 2004-07-29 | 2008-11-06 | Advanced Micro Devices Inc., Sunnyvale | Verfahren zur Herstellung einer stickstofffreien ARC-Deckschicht |
| DE102005020060B4 (de) * | 2005-04-29 | 2012-02-23 | Advanced Micro Devices, Inc. | Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske |
| US20080293205A1 (en) * | 2007-05-23 | 2008-11-27 | Oh-Kyum Kwon | Method of forming metal silicide layer, and method of manufacturing semiconductor device using the same |
| US8470708B2 (en) * | 2010-02-25 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench in photolithography |
| US8114769B1 (en) * | 2010-12-31 | 2012-02-14 | Globalfoundries Singapore Pte, Lte. | Methods and structures to enable self-aligned via etch for Cu damascene structure using trench first metal hard mask (TFMHM) scheme |
-
2012
- 2012-06-01 US US13/486,006 patent/US8673765B2/en active Active
- 2012-11-22 CN CN201210480065.1A patent/CN103456681B/zh active Active
-
2013
- 2013-05-24 TW TW102118364A patent/TWI505431B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1698194A (zh) * | 2003-04-08 | 2005-11-16 | 松下电器产业株式会社 | 电子装置及其制造方法 |
| US7938973B2 (en) * | 2006-09-29 | 2011-05-10 | Advanced Micro Devices, Inc. | Arc layer having a reduced flaking tendency and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
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