TWI505431B - 半導體裝置及積體電路之製作方法 - Google Patents
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Description
本發明係有關於半導體裝置及積體電路之製作方法，且特別是有關於一種具有無氮抗反射層及金屬硬罩幕層的半導體裝置及積體電路之製作方法。
積體電路通常可包括形成於基板上之個別裝置，例如電晶體、電容等等。一層或多層金屬層隨後形成於此個別裝置上，以提供個別裝置之間及與外部裝置的連結。前段製程(front-end-of-line，FEOL)為製作積體電路的第一部分，其中於晶圓中圖案化個別裝置(電晶體、電容、電阻等等)。前段製程通常涵蓋至(但不包括)沉積金屬層前之所有步驟。後段製程(back-end-of-line，BEOL)為製作積體電路的第二部分，其中個別裝置於晶圓上以導線或金屬層內連接。後段製程通常開始於將第一金屬層沉積於晶片上，其包括了接點(contact)、絕緣層、金屬層、及晶片到封裝(chip-to-package)連結的接合部位。
個別裝置之金屬層的內連接一般包括了金屬間介電(inter-metal dielectric，IMD)層，其中藉由對矽晶圓表面上之薄膜進行大量且重複的沉積、圖案化及蝕刻步驟而形成內
連結構(例如介層窗及導線)。雖然過去最常使用鋁及鋁合金作為金屬層，但目前趨勢是使用銅(Cu)作為金屬層，因為銅具有比鋁更好的電性，例如較低的電阻、較高的導電性、及較高的熔點。
使用銅作為形成金屬層的材料時，隨著最小關鍵圖形尺寸的不斷降低，銅凹孔缺陷會增加，而導致良率降低。因此，亟需可改善後段銅製程中金屬層問題之方法及裝置。
本發明一實施例提供本發明另一實施例提供一種半導體裝置，包括：一蝕刻停止層，位於一金屬層上；一低介電常數介電層，位於蝕刻停止層上；一介電質硬罩幕層，位於低介電常數介電層上；一無氮抗反射層，位於介電質硬罩幕層上；以及一金屬硬罩幕層，位於無氮抗反射層上，金屬硬罩幕層之厚度介於180埃至360埃的範圍之間。
本發明又一實施例提供一種積體電路之製作方法，包括：於一金屬層上形成一蝕刻停止層；於蝕刻停止層上形成一低介電常數介電層；於低介電常數介電層上形成一介電質硬罩幕層；於介電質硬罩幕層上形成一無氮抗反射層；於無氮抗反射層上形成一金屬硬罩幕層，金屬硬罩幕層之厚度介於180埃至360埃的範圍之間；形成一介層開口，介層開口通過金屬硬罩幕層、無氮抗反射層、介電質硬罩幕層、及低介電常數介電層，並停止於蝕刻停止層；形成一溝槽，溝槽連接至介層開口；沉積一阻障層，以覆蓋介層開口之側壁及底部，以及溝槽之側壁；於阻障層上沉積一晶種層；以及於介層開口及溝
槽內形成一介層窗及一接點。
000‧‧‧基板(層)
001‧‧‧內層介電層
002、003、004、005‧‧‧金屬間介電層
100、200、300、400、500‧‧‧金屬層
101‧‧‧蝕刻停止層
103‧‧‧低介電常數介電層
105‧‧‧介電質硬罩幕層
107‧‧‧無氮抗反射層
109‧‧‧金屬硬罩幕層
111‧‧‧光阻層
113‧‧‧阻障層
115‧‧‧晶種層
120、220、320、420‧‧‧介層窗
201、203‧‧‧溝槽
STI‧‧‧淺溝槽隔離
第1圖繪示了積體電路中形成於個別裝置上的各種金屬層之一實施例。
第2a~2c圖繪示了製作多層金屬層之半導體裝置後段製程之方法的一實施例。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本發明提供一種積體電路製作之後段製程的方法和裝置。二金屬層間之金屬間介電層包括位於一金屬層上之一蝕刻停止層、位於蝕刻停止層上之一低介電常數介電層、位於低介電常數介電層上之一介電質硬罩幕層、位於介電質硬罩幕層上之一無氮抗反射層、以及位於無氮抗反射層上之一金屬硬罩幕層。金屬硬罩幕層之厚度介於180埃至360埃的範圍之間，以降低銅凹孔數量並避免圖案疊加位移(photo overlay shift)之問題。
第1圖繪示了一積體電路，其包括了形成於基板000上的個別裝置，例如電晶體、電容器等等。隨後於個別裝置上形成一層或多層金屬層100、200、300、400及500，以提供個別裝置之間及與外部裝置的連結。在基板000頂部之膜層
001為第一內層介電(inter-layer dielectric，ILD)層，其介於一第一金屬層與基板000之間。在內層介電層001頂部為第一金屬層100，複數金屬接點設置於此處並藉由穿透內層介電層001之介層窗連接至基板內的裝置。第一金屬層100可視為金屬層M1
。第二金屬層200，其可視為金屬層M2
，設置於第一金屬層100的頂部，並藉由金屬間介電層002而分隔。相同地，其它金屬層300、300、400、及500形成於彼此的頂部，並藉由金屬間介電層002、003、004、及005分別分隔。不同金屬層之間的金屬接點可藉由介層窗連接，例如介層窗120、220、320、及420。金屬層100至500及連接金屬層之介層窗的數量僅用以說明，並非用以限制本發明。可使用其它多於或少於第1圖所繪示之5層金屬層的膜層數量。
底層000為基板層000，其形成有複數電晶體之汲
極及源極區域。基板層000可包括例如摻雜或未摻雜之矽塊材、或絕緣層上半導體(semiconductor-on-insulator，SOI)基板之主動層。一般而言，絕緣層上半導體基板可包括形成於一絕緣層上之一半導體材料層，例如矽。絕緣層可為例如埋藏氧化(buried oxide，BOX)層或氧化矽層。絕緣體層設置於基板上，通常為一矽或玻璃基板，亦可使用其它基板，例如多層或漸變(gradient)基板。
基板000可包括電子裝置，例如各種n型金屬氧
化物半導體(NMOS)及/或p型金屬氧化物半導體(PMOS)裝置，例如電晶體、電容、電阻、二極體、光電二極體、熔絲等等，彼此內連接以執行一種或多種功能。這些功能可包括記
憶體結構、處理器結構、感測器、放大器、電源分配裝置、輸入/輸出電路等等。
可於基板000中形成淺溝槽隔離(shallow trench
structure)STI或其它隔離結構以隔離裝置區域。淺溝槽隔離STI可藉由使用微影技術蝕刻基板000形成凹部而形成。一般而言，微影技術可包括沉積一光阻材料，隨後將此光阻材料遮蔽、曝光、顯影。在圖案化光阻罩幕之後，可執行一蝕刻步驟以移除基板000不需要的部分。在基板包括矽塊材之一實施例中，蝕刻步驟可為一濕式或乾式、非等向性或等向性之蝕刻步驟。隨後以一介電材料填充凹部，例如可藉由任意氧化製程所形成之氧化物層，例如在包含氧化物、水、氮氧化物、或前述之組合的環境中之濕式或乾式熱氧化法，或使用四乙氧基矽烷(tetra-ethyl-ortho-silicate，TEOS)及氧作為前驅物之化學氣相沉積(chemical vapor deposition，CVD)技術。可實施一平坦化步驟，以平坦化基板000的頂部表面與隔離材料的表面。平坦化步驟可使用例如本領域熟知並常用的化學機械研磨(chemical mechanical polishing，CMP)步驟。
第一絕緣層001(例如一內層介電層)形成於基板
000上，內層介電層001可包括低介電常數(k值小於約3.0)或極低介電常數(k值小於約2.5)之材料，例如內層介電層001可包括氧化物、二氧化矽、硼磷矽玻璃(borophosphosilicate glass，BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(spin-on glass，SOG)、無摻雜矽玻璃(undoped silicate glass，USG)、氟矽玻璃(fluorinated silicate glass，FSG)、高密度電漿
(high-density plasma，HDP)氧化物、或電漿輔助四乙氧基矽烷(plasma-enhanced TEOS，PETEOS)。亦可實施一平坦化步驟(例如一化學機械研磨步驟)以平坦化內層介電層001。
在基板000及內層介電層001內形成個別裝置(例
如電晶體、電容、電阻、二極體、光電二極體、熔絲、淺溝槽隔離等等)的步驟可統稱為前段製程，其為製作積體電路的第一部分，其中於晶圓中圖案化個別裝置(電晶體、電容、電阻等等)。前段製程一般涵蓋至(但不包括)金屬層之沉積前的所有步驟。
在前段製程之後為後段製程，其為製作積體電路
的第二部分，其中於積體電路上以導線或金屬層100~500內連接個別裝置，如第1圖所示。後段製程一般開始於在晶圓上沉積第一金屬層100或M1
，其包括了接點、絕緣層、金屬層、及晶片到封裝之接合部位。如此一來，如第1圖所繪示之金屬層100~500，或如一般情況之一層或多層金屬層M1
~Mn
，可形成於內層介電層001上。一個典型的積體電路可包括三層或更多層金屬層，以及最後的鈍化保護層(未繪示於第1圖中)。最後的鈍化保護層可用以保護積體電路免於探針測試及封裝時的機械磨損，並提供對污染物屏蔽。在最後的鈍化保護層之後，可打開用於輸入/輸出之接合墊，隨後進行正規的後製作流程，例如探針測試、晶粒分離、及封裝等。
詳細而言，後段製程可包括一連串步驟：加入一
金屬層Mi
、加入一金屬間介電層、製作穿透金屬間介電層的介層窗以連接至下方之金屬層接點以及形成上方金屬接點連
接至介層窗、或藉由蝕刻介層開口及導線用溝槽同時形成上層金屬層之介層窗及導線。
如第1圖所繪示之金屬層100~500，或如一般情
況之一層或多層金屬層M1
~Mn
，可藉由任何適當導電材料形成，例如高導電性金屬、低電阻金屬、元素金屬、過渡金屬等等。在一實施例中，金屬層M1
~Mn
可使用銅形成，但其它材料例如鎢、鋁、金等等亦可。銅具有較理想的熱傳導性，且可以高純度狀態而使用。在使用銅形成金屬層M1
~Mn
之一實施例中，金屬層M1
~Mn
可藉由電鍍技術沉積，但使用其它方法形成亦可。
銅難以被蝕刻而可獲得精確的圖案。當金屬材料
為銅，可藉由鑲嵌(damascene)或雙重鑲嵌(dual-damascene)製程使用電鍍及蝕刻步驟以形成如第1圖所繪示之金屬層100~500，或如一般情況之一層或多層金屬層M1
~Mn
，其中於對應的介電層內蝕刻開口，並使用導電材料(例如銅)填充開口。
鑲嵌製程意指形成一圖案層，其嵌入於另一膜層之上或之中，使這二層的頂部表面為同一平面。沉積金屬間介電層後，可蝕刻移除金屬間介電層的一部份以形成凹部，例如溝槽及介層窗，其可連接積體電路的不同區域並容納導線。僅形成溝槽或介層窗之鑲嵌製程為一單一鑲嵌製程，同時形成溝槽及介層窗之鑲嵌製程為一雙重鑲嵌製程。鑲嵌製程及雙重鑲嵌製程使用低電阻金屬(例如銅)以形成多種金屬元件(例如，導線、內連線等等)，而非傳統所使用的鋁。
不同金屬層之間可藉由介層窗內連接，例如第1
圖所繪示之介層窗120、220、320、及420。介層窗穿透分隔數層金屬層之絕緣的金屬間介電層，並允許與其它金屬層之間的內連接或與基板中的半導體裝置直接內連接。
第1圖所繪示之金屬層100~500被金屬間介電層
002~005分隔。金屬間介電層002~005可包括數層子層，金屬間介電層002~005可包括一低介電常數或一極低介電常數(extreme low dielectric constant，ELK)材料，例如氧化物、二氧化矽、硼磷矽玻璃、四乙氧基矽烷、旋塗矽玻璃、無摻雜矽玻璃、氟矽玻璃、高密度電漿氧化物、或電漿輔助四乙氧基矽烷。可實施一平坦化步驟(例如化學機械研磨步驟)以平坦化各種金屬間介電層。第2a~2c圖繪示了一例示性之分隔下層金屬層及上層金屬層的金屬間介電層。
如第2a所繪示，下層金屬層100被繪示為底層。
下層金屬層100可為繪示於第1圖之任意金屬層100~500，其可以是也可以不是內層介電層001上之第一金屬層。複數不同材料之膜層101、103、105、107、及109可在下一層金屬形成之前形成於下層金屬層100上，這些膜層101、103、105、107、及109可為二金屬層之間的金屬間介電層的一部分，其可藉由包括化學氣相沉積法、電漿輔助化學氣相沉積法、高密度電漿化學氣相沉積法及常壓化學氣相沉積法(atmospheric pressure CVD，APCVD)等方法來沉積。
如第2a圖所繪示，可於第一金屬層100上形成蝕
刻停止層101。蝕刻停止層101除了可作為蝕刻步驟的終止點，亦可在蝕刻步驟中保護任何在其下方或不在其下方的膜
層。蝕刻停止層101可包括複數膜層。蝕刻停止層101之材料可包括碳化矽(SiC)、氮化矽(SiN)、四乙氧基矽烷、硬黑鑽石(hard black diamond，HBD)等等。或者，蝕刻停止層101可藉由沉積金屬氧化物材料並退火而形成，其可包括鉿、氧化鉿(HfO2
)、或鋁。
可於蝕刻停止層101上形成低介電常數介電層
103。低介電常數介電層103可包括材料例如氧化物、二氧化矽、硼磷矽玻璃、四乙氧基矽烷、旋塗矽玻璃、無摻雜矽玻璃、氟矽玻璃、高密度電漿氧化物、或電漿輔助四乙氧基矽烷。低介電常數介電材料可包括一碳氧化矽(SiOC)系之旋塗材料，可藉由旋塗法塗覆或沉積。或者，低介電常數介電材料可藉由化學氣相沉積法沉積。低介電常數介電層103之厚度可為約300埃至約1200埃之間。
介電質硬罩幕(dielectric hard mask，ESLK)層
105可形成於低介電常數介電層103上以防止扭結缺陷(kink defect)。所使用的蝕刻方法通常為破壞性，並且需要不反應之介電質硬罩幕層形成於低介電常數介電層上以作為蝕刻罩幕層。一般而言，此介電質硬罩幕層是由含矽介電材料形成，例如使用如電漿輔助化學氣相沉積法、高密度電漿化學氣相沉積法、常壓化學氣相沉積法所形成之氮化矽。
無氮抗反射層(nitrogen free anti-reflection
layer，NFARL)107可為所謂的抗反射塗層(anti-reflective coating，ARC)，並可形成於介電質硬罩幕層105上。形成鑲嵌結構需要使用微影步驟。數種底層材料層可包括對能量敏感
之光阻材料，其會反射微影步驟中所使用之紫外光，這些反射可能會扭曲特徵部件(例如形成於對能量敏感之材料上的導線及介層窗)的尺寸。抗反射塗層(或抗反射層，anti-reflective layer，ARL)可用以降低來自底層材料層的反射。抗反射塗層可抑制底層材料層在光阻成型時的反射，以使對能量敏感之材料可精確地複製圖案。傳統的抗反射塗層材料可包含氮，包括氮化矽及氮化鈦。抗反射塗層中的氮可能改變光阻材料的化學組成，故氮與光阻材料之間的化學反應可視為光阻毒化(photoresist poisoning)。改變後的光阻材料可能無法如預期地進行微影圖案化，造成光阻材料中形成的特徵部件不精準，而不利於後續步驟，例如蝕刻步驟。因此以無氮抗反射層作為介電質硬罩幕層105上之優選層107。
可於無氮抗反射層107上形成金屬硬罩幕層109。
先前無氮抗反射層107係在沒有金屬硬罩幕層的情況下使用，而使無氮抗反射層107可能導致蝕刻選擇比不佳及銅填充之開口形狀較差，進一步損害低介電常數介電層103。金屬硬罩幕層可包括氮化鈦材料。金屬硬罩幕層可包括其它材料，例如鈦、鉭、鎢、氮化鉭、或氮化鎢。金屬硬罩幕層可用以控制溝槽或介層開口的尺寸。溝槽開口之關鍵圖形尺寸(critical dimension，CD)被發現與金屬硬罩幕層之厚度為線性相關，溝槽開口之關鍵圖形尺寸會隨著氮化鈦膜厚增大而線性增加，因為氮化鈦膜的厚度會影響圖案化結構上銅晶種層輪廓的分佈。即使目前的趨勢是具有越來越薄的金屬硬罩幕層，本發明發現一無法預期的結果，當金屬硬罩幕層的厚度小於約170
埃時可能會形成關鍵圖形尺寸較小的開口，其可能導致更多的銅凹孔缺陷而使良率降低。為了改善凹孔缺陷，金屬硬罩幕層的厚度需要大於約180埃，但並非單純提高金屬硬罩幕層為更大的厚度。本發明發現當金屬硬罩幕層的厚度大於約360埃時，可能導致圖案疊加位移的問題。在先前技術中並未發現此圖案疊加位移之問題，但事實上過厚的金屬硬罩幕層可能帶來驚人的後果。因此例示性之金屬硬罩幕層厚度可介於約180埃至約360埃的範圍之間，以降低銅的凹孔並避免圖案疊加位移的問題。
光阻層111可形成於金屬硬罩幕層109上，其可
為一氮化鈦層。光阻層111可包括接著劑、敏化劑、及溶劑，其可為一正光阻或負光阻。光阻層111可藉由在旋轉卡盤(rotating chuck)上使用旋塗法而形成。
如第2b圖所繪示，單一或雙重鑲嵌製程可用以形
成上層金屬層之介層窗及導線。雙重鑲嵌製程可為一先介層窗後溝槽流程(via first trench last，VFTL)或一先溝槽後介層窗流程(trench first via last，TFVL)。蝕刻這些膜層(包括膜層101、103、105、107、及109)以形成作為導電途徑的介層開口(或介層窗孔)及溝槽201及203，如第2b圖所繪示。
介層開口及溝槽201及203可藉由光阻層111之光阻圖案來定義。蝕刻金屬硬罩幕層109、無氮抗反射層107、介電硬罩幕層105、及低介電常數介電層103(例如進行一非等向性乾蝕刻步驟直到達到蝕刻停止層101)以在介層窗及導線預定形成之處形成介層開口及溝槽。
可在開口201及203中於介電層上形成一襯墊層
(未繪示)，以覆蓋開口201及203之側壁和底部。襯墊層可為四乙氧基矽烷或氮化矽，但亦可使用其它適當介電材料。襯墊層可使用電漿輔助化學氣相沉積步驟形成，但亦可使用其它適當方法形成，例如物理氣相沉積法或熱製程。
如第2c圖所示，薄阻障層113可形成於襯墊層(若
先前有形成的話)上，或可沉積以覆蓋開口201及203之側壁及底部。阻障層113可使用例如化學氣相沉積法、物理氣相沉積法、電漿輔助化學氣相沉積法、電漿輔助物理氣相沉積法、原子層沉積法(atomic layer deposition，ALD)、或前述之組合等步驟形成。阻障層可包括氮化鉭，但亦可使用其它適當材料，例如鉭、鈦、氮化鈦、前述之組合等等。薄阻障層可用以防止銅擴散進入介電層中。
可於阻障層113上形成晶種層115，以得到良好的
電極表面，使下一步驟中所沉積的銅可進行高品質的電鍍。晶種層為在被鍍表面上所形成之一薄銅層，可使用化學氣相沉積法以沉積晶種層115。
導電材料(未繪示)，例如銅，可沉積於晶種層
115上並進入開口201及203，以形成用於積體電路下一層金屬層之介層窗及導電線。導電材料可藉由電化學電鍍步驟、化學氣相沉積法、原子層沉積法、物理氣相沉積法、或前述之組合等等形成。平坦化步驟(例如化學機械研磨步驟)可用以平坦化及/或移除多餘的材料。
雖然本發明已以較佳實施例揭露如上，然其並非
用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
100‧‧‧金屬層
101‧‧‧蝕刻停止層
103‧‧‧低介電常數介電層
105‧‧‧介電質硬罩幕層
107‧‧‧無氮抗反射層
109‧‧‧金屬硬罩幕層
111‧‧‧光阻層
Claims (10)
- 一種積體電路之製作方法，包括：於一金屬層上形成一蝕刻停止層；於該蝕刻停止層上形成一低介電常數介電層；於該低介電常數介電層上形成一介電質硬罩幕層，其中該低介電常數介電層接觸該介電質硬罩幕層；於該介電質硬罩幕層上形成一無氮抗反射層；以及於該無氮抗反射層上形成一金屬硬罩幕層，該金屬硬罩幕層之厚度介於180埃至360埃的範圍之間。
- 如申請專利範圍第1項所述之積體電路之製作方法，其中該金屬硬罩幕層包括一氮化鈦材料。
- 如申請專利範圍第1項所述之積體電路之製作方法，其中該蝕刻停止層包括一材料，其選自由碳化矽、氮化矽、四乙氧基矽烷、及硬黑鑽石所組成之族群。
- 如申請專利範圍第1項所述之積體電路之製作方法，更包括：形成一介層開口，該介層開口通過該金屬硬罩幕層、該無氮抗反射層、該介電質硬罩幕層、及該低介電常數介電層，並停止於該蝕刻停止層；以及形成一溝槽，該溝槽連接至該介層開口。
- 一種半導體裝置，包括：一蝕刻停止層，位於一金屬層上；一低介電常數介電層，位於該蝕刻停止層上；一介電質硬罩幕層，位於該低介電常數介電層上，其中該 低介電常數介電層接觸該介電質硬罩幕層；一無氮抗反射層，位於該介電質硬罩幕層上；以及一金屬硬罩幕層，位於該無氮抗反射層上，該金屬硬罩幕層之厚度介於180埃至360埃的範圍之間。
- 如申請專利範圍第5項所述之半導體裝置，其中該金屬硬罩幕層包括一氮化鈦材料。
- 如申請專利範圍第5項所述之半導體裝置，其中該蝕刻停止層包括一材料，其選自由碳化矽、氮化矽、四乙氧基矽烷、及硬黑鑽石所組成之族群。
- 如申請專利範圍第5項所述之半導體裝置，更包括：一介層開口，該介層開口通過該金屬硬罩幕層、該無氮抗反射層、該介電質硬罩幕層、及該低介電常數介電層，並停止於該蝕刻停止層；一溝槽，該溝槽連接至該介層開口；一阻障層，覆蓋該介層開口之側壁及底部，以及該溝槽之側壁；一晶種層，沉積於該阻障層上；以及一介層窗及一接點，形成於該介層開口及該溝槽內。
- 一種積體電路之製作方法，包括：於一金屬層上形成一蝕刻停止層；於該蝕刻停止層上形成一低介電常數介電層；於該低介電常數介電層上形成一介電質硬罩幕層，其中該低介電常數介電層接觸該介電質硬罩幕層；於該介電質硬罩幕層上形成一無氮抗反射層； 於該無氮抗反射層上形成一金屬硬罩幕層，該金屬硬罩幕層之厚度介於180埃至360埃的範圍之間；形成一介層開口，該介層開口通過該金屬硬罩幕層、該無氮抗反射層、該介電質硬罩幕層、及該低介電常數介電層，並停止於該蝕刻停止層；形成一溝槽，該溝槽連接至該介層開口；沉積一阻障層，以覆蓋該介層開口之側壁及底部，以及該溝槽之側壁；於該阻障層上沉積一晶種層；以及於該介層開口及該溝槽內形成一介層窗及一接點。
- 如申請專利範圍第9項所述之積體電路之製作方法，其中該金屬硬罩幕層包括一氮化鈦材料。
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