JP2004063522A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004063522A JP2004063522A JP2002216024A JP2002216024A JP2004063522A JP 2004063522 A JP2004063522 A JP 2004063522A JP 2002216024 A JP2002216024 A JP 2002216024A JP 2002216024 A JP2002216024 A JP 2002216024A JP 2004063522 A JP2004063522 A JP 2004063522A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- wiring
- etching
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】デュアルダマシン配線の配線間容量を低減し、さらにデュアルダマシン配線を有する半導体装置のＱＴＡＴ化および製造歩留まりの向上を実現することのできる技術を提供する。
【解決手段】溝パターンにパターニングされたフォトレジスト膜２３をマスクとして絶縁膜２１をドライエッチングし、配線溝を形成する際、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて絶縁膜２１のエッチング終点検出を行うことにより、絶縁膜２１のみをドライエッチングする。
【選択図】 図５
【解決手段】溝パターンにパターニングされたフォトレジスト膜２３をマスクとして絶縁膜２１をドライエッチングし、配線溝を形成する際、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて絶縁膜２１のエッチング終点検出を行うことにより、絶縁膜２１のみをドライエッチングする。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、デュアルダマシン（Ｄｕａｌ−ｄａｍａｓｃｅｎｅ）法を用いて形成された多層配線構造、およびそのような多層配線構造を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の高性能化および微細化に伴い、多層配線技術は半導体装置製造において必要な技術となっている。半導体集積回路における配線の形成法としては、絶縁膜上にアルミニウム合金またはタングステン等の高融点金属膜を成膜した後、この金属膜上に配線パターンと同一形状のレジスト膜を形成し、それをマスクとしたドライエッチングにより金属膜からなる配線を形成する方法が一般に用いられている。
【０００３】
しかし、このアルミニウム合金膜等を用いる方法では、配線の微細化に伴い、配線抵抗の増大が顕著となり、配線遅延が増加して半導体装置の性能が低下する等の問題が生じている。
【０００４】
そこで、絶縁膜に形成した配線溝内に銅を主導体層とする金属膜を埋め込んだ後、配線溝以外の領域の余分な金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて除去することにより配線溝内に配線を形成する方法、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法が検討されている。
【０００５】
なかでも上層配線が形成される配線溝および上層配線と下層配線とを接続する接続孔をそれぞれ絶縁膜に形成した後、配線溝および接続孔に銅を主導体層とする金属膜を同時に埋め込むデュアルダマシン法は、前記アルミニウム合金膜等を用いる方法に比べて、配線抵抗を低減することができる。
【０００６】
なお、たとえば特開２００１−３３２６１８号公報には、銅を主な材料とする、多層の溝配線構造を有する半導体装置において、下層の比誘電率の高い絶縁膜から２０ｎｍ以上離れた部分に配線層を構成するデュアルダマシン配線について記載されている。
【０００７】
また、特開２００１−１７６９６５号公報には、接続孔配線が設けられる層である第１の酸化シリコン膜と、その接続孔配線の上に設けられる銅配線が存在する層であるＨＳＧ膜とを、反応性ガスの流量比におけるエッチングレートが異なる材料によって構成する方法が開示されている。
【０００８】
【発明が解決しようとする課題】
本発明者は、半導体装置の製造方法について検討した。以下は、本発明者によって検討されたデュアルダマシン技術であり、その概要は次のとおりである。
【０００９】
まず、下層の銅配線上に、銅拡散防止用の保護膜、接続孔が形成される絶縁膜（以下、単にビア（Ｖｉａ）層間膜と略す）、配線溝エッチングを止めるための中間ストッパ膜、配線溝が形成される絶縁膜（以下、単に配線層間膜と略す）およびハードマスクとして用いる最上層膜を順次成膜する。
【００１０】
次に、溝パターンに加工された第１のレジスト膜をマスクとして最上層膜をエッチングする。続いて上記第１のレジスト膜を除去した後、孔パターンに加工された第２のレジスト膜をマスクとして配線層間膜、中間ストッパ膜およびビア層間膜を順次エッチングし、接続孔を形成する。
【００１１】
次に、上記第２のレジスト膜を除去した後、溝パターンに加工された最上層膜をマスクとして配線層間膜をエッチングし、配線溝を形成する。この時、配線層間膜のエッチングは中間ストッパ膜によって止めることができる。さらに最上層膜、露出した中間ストッパ膜および露出した保護膜を除去する。
【００１２】
次に、配線溝および接続孔の内壁にバリアメタルおよび銅のシード層を順次被着した後、電解めっき法によって配線溝および接続孔を埋設するように銅膜を形成する。続いて積層表面にＣＭＰを施すことによって配線溝および接続孔以外の領域の余分な配線材料を削り、デュアルダマシン配線を形成する。
【００１３】
しかしながら、上記デュアルダマシン配線を有する半導体装置技術においては、以下の課題があることを本発明者は見いだした。
【００１４】
配線層間膜およびビア層間膜を酸化シリコン膜（以下、ＳｉＯ膜と記す）またはフッ素が添加された酸化シリコン膜（以下、ＳｉＯＦ膜と記す）などによって構成する場合、中間ストッパ膜として、通常炭化シリコン膜（以下、ＳｉＣ膜と記す）または窒化シリコン膜（以下、ＳｉＮ膜と記す）が用いられている。しかし、ＳｉＣ膜の比誘電率は５程度、ＳｉＮ膜の比誘電率は７程度であり、これら絶縁膜の比誘電率は相対的に高いため、配線層間膜およびビア層間膜に比誘電率が約４以下の低誘電率絶縁膜を用いても、フリンジ効果により配線間容量が増大してしまう。
【００１５】
また、前記アルミニウム合金膜等を用いる方法に比べて製造工程、特に絶縁膜の成膜工程が増加する。このため、製造コストおよび製品が完成するまでの時間が増加し、さらに異物増加に起因してパターン欠陥の発生による製造歩留まりの低下などが生ずる。
【００１６】
本発明の目的は、デュアルダマシン配線の配線間容量を低減することのできる技術を提供することにある。
【００１７】
本発明の他の目的は、デュアルダマシン配線を有する半導体装置のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ−ａｎｄ Ａｒｏｕｎｄ Ｔｉｍｅ）化および製造歩留まりの向上を実現することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、下層配線の上層にストッパ絶縁膜、第１の絶縁膜および第２の絶縁膜を下層から順次形成する工程と、孔パターンに加工されたレジスト膜をマスクとして第２の絶縁膜および第１の絶縁膜を順次ドライエッチングし、接続孔を形成する工程と、溝パターンに加工されたレジスト膜をマスクとして第２の絶縁膜をドライエッチングし、配線溝を形成する工程と、露出したストッパ絶縁膜をエッチングする工程と、接続孔および配線溝の内部に導電部材を埋め込む工程とを有し、第１の絶縁膜と第２の絶縁膜とは互いに材質が異なり、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、第２の絶縁膜のエッチング終点検出を行うものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法の一例を図１〜図９を用いて工程順に説明する。図１〜図５，図７〜図９に半導体基板の要部断面図、図６にドライエッチング方法を説明するための模式図を示す。なお、図６中、Ｍ１は光学式反射干渉波形モニタ、Ｍ２はプラズマ発光終点モニタ、ＤＥはドライエッチング装置、ＳＷは半導体ウエハ、ＰＬはプラズマである。
【００２３】
まず、図１に示すように、たとえばｐ−型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する。次に、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル４にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のしきい値を制御するための不純物をイオン注入してもよい。
【００２４】
次に、ゲート絶縁膜となるＳｉＯ膜、ゲート電極となる多結晶シリコン膜およびキャップ絶縁膜となるＳｉＯ膜を順次堆積して積層膜を形成し、パターニングされたフォトレジスト膜をマスクとして上記積層膜をエッチングする。これにより、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を形成する。ゲート絶縁膜５を構成するＳｉＯ膜は、たとえば熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができ、ゲート電極６を構成する多結晶シリコン膜およびキャップ絶縁膜７を構成するＳｉＯ膜は、たとえばＣＶＤ法により形成することができる。
【００２５】
次に、半導体基板１上に、たとえばＣＶＤ法でＳｉＯ膜を堆積した後、このＳｉＯ膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、フォトレジスト膜をマスクとして、ｐウェル３にｎ型不純物（たとえばリン、ヒ素）をイオン注入し、ｐウェル３のゲート電極６の両側にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。同様に、フォトレジスト膜をマスクとして、ｎウェル４にｐ型不純物（たとえばフッ化ボロン）をイオン注入し、ｎウェル４のゲート電極６の両側にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００２６】
次に、図２に示すように、半導体基板１上にスパッタ法またはＣＶＤ法でＳｉＯ膜を堆積した後、そのＳｉＯ膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１１を形成する。次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによって層間絶縁膜１１に接続孔１２を形成する。この接続孔１２は、ｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。
【００２７】
次に、接続孔１２の内部を含む半導体基板１の全面に窒化チタン膜を、たとえばＣＶＤ法で形成し、さらに接続孔１２を埋め込むタングステン膜を、たとえばＣＶＤ法で形成する。その後、接続孔１２以外の領域の窒化チタン膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１２の内部にプラグ１３を形成する。
【００２８】
続いて、層間絶縁膜１１およびプラグ１３上にストッパ絶縁膜１４を形成し、さらに配線形成用の絶縁膜１５を形成する。ストッパ絶縁膜１４は、絶縁膜１５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜１５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１４は、たとえばＳｉＮ膜とし、絶縁膜１５は、たとえばＳｉＯ膜とする。なお、ストッパ絶縁膜１４と絶縁膜１５とには次に説明する第１配線層が形成される。このため、その合計膜厚は第１配線層に必要な設計膜厚で決められる。次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによってストッパ絶縁膜１４および絶縁膜１５の所定の領域に配線溝１６を形成する。
【００２９】
次に、配線溝１６の内部に第１配線層の配線を形成する。まず、配線溝１６の内部を含む半導体基板１の全面にバリアメタル層１７を形成する。バリアメタル層１７は、たとえばタンタル、窒化チタン、窒化タンタル等で構成することができる。続いて、図示はしないが、ＣＶＤ法またはスパッタ法を用いてバリアメタル層１７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅のめっき層を形成する。シード層の膜厚は、たとえば基板平面上で１００ｎｍ程度、めっき層の膜厚は、たとえば基板平面上で６００ｎｍ程度とし、めっき層により配線溝１６の内部を埋め込む。
【００３０】
次に、配線溝１６以外の領域の銅膜（めっき層およびシード層）およびバリアメタル層１７を、たとえばＣＭＰ法により除去して、第１配線層の配線１８を形成する。
【００３１】
次に、デュアルダマシン法により第２配線層を形成する。まず、図３に示すように、第１配線層の配線１８上にキャップ絶縁膜１９、層間絶縁膜２０および配線形成用の絶縁膜２１を順次形成する。
【００３２】
キャップ絶縁膜１９および層間絶縁膜２０には、後に説明するように接続孔が形成される。キャップ絶縁膜１９は、層間絶縁膜２０に対してエッチング選択比を有する材料で構成され、たとえばＳｉＮ膜またはＳｉＣ膜とすることができる。さらにキャップ絶縁膜１９は、第１配線層の配線１８を構成する銅の拡散を防止する保護膜としての機能を有している。ＳｉＮ膜またはＳｉＣ膜は、たとえばプラズマＣＶＤ法によって形成され、その膜厚は、たとえば５０ｎｍ程度とすることができる。
【００３３】
層間絶縁膜２０は、たとえばＳｉＯＦ膜またはＳｉＯＣ膜等のＣＶＤ法で形成される比誘電率が３〜４程度の低誘電率膜、あるいはＰＡＥ（Ｐｏｌｙ Ａｒｙｌｅｎｅｅｔｈｅｒ）系材料（たとえばＳｉＬＫ膜、ＦＬＡＲＥ膜）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）系材料、ＨＳＧ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）またはＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料等の塗布法で形成される比誘電率が２〜３程度の低誘電率膜からなり、その膜厚は、たとえば４５０ｎｍ程度とすることができる。
【００３４】
同様に、配線形成用の絶縁膜２１は、たとえばＳｉＯＦ膜またはＳｉＯＣ膜等のＣＶＤ法で形成される低誘電率膜、あるいはＰＡＥ系材料、ＢＣＢ系材料、ＨＳＧ、ＭＳＱ系材料等の塗布法で形成される低誘電率膜からなるが、上記層間絶縁膜２０を構成する材料とは異なる性質を有する材料が選ばれる。絶縁膜２１には次に説明する第２配線層が埋め込まれる配線溝が形成されるため、その膜厚は第２配線層に必要な設計膜厚で決められ、たとえば４５０ｎｍ程度とすることができる。
【００３５】
次に、図４に示すように、孔パターンにパターニングされたフォトレジスト膜２２を絶縁膜２１上に形成し、このフォトレジスト膜２２をマスクとして、たとえばドライエッチング法により絶縁膜２１および層間絶縁膜２０を順次エッチングする。この際、キャップ絶縁膜１９がエッチングストッパ層として機能する。
【００３６】
次に、フォトレジスト膜２２を除去した後、図５に示すように、溝パターンにパターニングされたフォトレジスト膜２３を絶縁膜２１上に形成し、このフォトレジスト膜２３をマスクとして、たとえばドライエッチング法により絶縁膜２１をエッチングする。
【００３７】
ここで、図６に示すように、光学式反射干渉波形モニタＭ１またはプラズマ発光終点モニタＭ２を用いて、絶縁膜２１のエッチング終点検出を行うことにより、絶縁膜２１のみをエッチングする。光学式反射干渉形モニタＭ１では、エッチング時の絶縁膜２１の厚さを管理する、または絶縁膜２１と層間絶縁膜２０との接触面における干渉縞の変化を検知することによってエッチング終点の検出を行うことができる。また、プラズマ発光終点モニタＭ２では、絶縁膜２１と層間絶縁膜２０との材質の違いによるプラズマ発光中の特定スペクトルの強度変化を検知することによってエッチング終点の検出を行うことができる。
【００３８】
次に、フォトレジスト膜２３を除去した後、図７に示すように、露出したキャップ絶縁膜１８を、たとえばドライエッチング法により除去して、キャップ絶縁膜１９および層間絶縁膜２０に接続孔２４が形成され、絶縁膜２１に配線溝２５が形成される。
【００３９】
次に、接続孔２４および配線溝２５の内部に第２配線層の配線を形成する。第２配線層の配線は、バリアメタル層および主導電層である銅膜からなり、この配線と下層配線である第１配線層の配線１８とを接続する接続部材は第２配線層の配線と一体に形成される。第２配線層の配線の形成方法は、たとえば以下のように行う。
【００４０】
まず、図８に示すように、接続孔２４および配線溝２５の内部を含む半導体基板１の全面にバリアメタル層２６を形成する。バリアメタル層２６は、たとえばタンタル膜からなり、その膜厚は、たとえば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、たとえばスパッタ法で形成される。バリアメタル層２６は、窒化チタン、窒化タンタル等で構成してもよい。
【００４１】
次に、バリアメタル層２６上に銅のシード層２７を形成する。シード層２７は、たとえばＣＶＤ法またはスパッタ法で形成され、その膜厚は、たとえば基板平面上で１００ｎｍ程度である。次いで、電解めっき法を用いてシード層２７上に銅のめっき層２８を形成する。めっき層２８の膜厚は、たとえば基板平面上で６００ｎｍ程度とする。これにより接続孔２４および配線溝２５を同時に埋め込む。
【００４２】
次に、図９に示すように、ＣＭＰ法を用いてめっき層２８およびシード層２７を研磨する。銅は研磨速度が大きいので、まず先に銅の部分が除去される。さらに、研磨を継続し、絶縁膜２２上のバリアメタル層２６を除去する。これにより配線溝２５以外の領域の銅膜（めっき層２８およびシード層２７）およびバリアメタル層２６が除去されて、接続部材と一体に形成された配線２９が形成される。
【００４３】
その後、図示はしないが、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４４】
なお、本実施の形態では、半導体基板１の主面上に形成される半導体素子としてＣＭＯＳデバイスを例示したが、これに限定されるものではない。
【００４５】
このように、本実施の形態によれば、デュアルダマシン配線を形成する際、接続孔２４が形成される層間絶縁膜２０と配線溝２５が形成される絶縁膜２１との間に、本発明者が検討したデュアルダマシン配線で用いられた中間ストッパ膜（たとえばＳｉＮ膜、ＳｉＣ膜など）を設ける必要がない。
【００４６】
また、本実施の形態によれば、本発明者が検討したデュアルダマシン配線で用いられた中間ストッパ膜および最上層膜が不要となるので、少なくとも成膜工程が減り、製造時間の短縮を図ることができる。さらに上記中間ストッパ膜および最上層膜の成膜とエッチングとが不要になるので異物が減少して、パターン欠陥の発生を低減することができる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
たとえば、前記実施の形態では、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて絶縁膜のエッチング終点検出を行ったが、絶縁膜の材質の違いを検知することのできる上記モニタ以外の終点検出装置も用いることができる。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５０】
デュアルダマシン配線の製造工程において、ビア層間膜と配線層間膜との間に配線層間膜のエッチングストッパ層として機能する中間ストッパ膜を設ける必要がないので、デュアルダマシン配線の配線間容量を低減することができる。さらに製造工程数が減ることから、製造時間の短縮を図ることができ、また異物が減少してパターン欠陥の発生を低減することができるので、デュアルダマシン配線を有する半導体装置のＱＴＡＴ化および製造歩留まりの向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるエッチング方法を説明するための模式図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ ゲート電極
７ キャップ絶縁膜
８ サイドウォールスペーサ
９ ｎ型半導体領域
１０ ｐ型半導体領域
１１ 層間絶縁膜
１２ 接続孔
１３ プラグ
１４ ストッパ絶縁膜
１５ 絶縁膜
１６ 配線溝
１７ バリアメタル層
１８ 配線
１９ キャップ絶縁膜
２０ 層間絶縁膜
２１ 絶縁膜
２２ フォトレジスト膜
２３ フォトレジスト膜
２４ 接続孔
２５ 配線溝
２６ バリアメタル層
２７ シード層
２８ めっき層
２９ 配線
Ｍ１ 光学式反射干渉波形モニタ
Ｍ２ プラズマ発光終点モニタ
ＤＥ ドライエッチング装置
ＳＷ 半導体ウエハ
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、デュアルダマシン（Ｄｕａｌ−ｄａｍａｓｃｅｎｅ）法を用いて形成された多層配線構造、およびそのような多層配線構造を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の高性能化および微細化に伴い、多層配線技術は半導体装置製造において必要な技術となっている。半導体集積回路における配線の形成法としては、絶縁膜上にアルミニウム合金またはタングステン等の高融点金属膜を成膜した後、この金属膜上に配線パターンと同一形状のレジスト膜を形成し、それをマスクとしたドライエッチングにより金属膜からなる配線を形成する方法が一般に用いられている。
【０００３】
しかし、このアルミニウム合金膜等を用いる方法では、配線の微細化に伴い、配線抵抗の増大が顕著となり、配線遅延が増加して半導体装置の性能が低下する等の問題が生じている。
【０００４】
そこで、絶縁膜に形成した配線溝内に銅を主導体層とする金属膜を埋め込んだ後、配線溝以外の領域の余分な金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて除去することにより配線溝内に配線を形成する方法、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法が検討されている。
【０００５】
なかでも上層配線が形成される配線溝および上層配線と下層配線とを接続する接続孔をそれぞれ絶縁膜に形成した後、配線溝および接続孔に銅を主導体層とする金属膜を同時に埋め込むデュアルダマシン法は、前記アルミニウム合金膜等を用いる方法に比べて、配線抵抗を低減することができる。
【０００６】
なお、たとえば特開２００１−３３２６１８号公報には、銅を主な材料とする、多層の溝配線構造を有する半導体装置において、下層の比誘電率の高い絶縁膜から２０ｎｍ以上離れた部分に配線層を構成するデュアルダマシン配線について記載されている。
【０００７】
また、特開２００１−１７６９６５号公報には、接続孔配線が設けられる層である第１の酸化シリコン膜と、その接続孔配線の上に設けられる銅配線が存在する層であるＨＳＧ膜とを、反応性ガスの流量比におけるエッチングレートが異なる材料によって構成する方法が開示されている。
【０００８】
【発明が解決しようとする課題】
本発明者は、半導体装置の製造方法について検討した。以下は、本発明者によって検討されたデュアルダマシン技術であり、その概要は次のとおりである。
【０００９】
まず、下層の銅配線上に、銅拡散防止用の保護膜、接続孔が形成される絶縁膜（以下、単にビア（Ｖｉａ）層間膜と略す）、配線溝エッチングを止めるための中間ストッパ膜、配線溝が形成される絶縁膜（以下、単に配線層間膜と略す）およびハードマスクとして用いる最上層膜を順次成膜する。
【００１０】
次に、溝パターンに加工された第１のレジスト膜をマスクとして最上層膜をエッチングする。続いて上記第１のレジスト膜を除去した後、孔パターンに加工された第２のレジスト膜をマスクとして配線層間膜、中間ストッパ膜およびビア層間膜を順次エッチングし、接続孔を形成する。
【００１１】
次に、上記第２のレジスト膜を除去した後、溝パターンに加工された最上層膜をマスクとして配線層間膜をエッチングし、配線溝を形成する。この時、配線層間膜のエッチングは中間ストッパ膜によって止めることができる。さらに最上層膜、露出した中間ストッパ膜および露出した保護膜を除去する。
【００１２】
次に、配線溝および接続孔の内壁にバリアメタルおよび銅のシード層を順次被着した後、電解めっき法によって配線溝および接続孔を埋設するように銅膜を形成する。続いて積層表面にＣＭＰを施すことによって配線溝および接続孔以外の領域の余分な配線材料を削り、デュアルダマシン配線を形成する。
【００１３】
しかしながら、上記デュアルダマシン配線を有する半導体装置技術においては、以下の課題があることを本発明者は見いだした。
【００１４】
配線層間膜およびビア層間膜を酸化シリコン膜（以下、ＳｉＯ膜と記す）またはフッ素が添加された酸化シリコン膜（以下、ＳｉＯＦ膜と記す）などによって構成する場合、中間ストッパ膜として、通常炭化シリコン膜（以下、ＳｉＣ膜と記す）または窒化シリコン膜（以下、ＳｉＮ膜と記す）が用いられている。しかし、ＳｉＣ膜の比誘電率は５程度、ＳｉＮ膜の比誘電率は７程度であり、これら絶縁膜の比誘電率は相対的に高いため、配線層間膜およびビア層間膜に比誘電率が約４以下の低誘電率絶縁膜を用いても、フリンジ効果により配線間容量が増大してしまう。
【００１５】
また、前記アルミニウム合金膜等を用いる方法に比べて製造工程、特に絶縁膜の成膜工程が増加する。このため、製造コストおよび製品が完成するまでの時間が増加し、さらに異物増加に起因してパターン欠陥の発生による製造歩留まりの低下などが生ずる。
【００１６】
本発明の目的は、デュアルダマシン配線の配線間容量を低減することのできる技術を提供することにある。
【００１７】
本発明の他の目的は、デュアルダマシン配線を有する半導体装置のＱＴＡＴ（Ｑｕｉｃｋ Ｔｕｒｎ−ａｎｄ Ａｒｏｕｎｄ Ｔｉｍｅ）化および製造歩留まりの向上を実現することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、下層配線の上層にストッパ絶縁膜、第１の絶縁膜および第２の絶縁膜を下層から順次形成する工程と、孔パターンに加工されたレジスト膜をマスクとして第２の絶縁膜および第１の絶縁膜を順次ドライエッチングし、接続孔を形成する工程と、溝パターンに加工されたレジスト膜をマスクとして第２の絶縁膜をドライエッチングし、配線溝を形成する工程と、露出したストッパ絶縁膜をエッチングする工程と、接続孔および配線溝の内部に導電部材を埋め込む工程とを有し、第１の絶縁膜と第２の絶縁膜とは互いに材質が異なり、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、第２の絶縁膜のエッチング終点検出を行うものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法の一例を図１〜図９を用いて工程順に説明する。図１〜図５，図７〜図９に半導体基板の要部断面図、図６にドライエッチング方法を説明するための模式図を示す。なお、図６中、Ｍ１は光学式反射干渉波形モニタ、Ｍ２はプラズマ発光終点モニタ、ＤＥはドライエッチング装置、ＳＷは半導体ウエハ、ＰＬはプラズマである。
【００２３】
まず、図１に示すように、たとえばｐ−型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する。次に、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル４にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のしきい値を制御するための不純物をイオン注入してもよい。
【００２４】
次に、ゲート絶縁膜となるＳｉＯ膜、ゲート電極となる多結晶シリコン膜およびキャップ絶縁膜となるＳｉＯ膜を順次堆積して積層膜を形成し、パターニングされたフォトレジスト膜をマスクとして上記積層膜をエッチングする。これにより、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を形成する。ゲート絶縁膜５を構成するＳｉＯ膜は、たとえば熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができ、ゲート電極６を構成する多結晶シリコン膜およびキャップ絶縁膜７を構成するＳｉＯ膜は、たとえばＣＶＤ法により形成することができる。
【００２５】
次に、半導体基板１上に、たとえばＣＶＤ法でＳｉＯ膜を堆積した後、このＳｉＯ膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、フォトレジスト膜をマスクとして、ｐウェル３にｎ型不純物（たとえばリン、ヒ素）をイオン注入し、ｐウェル３のゲート電極６の両側にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。同様に、フォトレジスト膜をマスクとして、ｎウェル４にｐ型不純物（たとえばフッ化ボロン）をイオン注入し、ｎウェル４のゲート電極６の両側にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００２６】
次に、図２に示すように、半導体基板１上にスパッタ法またはＣＶＤ法でＳｉＯ膜を堆積した後、そのＳｉＯ膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１１を形成する。次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによって層間絶縁膜１１に接続孔１２を形成する。この接続孔１２は、ｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。
【００２７】
次に、接続孔１２の内部を含む半導体基板１の全面に窒化チタン膜を、たとえばＣＶＤ法で形成し、さらに接続孔１２を埋め込むタングステン膜を、たとえばＣＶＤ法で形成する。その後、接続孔１２以外の領域の窒化チタン膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１２の内部にプラグ１３を形成する。
【００２８】
続いて、層間絶縁膜１１およびプラグ１３上にストッパ絶縁膜１４を形成し、さらに配線形成用の絶縁膜１５を形成する。ストッパ絶縁膜１４は、絶縁膜１５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜１５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１４は、たとえばＳｉＮ膜とし、絶縁膜１５は、たとえばＳｉＯ膜とする。なお、ストッパ絶縁膜１４と絶縁膜１５とには次に説明する第１配線層が形成される。このため、その合計膜厚は第１配線層に必要な設計膜厚で決められる。次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによってストッパ絶縁膜１４および絶縁膜１５の所定の領域に配線溝１６を形成する。
【００２９】
次に、配線溝１６の内部に第１配線層の配線を形成する。まず、配線溝１６の内部を含む半導体基板１の全面にバリアメタル層１７を形成する。バリアメタル層１７は、たとえばタンタル、窒化チタン、窒化タンタル等で構成することができる。続いて、図示はしないが、ＣＶＤ法またはスパッタ法を用いてバリアメタル層１７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅のめっき層を形成する。シード層の膜厚は、たとえば基板平面上で１００ｎｍ程度、めっき層の膜厚は、たとえば基板平面上で６００ｎｍ程度とし、めっき層により配線溝１６の内部を埋め込む。
【００３０】
次に、配線溝１６以外の領域の銅膜（めっき層およびシード層）およびバリアメタル層１７を、たとえばＣＭＰ法により除去して、第１配線層の配線１８を形成する。
【００３１】
次に、デュアルダマシン法により第２配線層を形成する。まず、図３に示すように、第１配線層の配線１８上にキャップ絶縁膜１９、層間絶縁膜２０および配線形成用の絶縁膜２１を順次形成する。
【００３２】
キャップ絶縁膜１９および層間絶縁膜２０には、後に説明するように接続孔が形成される。キャップ絶縁膜１９は、層間絶縁膜２０に対してエッチング選択比を有する材料で構成され、たとえばＳｉＮ膜またはＳｉＣ膜とすることができる。さらにキャップ絶縁膜１９は、第１配線層の配線１８を構成する銅の拡散を防止する保護膜としての機能を有している。ＳｉＮ膜またはＳｉＣ膜は、たとえばプラズマＣＶＤ法によって形成され、その膜厚は、たとえば５０ｎｍ程度とすることができる。
【００３３】
層間絶縁膜２０は、たとえばＳｉＯＦ膜またはＳｉＯＣ膜等のＣＶＤ法で形成される比誘電率が３〜４程度の低誘電率膜、あるいはＰＡＥ（Ｐｏｌｙ Ａｒｙｌｅｎｅｅｔｈｅｒ）系材料（たとえばＳｉＬＫ膜、ＦＬＡＲＥ膜）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）系材料、ＨＳＧ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）またはＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料等の塗布法で形成される比誘電率が２〜３程度の低誘電率膜からなり、その膜厚は、たとえば４５０ｎｍ程度とすることができる。
【００３４】
同様に、配線形成用の絶縁膜２１は、たとえばＳｉＯＦ膜またはＳｉＯＣ膜等のＣＶＤ法で形成される低誘電率膜、あるいはＰＡＥ系材料、ＢＣＢ系材料、ＨＳＧ、ＭＳＱ系材料等の塗布法で形成される低誘電率膜からなるが、上記層間絶縁膜２０を構成する材料とは異なる性質を有する材料が選ばれる。絶縁膜２１には次に説明する第２配線層が埋め込まれる配線溝が形成されるため、その膜厚は第２配線層に必要な設計膜厚で決められ、たとえば４５０ｎｍ程度とすることができる。
【００３５】
次に、図４に示すように、孔パターンにパターニングされたフォトレジスト膜２２を絶縁膜２１上に形成し、このフォトレジスト膜２２をマスクとして、たとえばドライエッチング法により絶縁膜２１および層間絶縁膜２０を順次エッチングする。この際、キャップ絶縁膜１９がエッチングストッパ層として機能する。
【００３６】
次に、フォトレジスト膜２２を除去した後、図５に示すように、溝パターンにパターニングされたフォトレジスト膜２３を絶縁膜２１上に形成し、このフォトレジスト膜２３をマスクとして、たとえばドライエッチング法により絶縁膜２１をエッチングする。
【００３７】
ここで、図６に示すように、光学式反射干渉波形モニタＭ１またはプラズマ発光終点モニタＭ２を用いて、絶縁膜２１のエッチング終点検出を行うことにより、絶縁膜２１のみをエッチングする。光学式反射干渉形モニタＭ１では、エッチング時の絶縁膜２１の厚さを管理する、または絶縁膜２１と層間絶縁膜２０との接触面における干渉縞の変化を検知することによってエッチング終点の検出を行うことができる。また、プラズマ発光終点モニタＭ２では、絶縁膜２１と層間絶縁膜２０との材質の違いによるプラズマ発光中の特定スペクトルの強度変化を検知することによってエッチング終点の検出を行うことができる。
【００３８】
次に、フォトレジスト膜２３を除去した後、図７に示すように、露出したキャップ絶縁膜１８を、たとえばドライエッチング法により除去して、キャップ絶縁膜１９および層間絶縁膜２０に接続孔２４が形成され、絶縁膜２１に配線溝２５が形成される。
【００３９】
次に、接続孔２４および配線溝２５の内部に第２配線層の配線を形成する。第２配線層の配線は、バリアメタル層および主導電層である銅膜からなり、この配線と下層配線である第１配線層の配線１８とを接続する接続部材は第２配線層の配線と一体に形成される。第２配線層の配線の形成方法は、たとえば以下のように行う。
【００４０】
まず、図８に示すように、接続孔２４および配線溝２５の内部を含む半導体基板１の全面にバリアメタル層２６を形成する。バリアメタル層２６は、たとえばタンタル膜からなり、その膜厚は、たとえば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、たとえばスパッタ法で形成される。バリアメタル層２６は、窒化チタン、窒化タンタル等で構成してもよい。
【００４１】
次に、バリアメタル層２６上に銅のシード層２７を形成する。シード層２７は、たとえばＣＶＤ法またはスパッタ法で形成され、その膜厚は、たとえば基板平面上で１００ｎｍ程度である。次いで、電解めっき法を用いてシード層２７上に銅のめっき層２８を形成する。めっき層２８の膜厚は、たとえば基板平面上で６００ｎｍ程度とする。これにより接続孔２４および配線溝２５を同時に埋め込む。
【００４２】
次に、図９に示すように、ＣＭＰ法を用いてめっき層２８およびシード層２７を研磨する。銅は研磨速度が大きいので、まず先に銅の部分が除去される。さらに、研磨を継続し、絶縁膜２２上のバリアメタル層２６を除去する。これにより配線溝２５以外の領域の銅膜（めっき層２８およびシード層２７）およびバリアメタル層２６が除去されて、接続部材と一体に形成された配線２９が形成される。
【００４３】
その後、図示はしないが、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４４】
なお、本実施の形態では、半導体基板１の主面上に形成される半導体素子としてＣＭＯＳデバイスを例示したが、これに限定されるものではない。
【００４５】
このように、本実施の形態によれば、デュアルダマシン配線を形成する際、接続孔２４が形成される層間絶縁膜２０と配線溝２５が形成される絶縁膜２１との間に、本発明者が検討したデュアルダマシン配線で用いられた中間ストッパ膜（たとえばＳｉＮ膜、ＳｉＣ膜など）を設ける必要がない。
【００４６】
また、本実施の形態によれば、本発明者が検討したデュアルダマシン配線で用いられた中間ストッパ膜および最上層膜が不要となるので、少なくとも成膜工程が減り、製造時間の短縮を図ることができる。さらに上記中間ストッパ膜および最上層膜の成膜とエッチングとが不要になるので異物が減少して、パターン欠陥の発生を低減することができる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
たとえば、前記実施の形態では、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて絶縁膜のエッチング終点検出を行ったが、絶縁膜の材質の違いを検知することのできる上記モニタ以外の終点検出装置も用いることができる。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５０】
デュアルダマシン配線の製造工程において、ビア層間膜と配線層間膜との間に配線層間膜のエッチングストッパ層として機能する中間ストッパ膜を設ける必要がないので、デュアルダマシン配線の配線間容量を低減することができる。さらに製造工程数が減ることから、製造時間の短縮を図ることができ、また異物が減少してパターン欠陥の発生を低減することができるので、デュアルダマシン配線を有する半導体装置のＱＴＡＴ化および製造歩留まりの向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるエッチング方法を説明するための模式図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ ゲート電極
７ キャップ絶縁膜
８ サイドウォールスペーサ
９ ｎ型半導体領域
１０ ｐ型半導体領域
１１ 層間絶縁膜
１２ 接続孔
１３ プラグ
１４ ストッパ絶縁膜
１５ 絶縁膜
１６ 配線溝
１７ バリアメタル層
１８ 配線
１９ キャップ絶縁膜
２０ 層間絶縁膜
２１ 絶縁膜
２２ フォトレジスト膜
２３ フォトレジスト膜
２４ 接続孔
２５ 配線溝
２６ バリアメタル層
２７ シード層
２８ めっき層
２９ 配線
Ｍ１ 光学式反射干渉波形モニタ
Ｍ２ プラズマ発光終点モニタ
ＤＥ ドライエッチング装置
ＳＷ 半導体ウエハ
Claims (4)
- 半導体基板上に第１の絶縁膜および第２の絶縁膜を下層から順次形成した後、パターニングされたレジスト膜をマスクとして、前記第２の絶縁膜をドライエッチングする半導体装置の製造方法であって、
前記第１の絶縁膜と前記第２の絶縁膜とは互いに材質が異なり、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、前記第２の絶縁膜のエッチング終点検出を行うことを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上にストッパ絶縁膜、第１の絶縁膜および第２の絶縁膜を下層から順次形成する工程と、
（ｂ）孔パターンに加工されたレジスト膜をマスクとして、前記第２の絶縁膜および前記第１の絶縁膜を順次ドライエッチングする工程と、
（ｃ）溝パターンに加工されたレジスト膜をマスクとして、前記第２の絶縁膜をドライエッチングする工程と、
（ｄ）露出した前記ストッパ絶縁膜をエッチングする工程とを有し、
前記第１の絶縁膜と前記第２の絶縁膜とは互いに材質が異なり、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、前記第２の絶縁膜のエッチング終点検出を行うことを特徴とする半導体装置の製造方法。 - 配線溝内に形成された配線と、前記配線とその下層配線とを接続する接続孔内に前記配線と一体に形成された接続部材とを形成する半導体装置の製造方法であって、
（ａ）下層配線の上層にストッパ絶縁膜、第１の絶縁膜および第２の絶縁膜を下層から順次形成する工程と、
（ｂ）孔パターンに加工されたレジスト膜をマスクとして前記第２の絶縁膜および前記第１の絶縁膜を順次ドライエッチングし、接続孔を形成する工程と、
（ｃ）溝パターンに加工されたレジスト膜をマスクとして前記第２の絶縁膜をドライエッチングし、配線溝を形成する工程と、
（ｄ）露出した前記ストッパ絶縁膜をエッチングする工程と、
（ｅ）前記接続孔および前記配線溝の内部に導電部材を埋め込む工程とを有し、
前記第１の絶縁膜と前記第２の絶縁膜とは互いに材質が異なり、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、前記第２の絶縁膜のエッチング終点検出を行うことを特徴とする半導体装置の製造方法。 - 配線溝内に形成された配線と、前記配線とその下層配線とを接続する接続孔内に前記配線と一体に形成された接続部材とを形成する半導体装置の製造方法であって、
（ａ）下層配線の上層にストッパ絶縁膜、第１の絶縁膜および第２の絶縁膜を下層から順次形成する工程と、
（ｂ）孔パターンに加工されたレジスト膜をマスクとして前記第２の絶縁膜および前記第１の絶縁膜を順次ドライエッチングし、接続孔を形成する工程と、
（ｃ）溝パターンに加工されたレジスト膜をマスクとして前記第２の絶縁膜をドライエッチングし、配線溝を形成する工程と、
（ｄ）露出した前記ストッパ絶縁膜をエッチングする工程と、
（ｅ）前記接続孔および前記配線溝の内部に導電部材を埋め込む工程とを有し、
前記第１の絶縁膜と前記第２の絶縁膜とは互いに材質が異なるが、約４以下の比誘電率を有し、光学式反射干渉波形モニタまたはプラズマ発光終点モニタを用いて、前記第２の絶縁膜のエッチング終点検出を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002216024A JP2004063522A (ja) | 2002-07-25 | 2002-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002216024A JP2004063522A (ja) | 2002-07-25 | 2002-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004063522A true JP2004063522A (ja) | 2004-02-26 |
Family
ID=31937894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002216024A Pending JP2004063522A (ja) | 2002-07-25 | 2002-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004063522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560202B2 (en) * | 2005-12-28 | 2009-07-14 | Dongbu Electronics Co., Ltd. | Method for manufacturing image sensor |
-
2002
- 2002-07-25 JP JP2002216024A patent/JP2004063522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560202B2 (en) * | 2005-12-28 | 2009-07-14 | Dongbu Electronics Co., Ltd. | Method for manufacturing image sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3887282B2 (ja) | 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法 | |
| US7741228B2 (en) | Method for fabricating semiconductor device | |
| US7365009B2 (en) | Structure of metal interconnect and fabrication method thereof | |
| US7514354B2 (en) | Methods for forming damascene wiring structures having line and plug conductors formed from different materials | |
| US6372665B1 (en) | Method for forming a semiconductor device | |
| US7544602B2 (en) | Method and structure for ultra narrow crack stop for multilevel semiconductor device | |
| US7719079B2 (en) | Chip carrier substrate capacitor and method for fabrication thereof | |
| TWI497591B (zh) | 製造具有自動對準介電帽之互連結構的結構及方法 | |
| US9613880B2 (en) | Semiconductor structure and fabrication method thereof | |
| TWI452658B (zh) | 包含多變側壁輪廓的穿基板導孔 | |
| JP2003168738A (ja) | 半導体素子及びその製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JP2005142369A (ja) | 半導体装置の製造方法 | |
| US8822342B2 (en) | Method to reduce depth delta between dense and wide features in dual damascene structures | |
| TWI505431B (zh) | 半導體裝置及積體電路之製作方法 | |
| JP2007049089A (ja) | 半導体装置およびその製造方法 | |
| US10170423B2 (en) | Metal cap integration by local alloying | |
| US20080299718A1 (en) | Damascene process having retained capping layer through metallization for protecting low-k dielectrics | |
| JP3946471B2 (ja) | 半導体装置の製造方法 | |
| US10923423B2 (en) | Interconnect structure for semiconductor devices | |
| US20120199980A1 (en) | Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures | |
| JP2006216964A (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
| US20040036098A1 (en) | Semiconductor device including a capacitor | |
| JP2004063522A (ja) | 半導体装置の製造方法 | |
| US7112537B2 (en) | Method of fabricating interconnection structure of semiconductor device |