TWI452658B - 包含多變側壁輪廓的穿基板導孔 - Google Patents

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Description

包含多變側壁輪廓的穿基板導孔
本發明係有關於微電子基板(microelectronic substrates)內之穿基板導孔(through substrate vias)。尤其是，本發明有關於微電子基板內經改善之穿基板導孔的性能。
微電子結構，且特別是半導體結構(semiconductor structures)，包含了半導體元件等微電子元件(devices)。該微電子元件係配置並形成在半導體基板等微電子基板上方。該微電子元件係透過由介電質層(dielectric layers)所分隔之圖樣化導體層(patterned conductor layers)而彼此連接(connected)與內連接(interconnected)。
除了透過由介電質所分隔之圖樣化導體層對一微電子結構內之微電子元件進行連接與內連接之外，微電子結構，且特別是半導體結構，亦經常使用穿基板導孔結構。其中，穿基板導孔結構提供一微電子基板從頂側至底側之電性連接，而該微電子基板例如是一半導體基板。
當在微電子基板內使用時，穿基板導孔可提供，包含但不限於，微電子基板接地(grounding)功能以及微電子基板加偏壓(electrical biasing)功能。
雖然微電子基板內之穿基板導孔提供了寶貴之功能，但是微電子基板內之穿基板導孔並非完全沒有問題。特別是，當大致或完全地穿透過具有一增加之厚度的微電子基板時，穿基板導孔經常難以有效率地製造且以一比較窄之線寬來有效地填滿(譬如，介於約5微米至約0.1微米之範圍內)。
一般而言，導孔之許多方面，可能包含但不僅限於穿基板導孔，係在微電子製造技藝中為人所熟知。
舉例來說，Jang等人在美國專利公開號2001/0007797中教導了一方法，其在一接觸窗孔洞(contact aperture)內於一含鈦阻障層(titanium containing barrier layer)上形成一鎢導孔(tungsten via)，以便在半導體結構(semiconductor structure)裡面形成一接觸窗結構，避免接觸窗結構產生分層(delamination)。此方法包含：使用一含氟來源氣體(fluorine containing source gas)，在含鈦阻障層上形成該鎢導孔之前，於該含鈦阻障層上形成一鎢晶種層(tungsten seed layer)，並對此鎢晶種層進行退火(annealing)製程。
而且，Lim於美國專利公開號2004/0115929中教導了一方法，係在一具有改善之階梯覆蓋(step coverage)性的半導體結構內，形成一鎢導孔於該半導體結構內之一接觸窗孔洞內。此方法包含：使用一原子層沉積(ALD,atomic layer deposition)方法，先在該接觸窗孔洞內形成一氮化鎢阻障層(tungsten nitride barrier layer)。
再者，Nishimura等人在美國專利公開號2005/0023702中教導了一方法，用於在一半導體結構內之接觸窗孔洞裡面形成鎢導孔，避免在該鎢導孔內產生空隙(void)。該方法包含了鎢導孔之兩步驟沉積(two-step deposition，其中該第一步驟內所沉積之鎢裡面的晶粒(crystal grains)係為30nm或更少。
再者，Ogasawara等人在美國專利號6,943,109中教導了一方法，用於在具有相對低阻抗(resistance)與高可靠度(reliability)之一半導體結構內的孔洞裡面形成鎢導孔。該方法包含：在以鎢導孔填充該孔洞之前，以一含氟氣體來處理該孔洞。
再者，An在美國專利公開號2006/0046456中教導了一種雙重鑲嵌方法(dual damascene method)，用於在一半導體結構內形成具有改善性能之雙重鑲嵌結構。該雙重鑲嵌結構包含：在雙重鑲嵌結構之導孔部分內的鎢導孔、以及在雙重鑲嵌孔洞之內連接(interconnect)部分內的銅(copper)內連接層。
再者，Tanaka在美國專利公開號2006/0046457中教導了一方法，用於在一半導體結構內之孔洞裡面形成鎢導孔。該方法使用一氟化鎢沉積材料(tungsten fluoride deposition material)而沉積一鎢導孔，且採用沉積後清除(post deposition purge)法而從上述鎢導孔處清除氟。
此外，Jung等人在美國專利號7,022,601中教導了一方法，用於在一半導體結構內之孔洞裡面形成鎢導孔，但不產生缺陷(defects)。該方法係在鎢導孔沉積之前，使用一阻障層，其中該阻障層包括氮化矽鎢材料。
最後，Zhu等人在美國專利公開號2006/0252252中，教導了一方法，用於在一半導體結構內形成與具有改善性能之鎢導孔接觸之接觸窗層(contact layer)。該方法在形成與該鎢導孔接觸的該接觸窗層之前，先自該鎢導孔中清除鎢氧化物(tungsten oxide)。
當微電子元件與微電子結構尺寸減少且當微電子電路功能與性能需求增加時，穿基板導孔之使用便極有可能具有持續之顯著性與重要性。到最後，所需的便是具有改善性能之穿基板導孔結構，以及用於製造那些穿基板導孔結構之方法。
本發明包含了一微電子結構以及用於製造該微電子結構之方法。此微電子結構包含了位於一基板內之孔洞，其中，伴隨適當之基板處理，而在該孔洞之至少一部分內配置並形成一穿基板導孔。該孔洞與該穿基板導孔包含了一特定之側壁輪廓(sidewall profile)。該特定之側壁輪廓，向下穿透該基板，包含了：(1)在該基板之表面的第一相對寬區域(first comparatively wide region)；(2)與該第一相對寬區域相鄰之狹隘區域(constricted region)；(3)與狹隘區域相鄰之第二相對寬區域；以及(4)與該第二相對寬區域相鄰之向內變窄區域(inward tapered region)。前述之側壁輪廓使導孔輕易填入孔洞內，然而卻提供任何將導孔填入孔洞內時形成之空隙(voids)所需的幾何定位(geometric localization)。
根據本發明，一特定微電子結構包含了一基板，而該基板包含至少部分地穿透該基板之孔洞。該孔洞包含：(1)位於該基板之表面的第一相對寬區域；(2)與該第一相對寬區域相鄰之狹隘區域；(3)與該狹隘區域相鄰之第二相對寬區域；以及(4)與該第二相對寬區域相鄰之向內變窄區域，其中該些區域係發展成(progressing)至少部分地穿透該基板。
根據本發明，另一個特定微電子結構包含一半導體基板，而該半導體基板包含至少部分地穿透該半導體基板之孔洞。該孔洞包含：(1)位於該基板之表面的第一相對寬區域；(2)與該第一相對寬區域相鄰之狹隘區域；(3)與該狹隘區域相鄰之第二相對寬區域；以及(4)與該第二相對寬區域相鄰之向內變窄區域，其中該些區域係發展成(progressing)至少部分地穿透該基板。此微電子結構亦包含位於該孔洞內之導孔。
根據本發明，用於製造微電子結構之特定方法包含：形成至少部分地穿透一基板之孔洞。該孔洞包含：(1)位於該基板之表面的第一相對寬區域；(2)與該第一相對寬區域相鄰之狹隘區域；(3)與該狹隘區域相鄰之第二相對寬區域；以及(4)與該第二相對寬區域相鄰之向內變窄區域。此特定方法亦包含將導孔形成於孔洞裡面。
本發明，其包含一微電子結構以及用於製造該微電子結構之方法，係能在底下提出之描述之上下文內獲得瞭解。在下面提出之描述係能在上面所描述之圖示之上下文內獲得瞭解。因為圖示係試圖為了展示之目的，所以該圖示並不須一比例繪製。
圖1至圖10係繪示一系列之橫剖面示意圖，說明本發明特定實施例之微電子結構的製程本發明之此特定實施例包括了本發明之一較佳實施例。圖1係根據此特定較佳實施例而繪示處於製程初期階段之微電子結構的橫剖面示意圖。
圖1顯示了一半導體基板10，其包含位於該半導體基板10內之一接觸窗區域12。一蝕刻停止層(etch stop layer)14係位在包含該接觸窗區域12之半導體基板10上。一覆蓋層(capping layer)16係位於該蝕刻停止層14上。該覆蓋層16其內包含一孔洞，而該孔洞係位於該接觸窗區域12上方。一第一光阻層(first photoresist layer)18係位於該蝕刻停止層14與該覆蓋層16之暴露部分上。該第一光阻層18包含一孔洞A1，其中該孔洞A1係位於該基板10未包含該接觸窗12之部分上方。前述之半導體基板10以及上方(overlying)區域及層12/14/16/18皆可包括微電子製造技藝中習知之材料、尺寸，且可使用傳統方法形成。
本半導體基板10可包括半導體製造技藝中習知之數種半導體材料的任何一種。例如，矽(silicon)、鍺(germanium)、矽鍺合金(silicon-germanium alloy)、矽碳合金(silicon-carbon alloy)、矽鍺碳合金(silicon-germanium-carbon alloy)以及複合半導體材料(compound semiconductor materials)。複合半導體材料之例子包含砷化鎵(gallium arsenide)半導體材料、砷化銦(indium arsenide)半導體材料以及磷化銦(indium phosphide)半導體材料。
雖然此特定較佳實施例以主體半導體基板說明半導體基板10，但是本發明並不以此為限。在其它實施例中，亦可考慮使用一絕緣體上半導體(semiconductor-on-insulator)基板或一混合方位(hybrid orientation)基板作為該半導體基板10，以取代主體半導體基板。
一絕緣體上半導體基板包含：一埋入介電質層(buried dielectric layer)。其中，此埋入介電質層係介於圖1所示之半導體基板10之一基底半導體基板(base semiconductor substrtae)部分以及一表面半導體層部分之間。一混合定向基板(hybrid orientation substrate)包含由單一基板支撐之多重結晶定向半導體區域(multiple crystallographic orientation semiconductor regions)，其中，該單一基板通常包括一半導體基板。
絕緣體上半導體基板以及混合定向基板可以使用在半導體製造技藝中習知之方法來加以製造。上述習知之方法特別包含層轉換方法(layer transfer methods)、層分層方法(layer laminating methods)以及氧佈植分離方法(separation by implantation of oxygen methods)，但本發明不以此為限。
該接觸窗區域12可包括數種接觸窗材料中任一種。例如，包含半導體接觸窗材料以及導體接觸窗材料。半導體接觸窗材料可包含數種半導體材料中任一種，其係適當地且合適地被摻雜以便做為接觸窗區域。導體接觸窗材料可包含金屬、金屬合金(metal alloys)、金屬矽化物(metal silicides)以及金屬氮化物(metal nitrides)，但本發明不以此為限。一般來說，該接觸窗區域12包括一半導體接觸窗材料，例如一矽半導體接觸窗材料，其具有一介於約1至約100奈米(nanometers)之厚度，但本發明不以此為限。
雖然此實施例以包含該接觸窗區域12之半導體基板10作為例子說明，但是本發明並不限於其內部僅具有一接觸窗區域的半導體基板。在其它實施例中，半導體基板10亦可包含配置並形成於其內的半導體元件。該些半導體元件用於連接可能配置在半導體基板10內部或上方的一半導體電路。上述半導體元件可包含電阻器(resistors)、電晶體(transistors)、二極體(diodes)以及電容器(capacitors)，但本發明不以此為限。
再者，雖然此實施例再次以主體半導體基板作為半導體基板10之例子進行說明，但是，本發明之微電子結構的基底基板(base substrate)並不限定於半導體基板。在其它實施例中，上述基底基板也可以是陶瓷基板(ceramic substrates)。上述陶瓷基板可包括二氧化矽(silica)、氧化鋁(alumina)、二氧化鈦(titania)以及氧化鋯(zirconia)等陶瓷材料，但本發明不以此為限。
蝕刻停止層14包括一蝕刻停止材料。該蝕刻停止材料之組成係可同於或異於該蝕刻停止層14上的覆蓋層16。該蝕刻停止層14可包括一介電質(dielectric)蝕刻停止材料，以適當地隔離伴隨著之進一步處理而形成於圖1所示之半導體結構中的導體結構。適合的介電質蝕刻停止材料包含氧化矽材料(silicon oxide material)、氮化矽材料(silicon nitride materials)以及氮氧化矽材料(silicon oxynitride materials)，但本發明不以此為限。該蝕刻停止材料亦可使用半導體製造技藝中習知之方法而形成，特別是加熱法或電漿氧化或氮化方法(thermal or plasma oxidation or nitridation methods)、化學氣相沉積方法以及物理氣相沉積方法，但本發明不以此為限。一般來說，該蝕刻停止層14包括厚度介於約1至約100奈米之間的氮化矽蝕刻停止材料。
覆蓋層16可包括數種覆蓋材料中任一種，而上述覆蓋材料可包括該蝕刻停止層14所包括之幾種介電質材料中的任一種。然而，為了使該蝕刻停止層14具有適當之蝕刻停止性質，該蝕刻停止層14及該覆蓋層16必須包括不同之介電質材料。當該蝕刻停止層14包括如上所揭露之氮化矽材料時，該覆蓋層16經常包括厚度介於約10至約2500奈米之間的氧化矽材料。
該第一光阻層18可包括數種光阻材料中任一種，其中上述數種光阻材料係可使用半導體製造技藝中習知之傳統塗佈(coating)、曝光(photoexposure)以及顯影(development)方法而沉積與顯像(imaged)。上述光阻材料可包含正光阻材料(positive photoresist materials)、負光阻材料(negative photoresist materials)以及同時具有正光阻材料與負光阻材料之混合光阻材料(hybrid photoresist materials)，但本發明不以此為限。一般而說，該第一光阻層18包括厚度介於約100至約2000奈米之間的正光阻材料或負光阻材料。如圖1所示，該第一光阻層18亦定義一線寬介於約0.5至約50微米之間的孔洞A1。
圖2首先顯示了蝕刻該覆蓋層16與該蝕刻停止層14之結果，其係使用光阻層18當作一硬罩幕，以便在一孔洞A2內暴露一部分半導體基板10，其中該孔洞A2係由蝕刻停止層14’與一覆蓋層16’所定義。圖2之該半導體結構的橫剖面示意圖亦繪示，將該第一光阻層18從已蝕刻半導體結構剝除的結果。
前述蝕刻該覆蓋層16與該蝕刻停止層14而提供該覆蓋層16’與該蝕刻停止層14’可使用半導體製造技藝中習知之蝕刻方法與材料而實現。一般而言，包含濕式化學蝕刻(wet chemical etch)方法與材料、以及乾式電漿蝕刻(dry plasma etch)方法與材料。一般而言，以乾式電漿蝕刻方法與材料較佳，因為其通常使該蝕刻停止層14’與該帽蓋層16’所定義之該孔洞A2具有直立側壁(straight sidewalls)。而且，接著可使用具有特定組成之含氟電漿蝕刻方法而非選擇性地蝕刻含矽介電質材料，其中上述含矽介電質材料例如是氧化矽介電質材料、氮化矽介電質材料以及氮氧化矽介電質材料。
在蝕刻該覆蓋層16與該蝕刻停止層14而形成該覆蓋層16’與該蝕刻停止層14’之後，亦可使用半導體製造技藝中習知之剝除(stripping)方法與材料以剝除該第一光阻層18來加以。上述剝除方法與材料特別包含濕式化學剝除(wet chemical stripping)方法與材料、乾式電漿剝除(dry plasma stripping)方法與材料、以及濕式化學剝除方法與材料及乾式電漿剝除方法與材料之組合。
圖3係繪示形成於圖2之半導體結構上的第二光阻層20。該第二光阻層20形成了一孔洞A3，在其底部暴露了半導體基板10之一部分，而該部分係在由圖2所示之該蝕刻停止層14’與該覆蓋層16’所定義的該第二孔洞A2內完全暴露。此孔洞A3通常具有約0.4至約40微米之線寬。
該第二光阻層20可包括與圖1之第一光阻層18相似或相同的材料及厚度，且可使用半導體製造技藝中習知之方法而形成。
圖4係繪示使用該第二光阻層20做為硬罩幕而在半導體基板10’內蝕刻出孔洞A4，其中該半導體基板10’係由圖3之半導體基板10變化而來。如圖4之橫剖面示意圖所示，該孔洞A4係形成一向下指之魚雷形狀(downward pointing torpedo shape)。如圖4所示，在其它實施例中，使用該第二光阻層20做為一蝕刻光罩，理論上亦可在該半導體基板10’內形成如虛線所示之直立側壁孔洞。如圖4所示，該孔洞A4之最寬點較該理論直立側壁孔洞為寬，而其內彎之尖端處較該理論直立側壁孔洞為窄。
此特定實施例使用一特定之兩步驟蝕刻方法(two-step etch method)，以在圖4之該半導體基板10’內提供該孔洞A4，其中該孔洞A4之橫剖面示意圖如圖4所示。此特定之兩步驟蝕刻方法依序使用：(1)通常加寬該孔洞A4中央處之相對等向第一蝕刻步驟(isotropic first etch step)；以及後續緊接著之(2)相對非等向第二蝕刻步驟(anisotropic second etch step)，其係用於提供該孔洞A4深度之深矽蝕刻方法(deep silicon etch method)。
當半導體基板10’由矽半導體材料構成時，該第一蝕刻步驟使用：(1)介於約0.04至約0.1托耳(torr)之間的反應器室壓力(reactor chamber pressure)；(2)介於約2000至約3000瓦特(watts)之間的射頻電源(radio frequency source power)；(3)介於約0至約100瓦特之間的基板偏壓電源(substrate bias power)；(4)介於攝氏約0至約10度之間的基板溫度(substrate temperature)；介於每分鐘約300至約500標準立方釐米(standard cubic centimeters per minute)之間的六氟化硫流量(sulfur hexafluoride flow rate)；以及(6)介於每分鐘約30至約50標準立方釐米之間的氧氣(oxygen)流量。
在該第一蝕刻步驟之內，蝕刻時間(譬如，一般而言是約15秒，但可能會變化)以及該反應器室壓力都將會決定該孔洞A4之側壁向外下彎要素(sidewall outward bow component)。除此之外，相較於上述蝕刻氣體成分而言，該第一蝕刻步驟亦可使用其它蝕刻氣體(etchant gas)成分。
當該半導體基板10’由矽半導體材料構成時，該第二蝕刻步驟使用了：(1)介於約0.04至約0.1陶爾之間的反應器室壓力；(2)介於約1500至約2500瓦特之間的射頻電源；(3)介於約10至約250瓦特之間的基板偏壓電源；(4)介於攝氏約0至約50度之間的基板溫度；介於每分鐘約250至約350標準立方釐米之間的六氟化硫流量；以及(6)介於每分鐘約20至約35標準立方釐米之間的氧氣流量。
同樣地，相較於上述蝕刻氣體成分而言，該第二蝕刻步驟亦可使用其它蝕刻氣體成分。
前述第二蝕刻步驟係進行了約3至約10秒之期間，之後進行一沉積步驟，該沉積步驟使用：(1)介於約0.03至約0.05托耳之間的反應器室壓力；(2)介於約1500至約2000瓦特之間的射頻電源；(3)介於約0至約50瓦之間之基板偏壓電源；(4)介於攝氏約0至約50度之間的基板溫度；介於每分鐘約200至約300標準立方釐米之間的八氟環丁烷(octafluorocyclobutane)流量，持續約3至約7秒。此連續之第二蝕刻步驟與沉積步驟總共可進行約30至約90分鐘，以便提供孔洞A4所需的深度。
圖5首先顯示了從圖4之半導體結構剝除該第二光阻層20的結果。如同前述由圖1之半導體結構製造圖2之半導體結構一樣，可使用半導體製造技藝中習知之方法與材料，將該第二光阻層20從圖4之半導體結構剝除，以便提供圖5之半導體結構。
由於從圖4之半導體結構中剝除該第二光阻層20而形成圖5之半導體結構，因此從圖4所示之孔洞A4裡形成一延伸之孔洞(extended aperture)(譬如一垂直延伸之孔洞)。該延伸之孔洞包含：(1)一第一區域R1，其係一第一相對寬區域，由該覆蓋層16’與該蝕刻停止層14’所定義，具有介於約3至約50微米之線寬，且其延伸了一介於約0.3至約10微米之垂直距離；(2)一第二區域R2，其係一狹隘區域，具有介於約1至約35微米之線寬以及一介於約1至約30微米之垂直距離；(3)一第三區域R3，其係一第二相對寬區域，具有一介於約3至約50微米之線寬以及一介於約1至約200微米之垂直距離；以及(4)一第四區域，其具有一通常但不必然內彎之尖端處，且具有一介於約1至約100微米之垂直距離。每一個前述區域皆接續地鄰接並且以所列之次序深入該半導體基板10’裡。
在此實施例裡，該第一區域R1之相對寬線寬、該第三區域R3之相對寬線寬以及該第四區域R4之內彎的尖端處係有助於輕易填滿該延伸之孔洞。除此之外，在該第二區域R2內之狹隘區域係用於完全地封閉任何可能在該第三區域內形成之空隙，以及將該空隙控制在該第三區域R3裡。
在此揭露之實施例裡，該第三區域R3之側壁部分可具有如顯示之實質上彎弓形側壁(譬如，沒有側壁之任何部分成一直線)。在另一實施例中，該第三區域R3之側壁部分可具有實質上直立之側壁(譬如，所有側壁之部分係成一直線)。
而且，在第四區域R4內之內彎的尖端處可為顯著的，並且提供圖5所示之尖端(pointed tip)。在另一實施例中，在該第四區域R4內之內彎的尖端處可較不顯著，以在該第四區域內提供一鈍的尖端。
在較佳之實施例內，該第三區域R3之線寬較佳係比該第一區域R1之線寬要大，而該第一區域之線寬較佳係比該第四區域R4之線寬要大。而且，該第一區域R1之線寬較佳係為該第四區域R4之線寬的至少1.5倍(並且較佳係介於約1.3至約1.5倍)，並且該第二區域R2之線寬係不超過該第一區域R1之線寬的0.9倍(且較佳係介於約0.8至約0.95倍)。最後，該第四區域R4之線寬較佳係為一導電層之沉積厚度的約0.1至約2.0倍，該導電層係在圖5所示之半導體結構(譬如，圖6所示之導電層24)經過進一步處理之後而沉積並形成於該延伸之孔洞內。
圖6顯示了一襯層(liner layer)22，其共形地形成在圖5之半導體結構上，且未完全填滿該延伸之孔洞。圖6亦顯示其內具有空隙(void)25之導電層24，而導電層24形成於該襯層22上，並且完全地填滿該延伸之孔洞。
依據圖6所示之半導體結構的本質、設計以及預期用途，該襯層22可包括一導電襯裡材料(conductor liner material)或是一介電質襯裡材料(dielectric liner material)。介電質襯裡材料通常可選自相同族群之介電質材料，並且使用與圖1所示之該蝕刻停止層14或覆蓋層16相同之方法與材料而形成。
在半導體基板10’之相當部份需要接地的情況下，則需要使用導電材料作為襯層22。用於該襯層22之導電材料可選自包含但不僅限於某些金屬、金屬合金、金屬氮化物(metal nitrides)與金屬矽化物(metal silicides)之群組中。金屬合金、金屬氮化物與金屬矽化物在某些環境下可符合該導電層24之特定金屬。
例如，該襯層22之導電材料可為矽化物材料，但本發明並不限於此。在其它實施例中，可使用矽化鎢(tungsten silicide material)材料當作導電層24之襯層22，其中該導電層24包括一鎢材料。上述矽化鎢材料可使用原子層化學氣相沉積方法(atomic layer chemical vapor deposition method)進行沉積，以具有較佳黏著性，其依次使用了例如六氟化鎢(tungsten hexafluoride)的鎢來源材料以及例如矽烷(silane)的矽來源材料。一般來說，該襯層22之厚度介於約1至約50奈米之間。
導電層24包括一導電材料。雖然依照上面之揭露，該導電層24可由幾個導電材料之任何一個構成，其包含但不僅限於幾個金屬與金屬合金之任何一個，但該導電層24通常包括一鎢材料。一般而言，上述鎢材料較佳係使用化學氣相沉積方法沉積，但是本發明並不限於此。
如圖6內之虛線框所示，此導電層24沉積或形成後可能具有一空隙25，但是由於延伸之孔洞具有不規則側壁曲率(irregular sidewall curvature)，所以此空隙25係被控制在該延伸孔洞之第二相對寬區域R3裡。
圖7係繪示將圖6之半導體結構平坦化而提供複數個襯層22’的結果；其中一個接觸該接觸窗區域12，另一個深入至該半導體基板10’裡。將圖6之半導體結構平坦化而提供圖7之半導體結構的步驟，亦在每個襯層22’上形成導電層24’。使用半導體製造技藝中習知之平坦化方法與材料，可將圖6之半導體結構平坦化而形成圖7之半導體結構。特別是包含機械平坦化方法(mechanical planarizing methods)以及化學機械研磨平坦化方法(chemical mechanical polish planarizing methods)。化學機械研磨平坦化方法通常較為常見。
圖8顯示了複數個第一內連接層(first interconnect layers)26，其係以接觸該複數個導電層24’的方式而配置並形成。該複數個第一內連接層26亦包括一導電材料，其中該導電材料通常可選自包含但不僅限於金屬、金屬合金、金屬氮化物以及金屬矽化物導電材料的群組。通常，該複數個第一內連接層26包括一厚度介於約300至約1000奈米之銅(copper)內連接材料，，但是本發明並不限於此。該複數個第一內連接層26可使用半導體製造技藝中習知之方法與材料。上述方法包含但不僅限於半導體製造技藝中伴隨著毯狀層沉積方法(blanket layer deposition)的微影與蝕刻方法。
對接著，對圖8所示之半導體基板10’、襯層22’與導電層24’進行背側平坦化(backside planarzing)製程，以得到圖9所示之半導體基板10’’、襯層22’’以及導電層24’’。上述背側平坦化製程係自該半導體基板10’移除一介於約0.1至約10微米之厚度，另一方面留下襯層22’’與導電層24’’兩者之暴露部分。上述背側平坦化製程亦可使用半導體製造技藝中習知之方法而實現。此些方法亦可包含機械研磨平坦化方法以及化學機械研磨平坦化方法。然而，在從半導體基板10’移除一定量之半導體材料而形成半導體基板10’’時，至少有一部分係使用機械研磨平坦化方法。
圖10係繪示一導電層24’’形成後與該第二內連接層28之外露底部接觸。此第二內連接層28可包括材料、尺寸以及製造方法相似於、相等於或相同於用來製造圖8所示之複數個第一內連接層26者。
圖10係繪示根據本發明第一較佳實施例之半導體結構的概略橫剖面圖。此半導體結構包含一穿基板導孔24’’，其中穿基板導孔24’’從半導體基板10’’之前側貫穿至半導體基板10’’之背側。穿基板導孔24’’係形成在圖10之半導體基板10’’裡的一孔洞內，其中穿基板導孔24’’具有一不規則側壁輪廓。從圖10所示之半導體結構的頂部表面貫穿至底部表面，該不規則側壁孔洞包含：(1)一第一相對寬區域，側邊由覆蓋層16’與蝕刻停止層14’所界定；(2)一狹隘區域，低於該第一相對寬區域並與其相鄰接；(3)一第二相對寬區域，低於該狹隘區域並與其相鄰接；以及(4)一向內變窄區域，低於該第二相對寬區域並與其相鄰接。
在此特定之較佳實施例中，該孔洞之第一相對寬區域有助於有效地將穿基板導孔24’’填入該孔洞。該狹隘區域係用於將該第二相對寬區域裡可能形成之任何空隙的表面封閉。該第二相對寬區域因為本身線寬增加，而使該孔洞之填充更容易。最後，該向內變窄區域有助於簡單地填滿該孔洞之至少一底部部分，而不會在填入該孔洞內之該導孔內形成一空隙。雖然此實施例說明了在一半導體基板內僅有單一孔洞與穿基板導孔24’’之本發明，但是，本發明並不以此為限。在其它實施例中，單一基板內亦可形成多數個尺寸相似或尺寸相等之孔洞與相應之導孔，而此單一基板例如是一單一半導體基板。
本發明之較佳實施例係作為本發明之例示而非本發明之限制。在不脫離本發明之精神與範圍內，熟習此技藝之人士當可依照此較佳實施例對一半導體結構之方法、材料、結構與尺寸做修正與修改，而提供符合本發明之微電子結構或半導體結構。本發明係以隨附之申請專利範圍為準。
10、10’、10’’．．．半導體基板
12．．．接觸窗區域
14、14’、14’’．．．蝕刻停止層
16、16’．．．覆蓋層
18、18’．．．光阻層
20．．．第二光阻層
22、22’、22’’．．．襯層
24、24’．．．導電層
25．．．空隙
26．．．第一內連接層
A1、A2、A3、A4．．．孔洞
R1/R2/R3/R4．．．第一區域/第二區域/第三區域/第四區域
本發明之目的、特色與優點在最佳實施例之描述之上下文內能夠獲得瞭解，如在底下提出的一般。較佳具體實例之描述係能在伴隨之圖示之上下文內獲得瞭解，其形成了此揭露之一重要部分：
圖1至圖10係繪示一系列之橫剖面示意圖，說明本發明特定實施例之微電子結構的製程。
10’’．．．半導體基板
12．．．接觸窗區域
14’’．．．蝕刻停止層
16’．．．覆蓋層
22’、22’’．．．襯層
24’．．．導電層
26．．．第一內連接層
28．．．第二內連接層

Claims (30)

  1. 一種微電子結構，其包括：一基板，包含至少部分地穿透該基板之一孔洞；該孔洞之一第一相對寬區域，其係位於該基板之一上表面上方，其中該第一相對寬區域的側壁係由一介電層所提供，該第一相對寬區域係穿透該介電層而存在，其中該第一相對寬區域的該等側壁係與構成該第一相對寬區域的一底部表面之該基板的該上表面的一部份完全垂直並與其直接接觸，且其中該基板的該上表面的該部分之一外周圍鄰接於該第一相對寬區域的該等側壁之一最底部周圍；該孔洞之一狹隘區域，其係與該第一相對寬區域相鄰，其中該狹隘區域係在一開口開始穿透該基板的該上表面的該部分並延伸進入該基板，該狹隘區域具有比該第一相對寬區域的一寬度窄之一寬度，其中該基板的該上表面的該部分連續地環繞該開口，且該開口係與該基板的該上表面的該部分之該外周圍側向地間隔；該孔洞之一第二相對寬區域，其係與該狹隘區域相鄰並且該狹隘區域更延伸進入該基板，其中該第二相對寬區域具有比該狹隘區域寬之一較寬寬度；該孔洞之一向內變窄區域，其係與該第二相對寬區域相鄰；以及填充於該孔洞之一導電材料，其具有由在該第二相對寬區域中的該導電材料內所界定之一空隙，且該空隙係與該基板間隔開。
  2. 如請求項1所述之微電子結構，其中該基板包括一半導體基板。
  3. 如請求項1所述之微電子結構，其中該基板包括一陶瓷基板。
  4. 如請求項1所述之微電子結構，其中該第二相對寬區域具有一實質上直平之側壁。
  5. 如請求項1所述之微電子結構，其中該第二相對寬區域具有一向外彎之側壁。
  6. 如請求項1所述之微電子結構，其中：該狹隘區域具有一深入該基板之深度，介於約1至約35微米之間；該第二相對寬區域具有一深入該基板之深度，介於約1至約200微米之間；該變窄區域具有一深入該基板之深度，介於約1至約100微米之間。
  7. 如請求項1所述之微電子結構，其中：該第二相對寬區域具有一線寬(linewidth)，大於該第一相對寬區域；以及該第一相對寬區域具有一線寬，大於該變窄區域。
  8. 如請求項1所述之微電子結構，其中含有該導電材料的該孔洞提供穿透該基板之一導孔。
  9. 如請求項1所述之微電子結構，更包括一介電質襯層，位於插介在該基板與該導電層間之該孔洞內。
  10. 如請求項1所述之微電子結構，更包括一導電體襯層，位於插介在該基板與該導電層間之該孔洞內。
  11. 一種半導體結構，其包括：一半導體基板，包含至少部分地穿透該半導體基板之一孔洞：該孔洞之一第一相對寬區域，其係位於該半導體基板之一上表面，其中該第一相對寬區域的側壁係由一介電層所提供， 該第一相對寬區域係穿透該介電層而存在，其中該第一相對寬區域的該等側壁係與構成該第一相對寬區域的一底部表面之該基板的該上表面的一部份完全垂直並與其直接接觸，且其中該基板的該上表面的該部分之一外周圍鄰接於該第一相對寬區域的該等側壁之一最底部周圍；該孔洞之一狹隘區域，其係與該第一相對寬區域相鄰，其中該狹隘區域係在一開口開始穿透該基板的該上表面的該部分並延伸進入該基板，該狹隘區域具有比該第一相對寬區域的一寬度窄之一寬度，其中該半導體基板的該上表面的該部分連續地環繞該開口；該孔洞之一第二相對寬區域，其係與該狹隘區域相鄰並且該狹隘區域延伸更進入該基板，其中該第二相對寬區域具有比該狹隘區域寬之一寬度；該孔洞之一向內變窄區域，其係與該第二相對寬區域相鄰；以及填充於該孔洞之一導電材料，其具有由在該第二相對寬區域中的該導電材料內所界定之一空隙，且該空隙與該基板間隔開；其中含有該導電材料之該孔洞提供穿透該基板之一導孔。
  12. 如請求項11所述之半導體結構，其中：該第一相對寬區域具有一深入該半導體基板之深度，介於約0.3至約10微米之間；該狹隘區域具有一深入該半導體基板之深度，介於約1至約35微米之間；該第二相對寬區域具有一深入該半導體基板之深度，介於約1至約200微米之間； 該變窄區域具有一深入該半導體基板之深度，介於約1至約100微米之間。
  13. 如請求項11所述之半導體結構，其中：該第二相對寬區域具有一線寬，大於該第一相對寬區域；以及該第一相對寬區域具有一線寬，大於該向內變窄區域。
  14. 如請求項11所述之半導體結構，更包括一介電質襯層，位於插介在該基板與該導孔間之該孔洞內。
  15. 如請求項11所述之半導體結構，進一步包括一導電體襯層，位於插介在該基板與該導孔間之該孔洞內。
  16. 如請求項15所述之半導體結構，其中該導電體襯層包括一鎢矽化物材料並且該導孔包括一鎢材料。
  17. 一種用於製造微電子結構之方法，包括下列步驟：於一半導體基板上形成至少一介電層；於該至少一介電層中形成一第一開口至該半導體基板之一對應下面部分，其中該第一開口提供一導孔之一第一寬度部分；形成一蝕刻遮罩，其具有使該半導體基板的該對應下面部分的一部分暴露之第二開口，其中該第一開口具有比該第二開口寬之一較寬寬度；以一等向蝕刻使該導孔延伸入該半導體基板，以提供一第二寬度部分和一第三寬度部分，其中該第二寬度部分和該第三寬度部分之每一者的一寬度係藉由經蝕刻的半導體基板側壁而界定，該第二寬度部分係比該第一寬度部分窄，該第三寬度部分係比該第二寬度部分寬且存在於比該第二寬度部分深之該半導體基板的一較深深度； 非等向蝕刻該導孔至一最終深度，該最終深度具有一第四寬度部分，其係由該半導體基板的一最終深度蝕刻部分的側壁所界定，其中該第四寬度部分係在該半導體基板的一深度，其存在於比該第三寬度部分深之一深度且具有比該第一寬度部分窄之一較小寬度；移除該蝕刻遮罩；以及以一導電材料填充該導孔。
  18. 如請求項17所述之方法，其中該等向蝕刻僅使用一蝕刻程序，而且該非等向蝕刻使用了一蝕刻程序與一沉積程序。
  19. 如請求項18所述之方法，其中於該等向蝕刻步驟內之該蝕刻程序以及該非等向蝕刻步驟內之該蝕刻程序使用了相同之蝕刻氣體組合物。
  20. 如請求項17所述之方法，更包括：於經蝕刻的該等半導體基板側壁上形成一襯層，以及該襯層係在以該導電材料填充該導孔之前形成於該半導體基板的該最終深度蝕刻部分的該等側壁 上。
  21. 如請求項20所述之方法，其中該襯層與該導電材料包 括至少部分相同之材料。
  22. 如請求項20所述之方法，其中該襯層為一共形層。
  23. 如請求項17所述之方法，其中該第一寬度部分具有在該半導體基板的表面上方從約0.3至約10微米之一高度；該第二寬度部分具有伸入該半導體基板之範圍從約1至約35微米之一深度；該第三寬度部分具有伸入該半導體基板之範圍從約1至約200微米之一深度；以及該第四寬度部分具有伸入該半導體基板之範圍從約1至約100微米之一深度。
  24. 如請求項17所述之方法，其中該第二寬度部分具有一實質上直平之側壁。
  25. 如請求項17所述之方法，其中該第三寬度部分具有一向外彎之側壁。
  26. 如請求項17所述之方法，其中該第四寬度部分係變窄。
  27. 如請求項26所述之方法，其中該第四寬度部分具有一圓形基底。
  28. 如請求項17所述之方法，其中該第一寬度部分的一寬度係被選擇來促使用該導電材料填充該導孔。
  29. 如請求項17所述之方法，其中該第二寬度部分的一寬度係被選擇來在以該導電材料填充該導孔期間提供一夾止區域，其中該夾止區域在該導孔的該第三寬度部分前面之深度妨礙一空隙於該基板中形成。
  30. 如請求項17所述之方法，其中以一導電材料填充該導孔之步驟包含在該第三相對寬區域中的該第三該導電材料中形成一空隙，且該空隙與該基板間隔開。
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