JP5117698B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に半導体基板の両側から掘り込みを設けて電気的に接続する両面基板ビアホールを有する半導体装置に関する。
半導体装置、特に高周波トランジスタや高周波信号を扱うアナログ集積回路の半導体チップでは、一般的に接地配線としてワイヤボンディングに代えて、基板ビアホール（via-hole）が用いられる。基板ビアホールは、半導体基板に貫通孔を設けて金属メッキを施した配線により、表面に形成された半導体素子の接地配線を形成するものである。ワイヤボンディングではワイヤの湾曲がインダクタ成分となり、ワイヤの細さが抵抗成分となるため、半導体チップ上での接地電位が不安定になり、高周波性能が得難くなる。そこで基板ビアホールにより太く短い配線で裏面の接地面と表面に形成される半導体素子とを接続することで、インダクタ成分や抵抗成分を抑制して半導体チップ上の接地電位させる。これによって、半導体装置の高周波性能を向上させることが可能である。
基板ビアホールは、エッチングによって半導体基板に掘り込みを形成し、その掘り込みに金属メッキを施すことで形成される。この掘り込みを設ける方法によって基板ビアホールは、およそ次の３種類に分類される。第１の方法は、半導体素子が設けられる表面側から掘り込みを形成する。この第１の方法で形成された基板ビアホールを表面基板ビアホールと称す。第２の方法は、半導体基板の裏面側から掘り込みを形成する。この第２の方法で形成された基板ビアホールを裏面基板ビアホールと称す。第３の方法は、半導体基板の両面から掘り込みを形成する。この第３の方法で形成された基板ビアホールを両面基板ビアホールと称す。
この中で古いものは裏面基板ビアホールである。初期の半導体基板のエッチングは溶液による湿式であった。この湿式エッチングでは、フォトレジスト膜マスクからの掘り込みが等方的なアンダーカットで行われる。そして、形成される掘り込みの断面形状は台形であった。このため、表面側の開口領域は、裏面側の開口部よりも狭くなる。また、裏面基板ビアホールでは、エッチングマスクとなるフォトレジスト膜を裏面に設けるために、表面側のマークを基に、裏面側に形成されるフォトレジスト膜用のエッチングマスクの位置合わせを裏面側から行う特殊な裏面露光装置が必要であった。
その後、高密度プラズマによる高速ドライエッチング技術が発達し、半導体基板を垂直形状に掘り込むことが可能となった。そして、表面側から表面基板ビアホールが形成されるようになった。表面基板ビアホールを形成する場合、特殊な裏面露光装置を用いる必要がなく、一般的なステッパ露光装置を用いてビアホールを形成する。つまり、表面側に形成されたフォトレジスト膜マスクのパターンに基づきビアホールを形成する。しかし、ドライエッチングによって削り取られるフォトレジスト膜の厚さと掘り込まれる半導体チップの領域の厚さとの比（選択比）が低いと、半導体基板の厚さに対して厚いフォトレジスト膜が必要となる。この場合、フォトレジスト膜の厚みの影響により開口パターンの解像性が悪くなり、微細な開口を設けることが難くなる問題があった。
そこで両者を折衷したものが両面基板ビアホールである。表面側は微細な解像性が得られる厚さのフォトレジスト膜を用いる。そして、基板の途中までドライエッチングで掘り込み、メッキ金属を設ける。さらに、裏面側から緩い精度で掘り込みを設ける。そして、裏面側からの掘り込みに形成された接地配線と表面側からの掘り込みに形成された配線とを接続する。つまり、両面基板ビアホールは、表面からの加工と裏面からの加工が必要であるため、工程数や工期が増加する問題があった。しかしながら、両面基板ビアホールは、表面側から高精度な掘り込みを行うことが可能であるため、半導体チップの高密度化を実現することが可能である。
半導体基板の湿式のエッチング方法では、過酸化水素水と、酸またはアルカリとの混合溶液が用いられる。この方法ではまず、過酸化水素水が半導体結晶を酸化する。そして、その酸化物を酸またはアルカリが溶解する。酸としては、半導体がＳｉの場合は弗酸が用いられる。一方、半導体がＧａＡｓ又はＩｎＰ等の化合物の場合は、硫酸又はリン酸等が用いられる。しかし、エッチングの反応熱により温度が上昇した場合、フォトレジスト膜の密着が緩みアンダーカットが進む問題がある。このため、酸を水で希釈してエッチング速度を抑える必要があった。
一方、半導体基板のドライエッチングでは、塩素（Ｃｌ）系ガス又は臭素（Ｂｒ）系ガスが用いられる。初期のドライエッチングでは、平行平板型の反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が用いられた。この後、エッチング速度を高めるため、高密度プラズマ型のドライエッチング装置が開発された。この高密度プラズマ型の装置はマイクロ波の電子サイクロトロン共鳴を用いたＥＣＲ型（Electron Cyclotron Resonance）、誘導結合放電方式のＩＣＰ型（Inductively Coupled Plasma）に大別される。さらに、Ｈｅガスによって基板台を強制冷却する方法により、高速で垂直なドライエッチングが可能となった。
しかし、塩素系ガスのドライエッチングでは、Ｓｉ、ＧａＡｓ、ＩｎＰ等の半導体を高速にエッチングできるが、同時に、配線金属としてのＡｌ、Ａｕ、Ｃｕ等もエッチングする欠点がある。両面基板ビアホールで表面側の掘り込みにこれら配線金属を設けて裏面から塩素系ドライエッチングを行なうと、先に表面側に設けた配線金属もエッチングされることになる。
従来例１として、両面基板ビアホールを有する電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を開示する（特許文献１）。図１９は、従来例１にかかる両面基板ビアホールを有する電界効果トランジスタの構成を示す上面図及び断面図である。図１９（ａ）は電界効果トランジスタの上面図を示すものであり、図１９（ｂ）は電界効果トランジスタの断面図を示すものである。図１９（ｂ）に示すように、従来例１の電界効果トランジスタは、ＧａＡｓ基板１０１の表面に設けられたＦＥＴの活性層領域１０２の下側の裏面が、台形形状に掘り込まれている（断面１１０）。また、この掘り込みは、ＧａＡｓ基板１０１の一端から他端に至るように帯状に掘り込まれて薄くされる。そして、裏面全面に接地電極１０９が設けられる。組立行程においてＧａＡｓ基板１０１を金属台へ搭載する場合、ろう材が裏面の掘り込み部に入り込み塞がれる。これによって、従来例１の電界効果トランジスタは、発熱するＦＥＴ活性層領域の基板を薄くして、この領域の熱抵抗を低減することが可能である。ソース電極１０７は横方向に引き出されてパッド部が設けられる。このパッド部の下には基板ビアホール１０８がある。そして、基板ビアホール１０８は、裏面の掘り込まれて薄くされた領域で接地電極１０９に接続される。
一方、入力のゲート電極１０３と出力のドレイン電極１０４は、掘り込まれず厚いままの半絶縁性ＧａＡｓ基板１０１上へ整合回路１０５として引き出されるとともにボンディングパッド１０６が各々に設けられる。そして、整合回路１０５の基板厚が厚いために損失も少ない。また、整合回路１０５は、削除部テーパー部１１１の傾斜に対応して線路がテーパー状（テーパー部１１２）に形成される。これによって、整合回路１０５のインピーダンスが一定に保たれており、整合性は損なわない。
従来例２として、従来の半導体装置の製造方法を開示する（特許文献２）。図２０は、従来例２にかかる両面基板ビアホール部を製造する工程を示す断面図である。図２０において、従来の半導体装置は、ＧａＡｓ基板１２１、第１のビアホール１２２、第２のビアホール１２３、第１のビアホール内部金属層１２４、下地無電解ニッケルメッキ層１２５、フォトレジスト層１２６、無電解ニッケルメッキ層１２７、電解金メッキ層１２８、突起削り取り部分１８１を備えている。
まず、図２０（ａ）に示されるように、ＧａＡｓ基板１２１の第１の面側から約深さ３０μｍの第１のビアホール１２２をＲＩＥ法等によって形成する。その内部には、金属層１２４を電解金（Ａｕ）メッキにより形成する。その後、ラッピング、ポリッシング等によって、ＧａＡｓ基板１２１を厚さが１００μｍ程度になるように薄く加工する。続いて、ＧａＡｓ基板１２１の第１の面とは反対側の第２の面側から第２のビアホール１２３を化学エッチング等により形成する。このとき、第２のビアホール１２３は、第１のビアホール１２２内部の金属層１２４の底部が露出するように形成される。
次に、図２０（ｂ）に示される行程に進む。この行程では、第２のビアホール１２３の内面を含むＧａＡｓ基板１２１の第２の面全面にパラジウム（Ｐｄ）活性化を行なう。その後、無電解ニッケル（Ｎｉ）メッキを行ない、下地無電解Ｎｉメッキ層１２５を形成する。その後、写真製版によって第２のビアホール１２３の開口部を除くＧａＡｓ基板１２１の第２の面全面をフォトレジスト層１２６等でマスクする。続いて、Ｐｄ活性化を行なわずに無電解Ｎｉメッキ液で処理を行なう。これによって、第２のビアホール１２３の内部に露出している下地無電解Ｎｉメッキ層１２５を触媒として化学還元が行なわれる。上記処理を施すことで、第２のビアホール１２３の内部に無電解Ｎｉメッキ層１２７が充填される（図２０（ｃ）参照）。次に、フォトレジスト層１２６を除去する。そして、基板１２１の第２の面全面に電解Ａｕメッキ層１２８を形成する。その後、第２のビアホール１２３の充填層１２７の起伏により生ずる突起部１８１を研磨して削り取る（図２０（ｄ）参照）。
従来例２の半導体装置は、ビアホールの掘り込みを、表面側がＲＩＥ法等、裏面側が化学エッチング等によって形成する。また、ビアホール配線は、表面側が電解金（Ａｕ）メッキ、裏面側が無電解Ｎｉメッキである。
従来例３として、従来の半導体装置の製造方法を開示する（特許文献３）。図２１は、従来例３にかかる両面基板ビアホール部を製造する各工程における半導体装置の断面図である。図２１（ｅ）に示されるように、完成された半導体装置は、ＧａＡｓ等からなる半導体基板２０２、半導体基板２０２の主面側に形成されたオーミック電極２０４、絶縁膜２０６、バリアメタル付きビアホール下地電極２１０、ビアホール電極２１２、及び半導体基板２０２の裏面側に形成された裏面ビアホール電極２１４を備えている。以下に、この半導体装置の製造工程を工程毎の断面図を参照して説明する。
まず、図２１（ａ）に示される第１の工程について説明する。第１の工程では、半導体基板２０２上にリフトオフ法を用いてオーミック電極２０４を形成する。そして、このオーミック電極２０４上にＣＶＤ法を用いて絶縁膜２０６を形成する。続いて、絶縁膜２０６にコンタクトホール２２０の開口を形成して、オーミック電極２０４の表面を露出させる。
次に、図２１（ｂ）に示される第２の工程について説明する。第２の工程では、オーミック電極２０４上であって、かつ、コンタクトホール２２０の内側に位置する領域に、開口パターンが形成されるレジスト２０８を設ける。そして、このレジスト２０８をマスクとして、イオントリミング等のドライエッチングを行う。これにより、半導体基板２０２の表面が露出される。さらに、このレジスト２０８をマスクに、ＲＩＥで半導体基板２０２を所定の深さに達するまでドライエッチングする。これによりビアホール２２６が形成される。この後、マスクとしたレジスト２０８を除去する。
次に、図２１（ｃ）に示される第３の工程について説明する。第３の工程では、まず、レジスト２０８を再構成する。レジスト２０８は、ビアホール２２６とオーミック電極２０４の一部とが露出し、かつ、絶縁膜２０６が覆われるように形成される。そして、ＷＳｉ等のバリアメタル膜２１０を半導体チップ全面に堆積させる。このバリアメタル膜２１０は、ビアホール２２６の内壁、露出したオーミック電極２０４、レジスト２０８を覆う。そして、バリアメタル膜２１０の上に、レジスト２０８の開口パターンより広い開口パターンを有するレジスト（図示せず）を形成する。このレジストをマスクに、ビアホール電極２１２を電界メッキ法により形成する。
次に、図２１（ｄ）に示される第４の工程について説明する。第４の工程では、まずバリアメタル膜２１０上に形成されたレジストを除去する。続いて、ビアホール電極２１２をマスクに露出したバリアメタル膜２１０を除去する。その後、露出したレジスト２０８を除去する。そして、半導体基板２０２の裏面から、ビアホール２２６の底部のバリアメタル膜２１０が露出するように、裏面ビアホール２３２を形成する。
次に、図２１（ｅ）に示される第５の工程について説明する。第５の工程では、裏面ビアホール２３２の内部を含む半導体基板２０２の裏面に、裏面ビアホール電極２１４を電界メッキ法で形成する。以上の工程によって従来例３の半導体装置が得られる。
従来例３の半導体装置は、表面側のビアホール電極２１２の下地としてバリアメタル膜２１０はＷＳｉとされ、ビアホール電極２１２とオーミック電極２０４との相互拡散を防止することを目的とする。
特開昭６０−１３４４８３号公報 特開平３−９９４７０号公報 特開２００４−１２８３５２号公報
上述のように、従来の塩素系ガスを用いるドライエッチングによる両面基板ビアホールの形成においては、裏面側からエッチングする際、裏面側のビアホールの、ＧａＡｓ、Ｓｉ等の半導体基板のみでなく、表面側のビアホールに埋め込まれたＡｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＷＳｉ等の配線材料もエッチングされてしまう。このように、表面側のビアホールに埋め込まれたビア配線がエッチングされた場合、配線が断線する原因になる問題点があった。
本発明にかかる半導体装置は、半導体基板の第１の面に形成される半導体素子と、前記半導体基板の前記第１の面に凹状に形成される第１のビアホール内に設けられる阻止膜と、前記阻止膜に接して前記半導体素子の電極に接続される第１のビア配線と、前記半導体基板の第１の面と対向する第２の面に前記阻止膜に達するように凹状に形成される第２のビアホール内に形成され、前記第１のビア配線と前記阻止膜を介して電気的に接続され、前記第２の面に形成される配線の一部となる第２のビア配線と、を備え、前記阻止膜は、少なくとも１種類以上の第８族元素を含むことを特徴とする。
本発明にかかる半導体装置によれば、第１のビア配線と第２のビア配線とは阻止膜を介して電気的に接続される。また、この阻止膜は、元素周期表における８族元素の鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）を含むものである。そして、これら８族元素は全て金属で、良好な導電性を示す。ここで、半導体素子を第１の面（例えば、半導体基板の表面）に形成した後、凹状の第１のビアホール（例えば、表面ビアホール）を形成し、その表面ビアホール内に阻止膜が表面ビアホールに接するように第１のビア配線（例えば、表面ビア配線）を形成する。その後、対向する第２の面から凹状の第２のビアホール（例えば、裏面ビアホール）及び第２のビア配線（例えば、裏面ビア配線、あるいは裏面電極）を、第１のビア配線側に形成された阻止膜に達するように形成する。これによって、金属である阻止膜を介して第１のビア配線と第２のビア配線が電気的に接続される。
本発明により、両面基板ビアホールを有する半導体装置を確実に製造できる構造を得ることができる。
本発明においては、裏面からの塩素系ガスを用いるドライエッチングが、表面の配線に及ばないように阻止膜を用いる。阻止膜には第８族元素の金属が適している。このことは、本発明の原理とも関係することであり、以下に説明する。
半導体基板材料のＳｉ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＣ等は、塩素（Ｃｌ）系ガスや臭素（Ｂｒ）系ガスを用いてドライエッチングできる。このドライエッチングには、反応性イオンエッチングもしくは平行平板型と呼ばれ、２枚の平行な電極の間に高周波電力を加えるものがある。この装置は、例えば陰極（カソード）側に正イオンが集中して高電界部（イオンシース）が生じる。そして、この陰極上にウエハを置くと、スパッタリングと反応性プラズマによりドライエッチングが行われる。
最近ではスパッタリング性を弱め、反応性を高めた高密度プラズマ型のドライエッチング装置が開発され、高速なエッチングが可能になっている。高密度プラズマ型の装置は、マイクロ波の電子サイクロトロン共鳴を用いたＥＣＲ型、誘導結合放電方式のＩＣＰ型に大別される。しかしＥＣＲ型は数ＧＨｚの超高周波電源を必要とするため、数十ＭＨｚの高周波電源を使用するＩＣＰ型が主流になっている。
一方、元素周期表で８族の元素は金属である。８族の元素は数百℃程度の温度では安定で、反応性が低い。このため、これらの金属は特殊な部品の電極等に使用されることで注目されている。８族の元素としては、元素番号２６番の鉄（Ｆｅ）、２７番のコバルト（Ｃｏ）、２８番のニッケル（Ｎｉ）、４４番のルテニウム（Ｒｕ）、４５番のロジウム（Ｒｈ）、４６番のパラジウム（Ｐｄ）、７６番のオスミウム（Ｏｓ）、７７番のイリジウム（Ｉｒ）、７８番の白金（Ｐｔ）の９種類が挙げられる。Ｆｅ、Ｃｏ、Ｎｉは磁性素子に利用され、Ｎｉ、Ｒｕ以下は半導体素子やキャパシタ等の電極材料に利用される。しかし、これら８族元素の金属は、一般的に金属のドライエッチングに用いられる塩素系や臭素系のガスではエッチングされにくい。８族の元素は８価で共有結合が強く、そのままでは安定であり、イオン性を示し難い。このため、７Ｂ族のＣｌやＢｒに対してエッチングされ難いと考えられる。一方、これら８族元素の金属をマスク材として利用することは可能である。しかし、このマスク材を除去することが難しいため、簡単な実験以外に利用されることは少なかった。
８族元素の金属をドライエッチングする方法は、基本的に物理的なスパッタリングである。代表的な方法としてはＡｒイオンを電界加速するイオンミリングがある。また、平行平板型のＲＩＥで陰極側にウエハを置くことでスパッタリング効果がある。このスパッタリングによる加工では半導体素子に、絶縁膜を介しても飛散するイオンの衝撃が加わるため、半導体素子が損傷する欠点があった。
また、最近では８族元素の金属を低損傷で加工する反応性ドライエッチング装置が開発されている。この反応性ドライエッチング装置は、高密度プラズマ型で、基板の温度を２００〜３００℃に加熱することで化学反応性を高めるものである。逆に、基板の温度を水冷等で０℃近くに冷却すれば、エッチングされ難くなる。
また、８族元素の鉄（Ｆｅ）等は酸素と結合してＦｅ２Ｏ３やＦｅ４Ｏ３の反応物を生じ、２価や３価の正イオンの特性を示す。このためエッチングガスに元素周期表の６Ｂ族である酸素（Ｏ）や硫黄（Ｓ）の成分を加えると、これらの成分と８族元素の成分との反応物が生じる。そしてＯやＳがさらにＣｌやＢｒと置き換わることでＣｌやＢｒと８族元素の成分と７Ｂ族の成分の反応物が生じる。これにより、８族元素の金属のドライエッチングが可能になる。ただし、これらは仲介工程を有するエッチングであるため、エッチング速度は遅い。
ここで、本発明に用いられる９種類の８族元素膜と半導体基板のエッチング選択性について説明する。図１にマスク材のエッチング選択比を調べるために形成された半導体基板の断面図を示す。図１（ａ）に示す断面図は、エッチング前の半導体基板の断面図である。図１（ａ）にされるように、半導体基板（ウエハ）８７の表面に、８族元素の金属膜９０を厚さ１００ｎｍ（＝０．１μｍ）となるようにスパッタ堆積したものである。この金属膜９０には、段差測定用針の針先が入るような数ｍｍの幅を有する開口８８が設けられている。この開口８８は、開口を有するフォトレジスト膜を設けた後、ＡｒイオンミリングもしくはＲＩＥスパッタリングにより８族元素の金属膜９０をエッチング除去して半導体面を露出させ、フォトレジスト膜を除去することで形成される。このようにして、準備された半導体基板８７をドライエッチング装置に投入し、半導体基板８７をエッチングする。これによって、図１（ｂ）に示す、掘り込み部９７を有する半導体基板が形成される。その後、ドライエッチング装置から取り出した半導体基板８７の開口８８の掘り込み９７の深さを段差計で測定する。段差計は、細い針先を横に移動させるものや光の干渉を利用するもの等がある。
マスク膜９０に用いる８族元素の金属は、元素番号２６の鉄（Ｆｅ）、２７のコバルト（Ｃｏ）、２８のニッケル（Ｎｉ）、４４のルテニウム（Ｒｕ）、４５のロジウム（Ｒｈ）、４６のパラジウム（Ｐｄ）、７６のオスミウム（Ｏｓ）、７７のイリジウム（Ｉｒ）、７８の白金（Ｐｔ）の９種類である。Ｆｅ、Ｃｏ、Ｎｉは磁性素子に利用され、Ｎｉ、Ｒｕ以下は半導体素子の電極材料に利用される。このため、スパッタリング用のターゲットとして、各々９９．９９％以上の高純度なものが入手できる。
まず、第１のエッチング条件におけるエッチング選択比について説明する。第１のエッチング条件は、半導体基板８７として高純度な半絶縁性ＧａＡｓ基板を用いる。また、ドライエッチング装置として誘導結合プラズマ型（ＩＣＰ）を用いる。ドライエッチングの条件は、ＲＦアンテナ電力を５００Ｗ（１３．５６ＭＨｚ）、ＲＦバイアス電力を３０Ｗ（２ＭＨｚ）、エッチングガスＣｌ２ ／ＳｉＣｌ４ を８．４５×１０−２／８．４５×１０−２Ｐａｍ３／ｓ（５０／５０ｓｃｃｍ）、エッチング圧力を２Ｐａ、基板冷却温度を０℃、基板冷却の裏面Ｈｅ圧力を６００Ｐａとする。なお、このドライエッチング条件は、後に記す発明の実施の形態で適用される。
また、第１のエッチング条件で、Ｃｌ２のみではエッチングが等方的になるため、ＳｉＣｌ４を添加して側面に堆積物を生じさせることで垂直な加工形状とする。また、ウエハ基板８７を冷却するため、基板台とウエハの間にヘリウム（Ｈｅ）を流して冷却の熱伝導を促進している。また、漏れたＨｅはエッチング室内に流れ、エッチングガスに加わっている。この条件でのＧａＡｓ基板８７のエッチング速度は約４μｍ／分である。
９種類の８族元素のマスク膜９０について、このマスクの厚さ０．１μｍに対してＧａＡｓ基板を約１００μｍ掘り込むようにドライエッチングした。ＦｅとＣｏはマスク金属が無くなり、Ｆｅは約３０μｍ、Ｃｏは約７０μｍの段差が残った。マスク膜９０が無くなった後、その段差の状態で半導体基板８７の全体がエッチバックされると考えられる。このため、Ｆｅのエッチング選択比は約３００倍であり、Ｃｏの選択比は７００倍となる。FｅとＣｏ以外は１０００倍以上の選択比がある。
また、ＦｅとＣｏが１：１、ＦｅとＮｉが１：１の合金ターゲットを用いて、同じく厚さ０．１μｍでスパッタリング堆積した膜をマスクとして約１００μｍ掘り込むエッチングを行った。ＦｅとＣｏの合金ではマスク膜９０が無くなり約６０μｍの掘り込みが残った。したがって、ＦｅとＣｏの合金のエッチング選択比は約６００倍である。ＦｅとＮｉの合金ではマスク膜９０が残ったため、エッチング選択比は１０００倍以上である。この結果、各々が高いエッチング選択比の８族元素の金属を組み合わせた合金でも、エッチング選択比は高いと推定される。
一方、４Ａ族のチタン（Ｔｉ）、５Ａ族のバナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、６Ａ族のクロム（Ｃｒ）、モリブデン（Ｍｏ）、またはタングステン（Ｗ）においては、本ＩＣＰ条件でエッチング選択比が数〜数十倍と小さかった。
また、ドライエッチングのガスとしては、ＢＣｌ３、または、ＢＣｌ３とＣｌ２等との組み合わせを用いてもよい。基本的に半導体基板のエッチングに寄与するものは塩素（Ｃｌ）であり、８族元素の金属膜がエッチングされ難いことに変わりない。
次に、第２のエッチング条件におけるエッチング選択比について説明する。第２のエッチング条件では、半導体基板８７としてＳｉを用い、ドライエッチング装置に誘導結合プラズマ型（ＩＣＰ）を用いる。ドライエッチングの条件は、アンテナ電力を６００Ｗ（１３．５６ＭＨｚ）、ＲＦバイアス電力を６０Ｗ（２ＭＨｚ）、エッチングガスＣｌ２ ／ＨＢｒを８．４５×１０−２／８．４５×１０−２Ｐａｍ３／ｓ（５０／５０ｓｃｃｍ）、エッチング圧力を２Ｐａ、基板冷却温度を３０℃、基板冷却の裏面Ｈｅ圧力を６００Ｐａとする。なお、このドライエッチング条件も、後に記す発明の実施の形態で適用される。
この条件下ではＳｉ基板のエッチング速度は約３μｍ／分である。また、エッチングガスの成分であるＨＢｒは側面堆積物ＳｉＢｒｘの発生と垂直加工性に関係する。そして、Ｃｌ２は等方的な加工性がありエッチングは速い。さらに、基板ビアホール部は各素子のトレンチに比べると横方向の寸法に余裕があるものと仮定し、ビアホールの形状が垂直な形状となることよりも速く深く掘ることを重点として条件を設定した。加工形状は、垂直を９０°とすると、７０〜８０°の傾斜、もしくは途中が膨らんだ樽状である。
９種類の８族元素のマスク膜９０について、このマスクの厚さ０．１μｍに対してＳｉ基板を約１００μｍ掘り込むようにドライエッチングした。ＦｅとＣｏとＮｉはマスク金属が無くなり、各々で約２０μｍ、約５０μｍ、約８０μｍの段差が残った。マスク膜８７が無くなった後、その段差の状態で半導体基板８７の全体がエッチバックされていると考えられる。このため、Ｆｅ、Ｃｏ、Ｎｉのエッチング選択比は各々で約２００倍、５００倍、８００倍となる。Ｆｅ、Ｃｏ、Ｎｉ以外は１０００倍以上の選択比がある。したがって、どの８族元素の金属でも１００倍以上の選択比があることになる。
一方、４Ａ族のチタン（Ｔｉ）、５Ａ族のバナジウム（Ｖ）やニオブ（Ｎｂ）やタンタル（Ｔａ）、６Ａ族のクロム（Ｃｒ）やモリブデン（Ｍｏ）やタングステン（Ｗ）においては、本ＩＣＰ条件でエッチング選択比が数〜数十倍と小さかった。
なお、半導体基板８７のドライエッチングとして、並行平板型のＲＩＥも条件に注意すれば利用できる。エッチングの電力を強めると、イオンシース電圧も高まるためスパッタリングの強度が強まる。そして８族元素膜に対するエッチング選択比が小さくなる。そこで、裏面ビアホールのエッチングを大きな電力で開始し、表面ビアホールの底部の８族元素膜が露出する前あたりで、電力を下げるようにする。これにより、８族元素膜に対するエッチング選択比がある程度確保される。
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
発明の実施の形態１．
本実施の形態にかかる半導体装置について、図面を参照して説明する。図２は、発明の実施の形態１にかかる電界効果トランジスタ（ＦＥＴ）の半導体チップの構成を示す上面図である。図３は、発明の実施の形態１にかかる電界効果トランジスタの半導体チップの構成を示す断面図である。図３は、図２のＡ−Ａ′箇所に沿った断面図である。図４は、図３の一部を拡大した断面図である。本実施の形態では、半導体チップ１０にＧａＡｓの電界効果トランジスタ（以下、ＧａＡｓＦＥＴと称す）を用いている。
まず、ＧａＡｓＦＥＴは、半絶縁性ＧａＡｓ基板の表面に、ｎ形ＧａＡｓ導電層またはｎ形ＡｌＧａＡｓ／ｉ形ＩｎＧａＡｓヘテロ層などによるチャネル層が形成される。そしてチャネル層の上層にショットキー性コンタクトのゲート電極が形成される。また、ゲート電極の両側のうちの一方の側にソース電極が設けられ、他方の側にドレイン電極が設けられる。さらに、素子領域の外周には、メサエッチングやイオン注入等によって高抵抗化された素子分離領域を有している。
図２の上面図は、これらの電極に接続される配線パターンを模式的に示すものである。また、図２では、ＧａＡｓＦＥＴのチャネル層領域がある領域幅１９が示されている。このチャネル層領域上には線状のゲート電極１１が形成されている。ゲート電極１１の両側には細い帯状のソース配線１５とドレイン配線１６がある。これらが、ソース、ゲート、ドレイン、ゲート、ソース、ゲート、ドレイン、ゲートと、交互に繰り返して配置される。ゲート電極１１の一端は広い帯状のゲート配線１４にて共通に接続されている。そしてゲート配線１４の中央付近には、ワイヤボンディング接続するためのゲートパッド１７がある。一方、ドレイン配線１６の細い帯状の配線は、ゲートパッド１７の反対側で、幅の広い帯状の配線で共通に接続され、さらに、その幅の広い帯状配線の中央付近にドレインパッド１８がある。細い帯状のソース配線１５の下にあるＧａＡｓ基板には、点線で示した表面ビアホール２の開口がある。表面ビアホール２は、ＧａＡｓ基板の裏面全面に設けられる裏面電極に接続される。
ここで、図２のＡ−Ａ′箇所に沿った半導体チップ１０の断面を示した図３を用いて、半導体チップ１０について説明する。また、半導体チップ１０は、ＧａＡｓ基板１の表面に半導体素子が形成されるが、図３においては、ゲート電極や素子構造を省略し、ソース配線及びドレイン配線を模式的に示す。半導体チップ基板１の表面は多層配線であるため、ＳｉＯ２等の絶縁膜６が形成される。絶縁膜６の上層には、図２に示される上面図にて確認できるドレイン配線１６やソース配線１５が形成される。ソース配線１５の下部に表面ビアホール２がＧａＡｓ基板１の厚さ方向に対してＧａＡｓ基板１の厚みよりも浅い深さで掘り込まれて形成される。そして、表面ビアホール２に、表面ビア配線３として導電体が埋め込まれている。一方、半導体チップ１０の裏面からは、表面ビア配線３の底部に達する掘り込みの深さで裏面ビアホール４が形成されている。半導体チップ１０の裏面全面には裏面電極５が設けられる。また、裏面電極５は、裏面ビアホール４にも埋め込まれている。これにより、裏面電極５は表面ビア配線３の底部と電気的に接続される。また、本実施の形態では、表面ビアホール２の数と裏面ビアホール４の数が対応づけられており、１つの表面ビアホール２に対し、１つの裏面ビアホール４が接している。
図４は、図３中の１つのドレイン配線１６を中央にして、その近傍を拡大した断面図である。図４を用いて、表面に形成されるＧａＡｓＦＥＴ素子について詳細に説明する。ＧａＡｓ半導体基板１の表面には、導電性半導体にてチャネル層２１が形成される。これはイオン注入で形成したｎ形ＧａＡｓ層、エピタキシャル成長によるｎ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡｓヘテロ層、等で形成される。このチャネル層２１の上層にはＷＳｉやＡｌ等によるショットキー性コンタクトのゲート電極１１が設けられる。ゲート電極１１の両側にはＡｕＧｅＮｉ合金等によるオーム性コンタクトのソース電極１２とドレイン電極１３が設けられる。オーム性電極の下側にはオーム性コンタクトを確保するため、高濃度不純物の導電性半導体によるコンタクト領域が設けられる（図示せず）。このコンタクト領域は、チャネル層２１がイオン注入にて形成される場合は、選択的なイオン注入で高濃度ｎ形ＧａＡｓ領域として形成される。また、コンタクト領域は、チャネル層２１がエピタキシャル成長にて形成される場合は、チャネル層２１の上に高濃度ｎ形ＧａＡｓ層または高濃度ｎ形ＩｎＧａＡｓ領域として形成される。
ＧａＡｓＦＥＴ素子の表面は厚さ数μｍのＳｉＯ２等の絶縁膜６で覆われている。そして絶縁膜６のうちソース電極１２とドレイン電極１３の上部に相当する領域にはスルーホールの開口が設けられている。そして、それぞれの電極に対応して、ソース配線１５及びドレイン配線１６がスルーホールを介して接続される。ソース配線１５及びドレイン配線１６としては、厚さ５０ｎｍ程度のＴｉ層、厚さ２００ｎｍ（＝０．２μｍ）程度のＰｔ層、厚さ５μｍ程度のＡｕ層が、電極側から順に積層される。これら配線を保護するため、さらに絶縁膜や樹脂膜を設けてもよい（図示せず）。ソース配線１５は表面ビア配線３として表面ビアホール２の内部に回り込んで堆積される。そして、この８族元素のＰｔ層が図中の阻止膜７に相当する。Ｔｉ層は電極と配線とを接着するように作用するものであって、裏面ビアホール４内に露出した部分に堆積したＴｉ層は裏面に対するドライエッチング工程にて除去される。そして、半導体基板１の裏面全面には裏面電極５が設けられている。裏面電極５は、接着膜２２として厚さ１００ｎｍ程度のＴｉ層と、厚さ５μｍ程度のＡｕ層との積層構造を備えている。裏面電極５は裏面ビアホール４内に回り込んで堆積され、表面ビア配線３の底部と電気的に接続される。
ここで、本実施の形態にかかる半導体チップの各部のサイズについて一例を述べる。ＧａＡｓ基板１の厚さは約１５０μｍ、表面ビアホール２の表面側の横幅が約１０μｍ、深さが約７０μｍで形成される。裏面ビアホール４は裏側の表面の横幅が約２０μｍ、深さが約９０μｍで形成される。ここで、表面ビア配線３の底部は裏面ビアホール４へ約１０μｍ突き出る形状となる。なお、裏面ビアホール４に形成された裏面配線５と表面ビアホール２に形成されたソース配線１５とは電気的な導通があればよい。そのため、表面ビアホール２の底部より広い領域に裏面ビアホール４が形成されている必要はなく、互いの一部が接していればよい。例えば、裏面露光の位置合せずれ等で裏面配線５と表面ビア配線３とが一部で接する形態、また、表面ビア配線３の底部の内側一部で裏面配線５が接する形態でもよい。
また、パッケージ等と半導体チップ１０とを固定する場合は、ＡｕＳｎ等のハンダ材を用いる。これは、裏面電極５のＡｕ膜とＡｕＳｎハンダ材の濡れ性がよいためである。これにより、裏面ビアホール４内の凹部にＡｕＳｎハンダ材が入り込んで埋め込まれ、放熱が確保される。また、ＡｕＳｎハンダのＳｎ合金反応がＡｕ膜内へ進むが、平坦部ではＡｕ膜の表面で止まる。阻止膜７のＰｔ層は、Ａｕに比べてＳｎとの合金化温度が高い。このため、裏面ビアホール４内での合金化反応が異常に進行した場合でも、阻止膜７の存在により合金反応を止めることができる。
次に、本実施の形態にかかる半導体装置の製造方法について、図５を参照して説明する。図５は、発明の実施の形態１にかかる両面基板ビアホールを有する半導体装置の製造工程ごとの断面図である。なお、図５では、半導体装置の両面基板ビアホール部の近傍のみを示している。
まず、図５（ａ）に第１の工程完了後の半導体装置の断面図を示す。第１の工程では、厚さ約６５０μｍのＧａＡｓ基板１の表面に、ＧａＡｓＦＥＴ等の半導体素子（図示せず）を形成する。そして、半導体素子の上層に多層配線用の絶縁膜６としてＳｉＯ２膜を約２μｍ堆積する。絶縁膜６の上層に表面ビアホール２の開口パターンを有する厚さ４μｍのフォトレジスト膜２４を形成する。そして、フォトレジスト膜２４をマスクとして、ＣＦ４ガス等を用いたＲＩＥ等により、絶縁膜６をドライエッチングして開口させる。このとき、開口パターンの横幅は８μｍとする。
さらに、フォトレジスト膜２４をマスクとして、露出したＧａＡｓ基板１をドライエッチングで約７０μｍの深さで掘り込み、表面ビアホール２を形成する。ドライエッチング装置は誘導結合プラズマ型（ＩＣＰ）を用い、次の条件でドライエッチングを行う。なお、この条件は前述で、第１のエッチング条件として記したものと同じである。すなわち、ドライエッチングの条件は、ＲＦアンテナ電力を５００Ｗ（１３．５６ＭＨｚ）、ＲＦバイアス電力を３０Ｗ（２ＭＨｚ）、エッチングガスＣｌ２ ／ＳｉＣｌ４ を８．４５×１０−２／８．４５×１０−２Ｐａｍ３／ｓ（５０／５０ｓｃｃｍ）、エッチング圧力を２Ｐａ、基板冷却温度を０℃、基板冷却の裏面Ｈｅ圧力を６００Ｐａとする。
エッチングガスは、Ｃｌ２のみでは等方的なエッチングとなるため、ＳｉＣｌ４を添加して側面に堆積物を生じさせることで掘り込み部を垂直な加工形状とする。また、ウエハ基板を冷却するため、基板台とウエハの間にヘリウム（Ｈｅ）を流して冷却の熱伝導を促進している。また、漏れたＨｅはエッチング室内に流れ、エッチングガスに加わる。そして、この条件でのＧａＡｓ半導体基板のエッチング速度は約４μｍ／分、フォトレジスト膜に対する選択比は約４０倍である。
ビアホールのエッチング時間はエッチング速度から算出する。このエッチング速度は、本作業前に広い開口のパターンマスクが付いたダミーウエハをエッチングすることにより求める。これには、エッチングされた掘り込み深さを段差測定し、この値をエッチング時間で割ってエッチング速度を算出する。そして、このエッチング速度が管理範囲内にあることを確認することが好ましい。本作業のエッチング時間は、このエッチング速度で目標の掘り込み深さを割り、パターン粗密の補正係数をかけて設定する。この補正係数は、断面ＳＥＭ（走査型電子顕微鏡：Scanning Electron Microscope）観察で測定した目的の開口パターンの掘り込み深さと、広いパターンで測定した段差との比率である。
次に、図５（ｂ）に第２の工程完了後の半導体装置の断面図を示す。第２の工程では、絶縁膜６の上層に形成されマスクとして使用したフォトレジスト膜２４を剥離して除去する。そして、硫酸と過酸化水素水との希釈水溶液で、掘り込まれた表面ビアホール２の内部をエッチングして浄化する。次にスパッタ蒸着装置に入れ、厚さ５０ｎｍ程度のＴｉ層、厚さ２００ｎｍ程度のＰｔ層（阻止膜７として作用する）、及び厚さ２００ｎｍ程度のＡｕ層を、絶縁膜６側から順次堆積させる。このとき各層は半導体チップの全面に堆積される。次に配線層と使用される領域を除く部分にフォトレジスト膜をマスクとして形成し、スパッタされたＡｕ層を給電層としてＡｕメッキを約５μｍ程度施す。続いて、フォトレジスト膜を除去する。その後、改めてＡｕメッキされた領域を覆うようにフォトレジスト膜を設ける。そして、Ａｒイオンミリングでスパッタによって堆積されたＡｕ／Ｐｔ／Ｔｉの各層をエッチング除去し、絶縁膜６を露出させる。これによって、配線層として使用される領域にＡｕ／Ｐｔ／Ｔｉの各層が堆積された配線層が形成される。なお、半導体素子の上に厚さ０．５μｍ以上のＳｉＯ２等の絶縁膜６があれば、イオンミリングの損傷が半導体素子に及ぶことはない。
次に、図５（ｃ）に第３の工程完了後の半導体装置の断面図を示す。第３の工程では、ＧａＡｓ基板１の表面を、すこし大きな透明ガラス基板（図示せず）にワックスもしくは樹脂で固定する。そして、ＧａＡｓ基板１の裏面を研磨し、基板を厚さ約６５０μｍから約１５０μｍにする。なお、このワックスもしくは樹脂は、後に行われるＧａＡｓ基板１のフォトレジスト作業において、フォトレジストの溶剤に溶けないものを選択することが好ましい。次に透明ガラス基板にＧａＡｓ基板１を固定したまま、ＧａＡｓ基板１の裏面に厚さ６μｍのフォトレジスト膜２５を形成する。このとき、フォトレジスト膜２５が形成される領域は、裏面ビアホール４の開口パターンを除く領域に形成される。裏面に形成されるフォトレジスト膜２５のパターンの位置合わせは、透明ガラス基板を透して表面の位置マークを読み取ること、または赤外光を利用し半導体基板を透して表面側の金属位置マークを裏面側で読み取ること等によって行われる。このような裏面露光での位置合わせ精度は数μｍであって、通常のステッパ露光装置の位置合わせ精度が０．１μｍ程度であることに比べると悪い。また、フォトレジスト膜２５が厚いために、形成される開口パターンはガラスマスクに形成されるパターンよりも広がる傾向にある。また、開口パターンの角は丸くなる。
次に、フォトレジスト膜２５をマスクとして、ＧａＡｓ基板１の裏面をドライエッチングで約９０μｍ掘り込む。このようにして、表面ビア配線３の底部である阻止膜７のＰｔを露出するように裏面ビアホール４を形成する。ドライエッチング装置は誘導結合プラズマ型（ＩＣＰ）を用い、表面と同じ条件でエッチングを行う。ただし、ここでの基板冷却は、ウエハを固定するガラス基板を介して行われるため、ウエハの温度が表面側のエッチングを行う場合よりも上昇する。そのため、形成される開口パターン部の断面形状は、等方的または樽状の加工形状となる。また、ウエハの冷却状態やウエハの周辺でエッチングが速くなる傾向がある。このため表面ビア配線３の底部を露出する精度として１０±５μｍを見込んでおくことが好ましい。
次に、図５（ｄ）に第４の工程完了後の半導体装置の断面図を示す。第４の工程では、ガラス基板にＧａＡｓ基板１を固定したままフォトレジスト膜２５を剥離して除去する。さらにガラス基板にＧａＡｓ基板１を固定した状態で、ＧａＡｓ基板１の裏面に対してスパッタ蒸着を行い、接着膜２２として厚さ１００ｎｍ程度のＴｉ層を形成する。続けて、厚さ２００ｎｍ程度のＡｕ層を堆積させる。このとき、ＧａＡｓ基板１の周辺のガラス基板面は薄い金属やプラスチックで覆いマスクすることが好ましい。さらに、この薄いＡｕ層を給電層としてＡｕメッキを厚さ５μｍ施し、裏面電極５を設ける。その後、この裏面側を粘着シートに貼り付け、表面側のワックス等を溶かしてガラス基板を剥がす。そして、半導体基板１の表面側が粘着シートに固定された状態でＧａＡｓ基板１のダイシング等を行うことで、ＧａＡｓ基板１は分離されてチップ化される。この後、個々の半導体チップを粘着シートから取ってパッケージに組み立てる。
上述のように、表面ビアホール２の内部の界面に、８族元素の金属からなる阻止膜７を設ける。裏面ビアホール４を裏面側から塩素系ガスでドライエッチングする場合、阻止膜７として８族元素の材料を使用することで、ＧａＡｓ基板１に対するエッチング選択比を１００倍以上とすることが可能である。このため、阻止膜７は、裏面側からのエッチングによって表面ビアホール内に形成された導電体がエッチングされることを阻止できる。また、裏面電極５を裏面ビアホール４内にも設けた場合、阻止膜７が金属のため、低抵抗で電気的な導通が確保される。また、表面側において阻止膜７を含む配線をドライエッチングで加工する場合、イオンミリング等のスパッタリングを用いる必要がある。このとき厚さ０．５μｍ以上の絶縁膜があれば、半導体素子に損傷が及ばない。また、表面ビアホール２は深く掘り込まないため、細い形状で精度が確保できる。一方、裏面側には半導体素子や配線パターンが形成されないため、粗い加工精度で加工することが可能である。
上述では半導体基板１としてＧａＡｓ基板を例に説明したが、半導体基板はＧａＡｓ基板に限られるものではない。半導体基板１は他の塩素系ガスや臭素系ガス等でもドライエッチングすることが可能である。また、半導体基板１はＳｉ、ＩｎＰ、ＧａＮ、ＳｉＣ等であっても良い。
また、阻止膜７はＰｔを例に説明したが、これに限られるものではない。上述で説明したように、Ｐｔ以外の８族元素の金属や８族元素を組み合わせた合金であってもよい。
上述では、８族元素の阻止膜７は、半導体基板１に対して１００倍以上のエッチング選択比があると記した。ただし、これは平坦状態でのことである。阻止膜７は掘り込み内にスパッタリング堆積等で設けられるため、掘り込み内では膜が薄くなる。特に底部の角で膜厚が薄くなるなどの膜質の悪化が考えられる。このため、底部の角はドライエッチングされ易くなる。したがって、阻止膜７の平坦部の厚さは、半導体基板１のオーバーエッチングに耐える限界の厚さより数倍から数十倍の厚さにすることが好ましい。本実施の形態ではＰｔ膜の膜厚を２００ｎｍとしている。これは、阻止膜７の限界厚さより十分に厚いものである。
発明の実施の形態２．
本実施の形態は、実施の形態１にかかる半導体チップ１０の裏面からのエッチングによって形成される裏面ビアホールの形態を変形させたものである。図６は発明の実施の形態２にかかる電界効果トランジスタが形成される半導体チップ２０の断面図である。図７は発明の実施の形態２にかかる電界トランジスタが形成されるの半導体チップ２０を裏面から見た場合の平面図（裏面図）である。なお、図６の断面図は、図７のＢ−Ｂ′箇所に沿った断面図である。
図６及び図７に示されるように、本実施の形態における裏面ビアホール４は、１つの掘り込み部によって形成される。そして、このようにして形成された裏面ビアホール４に対して複数の表面ビアホール２（あるいは、表面ビア配線３）が接続される。すなわち、複数の表面ビアホール２に対し、１つの裏面ビアホール４が形成され、互いに接続されている。これにより、ＧａＡｓＦＥＴ素子の下の基板が薄くなるため、ＧａＡｓＦＥＴの放熱性が高まる。
本実施の形態は、裏面ビアホール４の形状以外は実施の形態１とほぼ同じである。例えば、半導体基板１の厚さは約１５０μｍ、表面ビアホール２の表面側の横幅は約１０μｍ、深さは約７０μｍで設けられている。また裏面ビアホール４は深さ約９０μｍで設けられる。
パッケージへの半導体チップ２０の組立はＡｕＳｎような濡れ性がよいハンダ材を用いて行うことが好ましい。ＡｕＳｎハンダは掘り込まれた裏面ビアホール４の内部に入り込んで、裏面電極５のＡｕ面になじむように固定される。ＧａＡｓＦＥＴ素子の下部の基板が薄く形成されているため、素子の放熱性が向上する。
一方、半導体チップ２０の強度は周辺の基板が厚い部分によって確保される。図７に示されるように、半導体チップ２０の周辺に形成される基板厚が厚い部分の表面にはＧａＡｓＦＥＴ素子やパッド等が何も形成されていない。しかし、半導体チップ２０の強度を確保するために、この幅はある程度大きくすることが好ましい。これにより、ダイシングやパッケージ組立て等の半導体チップ２０に応力がかかる工程での半導体チップ２０の取り扱い操作で、半導体チップ２０が割れることを防ぐ。このため、半導体チップ２０の面積は、実施の形態１にかかる半導体チップ１０と比較して大きくしておくことが好ましい。
発明の実施の形態３．
本実施の形態は、実施の形態１にかかる半導体チップ１０の裏面ビアホール４の形態を変形したものである。図８は発明の実施の形態３にかかる電界効果トランジスタが形成される半導体チップ３０の断面図である。図８に示されるように、本実施の形態の裏面ビアホール４の形状を、等方的なエッチングにより台形状とする。
本実施の形態におけるエッチングでは、ＳｉＣｌ４を加えず、Ｃｌ２のみを１．６９×１０−１Ｐａｍ３／ｓ（１００ｓｃｃｍ）で流す。この条件以外のエッチング条件は、実施の形態１と同じＩＣＰのエッチング条件で行う。これによって、ＳｉＣｌ４の側面への堆積効果が無くなり、サイドエッチングが生じて等方的エッチングが行われる。また、このようにして形成される裏面ビアホールは台形状になる。なお、Ｃｌ２ガスのみでもＧａＡｓ基板とＰｔ層のエッチング選択比は１００倍以上である。
実施の形態２ではＧａＡｓＦＥＴ素子の下部の基板厚を一様に薄くした。その場合に比べ、本実施の形態ではドレイン電極１３の下部領域の基板が厚い。このため、ドレイン電極１３と接地電極間に形成される寄生容量の容量値が低減する。また、半導体チップ３０の機械的な強度も増す。一方、ゲート電極１１の下部領域は傾斜面であって、適度な基板の薄さが確保されているため、この領域における放熱効果が得られる。
本実施の形態の変形例として、裏面フォトレジスト膜の位置合わせを高精度に行い、ゲート電極１１とドレイン電極１３との間にほぼ垂直な裏面ビアホール４の側壁を形成しても良い。また、裏面ビアホール４の側壁の形状は、傾斜形状ではなく、階段状に形成しても良い。この場合、フォトレジスト工程とドライエッチング工程とを繰り返し行うことで階段状の裏面ビアホール４の側壁を形成することができる。
発明の実施の形態４．
携帯電話等の汎用品では安い半導体素子が求められる。したがって、高価なＡｕやＰｔを用いることはできず、廉価なＣｕ等を用いることになる。しかし、Ａｕを含まない配線材やハンダ材は濡れ性が悪化する問題がある。また、Ｃｕを配線として用いた場合、Ａｕ系の配線を用いた上述の実施の形態のように、細い凹部にハンダ材や銀ペースト等が確実に充填させることは困難である。このため、裏面ビアホールを配線材で埋め込む必要がある。また、Ｃｕは半導体中へ熱拡散し易く、半導体中で深い準位を生じるため、熱拡散を阻止する対策が必要になる。
本実施の形態では、発明の実施の形態３にかかる半導体チップ３０と比較し、配線材がＣｕ等に変更されている点が異なる。図９は発明の実施の形態４にかかる電界効果トランジスタが形成されたの半導体チップ４０断面図である。なお、実施の形態４にかかる半導体チップ４０の裏面に形成される裏面電極を、表面が平坦なものとする。
ＧａＡｓ基板１の表面に形成されたＧａＡｓＦＥＴ素子は、ＳｉＯ２等の絶縁膜６で覆われている。ソース電極１２とドレイン電極１３の上層の絶縁膜６にはスルーホールの開口が設けられている。そして、このスルーホールを介してソース配線１５及びドレイン配線１６が配線される。ソース配線１５及びドレイン配線１６として、厚さ５０ｎｍ程度のＴｉ層、厚さ３００ｎｍ（＝０．３μｍ）程度のＮｉ層、厚さ５μｍ程度のメッキ等によるＣｕ層がこの順で設けられる。Ｃｕのメッキ配線はＡｕの場合と同様に、薄いＣｕ膜をスパッタ堆積させ、このＣｕ膜を給電層とし、配線パターン以外の部分に堆積されたフォトレジスト膜をマスクとしてメッキ処理を行うことで形成される。そして、Ｃｕメッキが施されていない領域の給電層をイオンミリング等で除去する。また、これら配線を保護するため、さらに絶縁膜や樹脂膜を設けてもよい(図示せず)。
ソース配線１５は表面ビア配線３として表面ビアホール２の内部に回り込んで堆積される。そして、この８族元素のＮｉ層が阻止膜７として作用する。Ｔｉ層は接着用で、裏面ビアホール４内に露出した部分は裏面ビアホール４のドライエッチング工程で除去される。ＧａＡｓ基板１の裏面で裏面ビアホール４を含む全面に、接着膜２２として厚さ１００ｎｍ程度のＴｉ層が形成される。接着層２２の上には、バリア膜２６として厚さ３００ｎｍ程度のＮｉ層が形成される。そして、バリア膜２６の上層には、裏面電極５として厚さ約３０μｍ程度の平坦なＣｕ層が形成される。
ＧａＡｓ基板１の厚さは約１５０μｍである。表面ビアホール２の深さは約７０μｍである。そして、裏面ビアホール４の深さ約９０μｍである。ここで裏面にＣｕメッキを厚さ約１３０μｍで形成する場合、裏面ビアホール４はＣｕによって完全に埋め込まれる。この後、裏面を研磨し、平面部でのＣｕ層を厚さ約３０μｍ程度とする。裏面ビアホール４付近もＣｕ層が削られて平坦になる。Ｃｕ層は大幅に削られるが、原料が安価なため半導体装置のコストへの影響は少ない。
Ｃｕの熱拡散を止めるバリア膜２６は、その膜中でＣｕ自体の拡散を止める必要がある。バリア膜２６の特性は、例えば半導体装置の仕様に応じた高温保管試験で、Ｃｕの拡散が膜中で止まったことが確認されればよく、バリア膜２６の膜厚を変更することでＣｕの拡散を防止する厚みになればよい。バリア膜２６は一般に融点が高い金属が用いられる。さらに窒化やシリサイド化で熱拡散の阻止性が高められる。しかし、バリア膜２６として、バリア膜に使われる材料を窒化やシリサイド化することで、バリア膜２６の抵抗率が高まる。しかし、バリア膜２６を介して表面ビアホール２に形成された配線と裏面電極との間に電気的な接続を確保する必要があるため、バリア膜２６を窒化やシリサイド化する場合は条件が制限される。一般によく用いられる金属はＴｉ、Ｔａ、Ｗ等で、ＴｉＮ、ＴａＮ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ等も用いられる。また、８族元素の各金属も融点が高い。このため、５００℃程度ではＣｕに対して強く反応せず、Ｃｕの熱拡散を阻止する能力がある。８族元素の中でＮｉは精製が簡単で、製造原価も安いため利用し易い。
また、表面や裏面の配線材料はＡｕやＣｕに限ったことはなく、導電性があればよい。一般的なＡｌやＡｌ合金、またプラグで用いられるＷ等でもよい。
また、裏面電極５は、銀や導電性炭素等の導電性粒子が入った樹脂ペースト剤等を利用してもよい。さらに、ハンダ粉末とフラックスビヒクルを含有するハンダペーストを利用してもよい。熔融したハンダや銀ペーストの上に半導体チップ４０を置く場合、裏面ビアホール４の凹部に空気が残り空洞となる。一方、裏面を上側にしてペースト剤を塗布することで裏面に形成された凹部にハンダや銀ペーストを入れ込むことが可能である。ただし、ウエハ状態の裏面作業ではウエハ自体がワックスや樹脂で仮固定される状態となるため、１００℃程度までで溶剤を気化させる程度の予備加熱（プリベーク）により、ハンダや銀ペースト等は仮の硬化しかできない。このため、本硬化の加熱（ポストベーク）はパッケージに搭載するときに行う必要がある。ハンダペーストのハンダ粉末は、スズ（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、アンチモン（Ｓｂ）等から選択される。半導体チップ４０を固定するハンダは、リードフレームに対して利用される２００℃台の熱を有するハンダで軟化しないように、４００℃以上の高温で軟化するようなものが好ましい。また、ハンダが接する裏面電極５の金属膜は銅（Ｃｕ）やニッケル（Ｎｉ）等でよい。
また、半導体基板１としてＧａＡｓ基板で説明しているが、Ｓｉ、ＳｉＣ、ＧａＮ、ＩｎＰ等でもよい。ドライエッチングのガスはどれもＣｌ系かＢｒ系が用いられ、対応は同じである。
発明の実施の形態５．
実施の形態１〜４にかかる半導体チップは、ソース、ゲート、ドレイン、ゲート、ソース、と電極が交互に繰り返される形状となっている。また、ソース電極１２の下部には細長い帯状の基板ビアホールが形成されている。基板ビアホールはこのような形状で形成されるものに限られるものではない。本実施の形態として、上記実施の形態とは異なる形状の基板ビアホールについて説明する。
図１０は、発明の実施の形態５にかかる電界効果トランジスタが形成される半導体チップの上面図である。本実施の形態では、ソース電極１５を接地するために基板ビアホールとして、５本のソース電極１５毎に１つの正方形のソースパッド５１が形成される。そして、ソースパッド５１の下には表面ビアホール２が形成される。この表面ビアホール２は直径約１０μｍの円形状である。露光レチクルのパターンが正方形でも、フォトレジスト膜が厚いために、ほぼ円形状のパターンがフォトレジスト膜に形成される。そして、半導体チップ５０のドライエッチング工程においてフォトレジスト膜の角近傍でサイドエッチングが行われることにより表面ビアホール２は円形状に広げられる。これによって、この表面ビアホール２の下の裏面側には、裏面ビアホール（図示せず）が直径数十μｍで形成される。なお、表面ビアホール２と裏面ビアホールとの間に形成される阻止膜（図示せず）については、実施の形態１の場合と同様に８族元素の金属を用いる。
また、直径約１０μｍの表面ビアホール２に対し、この上部に位置するソースパッド５１は一辺が約２０μｍの矩形状で形成される。これに対して、ゲートパッド１７やドレインパッド１８などのワイヤボンディング用のパッドは一辺が約１００μｍの矩形状で形成される。これらのワイヤボンディング用パッドと比較すると、ソースパッド５１の面積は小さい。そして、ソース電極１２毎に基板ビアホールを形成する必要がないために、ＧａＡｓＦＥＴのソース電極間のピッチを狭くすることが可能である。
ＧａＡｓＦＥＴが搭載される機器の１つである携帯電話等では、高周波信号の出力電力はそれほど必要としない。しかし、低いドレイン供給電圧で大きな相互コンダクタスが必要となる。このような場合、ＧａＡｓＦＥＴのゲート幅を大きくするためにゲート電極を多数配置して見かけ上のゲート幅を大きくする必要がある。このようなＧａＡｓＦＥＴを形成しようとした場合、本実施の形態に示すソースパッド５１の配置は、チップ面積を削減するために非常に有効である。また、１つのソースパッド５１に対してソース電極１２を何本接続するかは、ＧａＡｓＦＥＴに求められる周波数帯や出力電力等の用途に応じて接地端子に寄生するインダクタンスや抵抗等を配慮して設定されるものである。
発明の実施の形態６．
上述の実施の形態では、ＧａＡｓＦＥＴを例に、両面基板ビアホールを有する半導体装置を説明してきたが、本発明はこれに限られるものではない。実施の形態６にかかる半導体装置は、縦型トランジスタとしてＧａＡｓ基板上に形成されたヘテロバイポーラトランジスタ（以下単にＨＢＴと称す）である。図１１は、実施の形態６にかかるＨＢＴが形成される半導体チップ６０の上面図である。図１２は、実施の形態６にかかるＨＢＴが形成される半導体チップ６０の断面図である。図１２は、図１１のＣ−Ｃ′箇所に沿った断面図である。基本的な基板ビアホールの部分に関する構造は実施の形態１と実質的に同じである。
まず、ＨＢＴの形態を簡単に説明する。ＨＢＴは、ＧａＡｓ基板の表面に各種の化合物半導体層をエピタキシャル成長させる。そして各層をエッチング加工して電極を形成する。ＨＢＴがエミッタ・トップ型である場合は、ＧａＡｓ基板上に、高濃度ｎ形ＧａＡｓのサブコレクタ層、低濃度ｎ形ＧａＡｓのコレクタ層、高濃度ｐ形ＧａＡｓのベース層、中濃度ｎ形ＩｎＧａＰのヘテロエミッタ層、高濃度ｎ形ＧａＡｓのコンタクト層、及び超高濃度ｎ形ＩｎＧａＡｓのキャップコンタクト層をエピタキシャル成長させる。
次に超高濃度ｎ形ＩｎＧａＡｓのキャップコンタクト層に耐熱性金属からなるエミッタ電極を接触させる。超高濃度ｎ形のため、合金化の熱処理なしでオーム性コンタクトを得ることが可能である。次に、このエミッタ電極を含むエミッタ領域を残すようにキャップコンタクト層とコンタクト層をエッチングで加工する。露出したｎ形ＩｎＧａＰヘテロエミッタ層にベース電極を堆積する。合金化の熱処理によってベース電極をヘテロエミッタ層に拡散させることで下部のｐ形ＧａＡｓベース層とオーム性コンタクトを得る。次に、このベース電極とエミッタ電極を含むベース領域を残すように低濃度ｎ形ＧａＡｓコレクタ層までをエッチングで除去する。露出した高濃度ｎ形ＧａＡｓサブコレクタ層にコレクタ電極を形成し、合金化の熱処理によってオーム性コンタクトを得る。このコレクタ電極を含むＨＢＴ素子領域を残すように、サブコレクタ層をエッチングで除去するか、絶縁化のイオン注入で高抵抗化して素子を分離する。結果として形成されたＨＢＴ素子は階段状の各段に電極が設けられる形態となる。
各段の電極は下側から、コレクタ、ベース、エミッタである。なお、ここでは電極と形状の基本的な構造を説明した。現在では高性能化のため、各段に各種の層が挿入され、半導体組成も替えられる。
図１２では、ＧａＡｓ半導体基板１の表面側にある１つのＨＢＴ素子を中心にした断面図を示す。このＨＢＴ素子は１つのベース電極を中央にして両側に２つのエミッタ電極６４と２つのコレクタ電極が形成される。まず、このＨＢＴ素子の中央には、ベース電極（図示せず）とこれに接続されるベース配線６２が形成される。このベース配線６２の両側上に凸状のエミッタ領域が形成される。このエミッタ領域の上層にエミッタ電極６４が形成される。エミッタ配線６３は、エミッタ電極６４に接続するように、絶縁膜６のエミッタ孔６５を介して接続される。そして、エミッタ電極６４の脇に離れてコレクタ電極（図示せず）とこれに接続するコレクタ配線６１が形成され、さらに離れて半導体基板１に形成された表面ビアホール２が形成される。エミッタ配線６３は表面ビア配線３としてＧａＡｓ基板１に掘り込まれるように形成される。なお、ＨＢＴ素子の形態としては、１つのエミッタ電極と２つのベース電極と２つのコレクタ電極を備えていてもよい。また、２つのエミッタ電極と３つのベース電極と２つのコレクタ電極を備えていてもよい。
図１１に示されるように、ＨＢＴ素子領域は長方形に形成され、長手方向は５０〜１００μｍ程度である。各電極はこの長さで帯状に設けられる。そして、エミッタ配線６３はこの幅でＨＢＴ素子を覆うように形成される。エミッタ配線６３は、点線で示したエミッタ孔６５の下部に形成されるエミッタ電極６４（この図では図示せず）に接続される。１つのベース配線６２と２つのコレクタ配線６１は、エミッタ配線６３の下側に各々一方から点線で示すように入り込む。そしてＨＢＴ素子から離れ、エミッタ配線６３の下に点線で示されるように表面ビアホール２の穴が長方形に設けられる。なお、この表面ビアホール２を中心として対称に折り返すようにＨＢＴ素子が複数設けられる。
図１２に示されるように、基板ビアホールの部分は実施の形態１における図４とほぼ同じ形状である。ＧａＡｓ基板１の厚さは約１５０μｍである。表面ビアホール２は表面側の横幅は約１０μｍで、深さは約７０μｍである。裏面ビアホール４は裏側の表面の横幅が約２０μｍで、深さは約９０μｍである。ここで、表面ビア配線３の底部が裏面ビアホール４へ約１０μｍ突き出る形状である。また、表面ビアホール２はＨＢＴ素子の端にあるコレクタ配線６１（コレクタ電極）から約１０μｍ離れる。
表面ビア配線３としてのエミッタ配線６３は、厚さ５０ｎｍ程度のＴｉ層、厚さ２００ｎｍ（＝０．２μｍ）程度のＰｔ層、及び厚さ５μｍ程度のＡｕ層の順で設けられる。そして、この８族元素のＰｔ層が図中の阻止膜７に相当する。Ｔｉ層は接着用で、裏面ビアホール４内に露出した部分は裏面ビアホールを形成する工程におけるドライエッチングによって除去される。なお、表面ビアホール２及び裏面ビアホール４を形成するドライエッチング方法は、実施の形態１で述べた方法と実質的に同じ方法である。そして、ＧａＡｓ基板１の裏面全面には裏面電極５が形成される。接着膜２２として、厚さ１００ｎｍ程度のＴｉ層が形成される。そして、裏面電極５として厚さ５μｍのＡｕ層が形成される。裏面電極５は裏面ビアホール４内に回り込んで堆積され、表面ビア配線３の底部と電気的に接続される。
また、パッケージ等への半導体チップ６０の搭載は、ＡｕＳｎ等のハンダ材により固定される。裏面電極５のＡｕ膜とＡｕＳｎハンダ材の濡れ性はよいため、裏面ビアホール４内の凹部にはＡｕＳｎハンダ材が入り込んで埋め込まれ、放熱が確保される。また、エミッタ配線６３はＨＢＴ素子から基板ビアホール部を介して裏面に放熱する役割を担う。このため、電気抵抗だけでなく、放熱性に関する熱抵抗も配慮してＡｕ層の厚さが設定される。
ＨＢＴ素子の表面にある絶縁膜６は、実際には複数の絶縁膜から成る。各電極とこれに接続する各々の配線は絶縁膜に形成されたスルーホールを介して接続される。半導体表面に近い部分ではＨＢＴ素子を保護するためにＳｉＯ２やＳｉＮ等の無機絶縁膜を用いる。一方、半導体表面から離れエミッタ配線６３を持ち上げて寄生容量を低減する目的では、ポリイミドやベンゾシクロブテン（ＢＣＢ）等の低誘電率の有機絶縁膜を用いる。または容量低減で配線の下側を中空にしたエアブリッジ構造でもよい。また、最上の配線等の表面にはＳｉＮ等の絶縁膜を設けて湿気等から保護する。
発明の実施の形態７．
ＨＢＴ素子では、表面ビアホール１つに対して裏面ビアホールは１つで対応する必要はない。図１３は、発明の実施の形態７にかかるヘテロバイポーラトランジスタが形成される半導体チップ７０断面図である。図１３に示されるように、一群のＨＢＴ素子の下側にある裏面ビアホール４を共通にすることは可能である。これは、図６で示されるような実施の形態２の場合と実質的に同じである。
ＨＢＴ素子の下部の基板が薄いため、裏面ビアホール４内にハンダ金属が入って埋め込まれれば、ＨＢＴ素子の下側からの放熱性が高まる。また、表面側のエミッタ配線６３から表面ビア配線３を介して裏面電極５側にも放熱される。ただし、半導体チップ７０としての機械的な強度が下がるため、裏面ビアホール４の周囲に基板が厚い領域を設けて機械的な強度を確保する必要がある。
発明の実施の形態８．
上述の実施の形態では、半導体チップの裏面はパッケージにハンダで固定するように全面を金属とした。しかし、最近では半導体チップの裏面に複数のパッド端子と（ヒートシンクとして作用する）冷却用の接地面を設けて、半導体基板の裏面を回路基板へ直接に実装することが試みられている。この場合、表面の回路群から裏面のパッド端子に基板を貫通するビアホールで接続する必要があり、本発明の両面基板ビアホールは有効に寄与する。本実施の形態では、半導体チップの裏面に多数の端子パッドを設けて、回路基板へ直接に実装するための半導体チップについて説明する。
まず、このような半導体装置の一般的な形態を説明する。図１４は発明の実施の形態８にかかる半導体チップの構成を示す裏面図である。図１５は、発明の実施の形態８にかかる半導体チップの構成を示す断面図である。図１５は、図１４のＤ−Ｄ′箇所に沿った半導体装置の断面図である。図１６は発明の実施の形態８にかかる半導体チップの実装を示す断面図である。また、図１７は、発明の実施の形態８にかかる半導体チップの構成を示す拡大断面図である。
図１４の裏面図に示されるように、半導体チップ８０の中央部に接地パッド８２がある。接地パット８２は、電気的な接地と冷却用のヒートシンクを兼ねたものである。周辺には、従来、表面にあった端子パッド８１が設けられる。図１４においては、端子パッド８１は対向する２辺に設けられている。また、４辺の端全部に多数の端子が設けられ、内側に四角の接地面が設けられてもよい。
図１５の断面図に示されるように、裏面の接地パッド８２に対する上部の表面側には半導体素子の群（図示せず）もしくはこの回路群（図示せず）が配置されている。接地のため、基板ビアホールの基板ビア配線８３を介して裏面の接地パッド８２に接続される。そして、従来は表面にあった端子パッドに対応する端子も、基板ビア配線８３を介して裏面の端子パッド８１に接続される。
図１６に半導体チップ８０を実装した状態の断面を示す。接地パッド８２はこのパターンに対応する金属台８４にハンダ等により固定される。一方、金属台８４で接地パッド８２に対応しない領域は掘り込まれて絶縁層８５が形成される。この表面に金属配線８６が形成され、ハンダ等で端子パッド８１に接続される。ここで金属配線８６は、金属台８４を接地面として絶縁層８５を介したマイクロストリップ線路とされる場合もある。また、金属台８４はモールドやセラミックの基板に組み込まれる場合もある。
実施の形態を、図１７を用いて説明する。図１７は、図１４の断面図において、端子パッド８１が形成される部分と接地パッド８２が形成される部分とを拡大した断面図である。図１７の大部分は、実施の形態１の図４と実質的に同じである。相違点としては、裏面電極５が全面ではなく、端子パッド８１及び接地パッド８２のように孤立パターンとして設けられることである。裏面側では、接着膜２２として厚さ１００ｎｍ程度のＴｉが設けられている。裏面電極５は、スパッタ堆積で、メッキの厚さは約５μｍ程度のＡｕが設けられている。さらにハンダ材としてのＡｕＳｎが数十μｍ盛り上げられて、端子パッド８１と接地パッド８２とされる。また、裏面ビアホール４の深さは約１００μｍである。このため、裏面ビアホール４は、数十μｍの厚さのハンダ材ＡｕＳｎによっては、完全に埋め込むことはできない。このことから、裏平面部に端子パッド８１を張り出させて、接着面を確保するようにしている。
図１６に示される金属台８４に付属する金属配線８６にＡｕ又はＡｕＳｎハンダ材が付着されていてもよい。この場合、酸素を少なくした窒素の雰囲気中で半導体チップ８０を押さえ付けて４００〜５００℃で加熱する。これにより、ハンダ材ＡｕＳｎが軟化してハンダ付けされる。特に、ハンダ材のＡｕＳｎはＡｕとの濡れ性がよいので、確実にハンダ付けされる。
低価格な製品においては、Ａｕを多く用いることはできない。この場合、Ｃｕ系の配線材を用い、Ａｕを含まないスズ（Ｓｎ）系の高温ハンダを用いる。一般的に公知なフラックス剤を併用することで、表面の酸化膜を除き、酸化を防止してハンダ付けができる。また、パッドの接着には、ハンダ材でなくとも、Ａｇ、Ｃｕ、又は導電性炭素などの導電性粒子を含むペースト材を用いてもよい。
本発明の実施の形態９．
これまでは、基板１として化合物半導体ＧａＡｓの素子を例に説明してきた。しかし、これはＧａＡｓに限定されるものではない。各種の半導体をドライエッチングする場合、エッチングガスは塩素系か臭素系を用いる。このため、本発明は各種の半導体を用いた装置に有効である。ただし、化合物半導体は半絶縁性の高抵抗な基板では抵抗率１×１０６Ωｃｍ以上が得られるが、一般的な半導体であるシリコン（Ｓｉ）では抵抗率が高いもので数ｋΩｃｍ（＝１０３Ωｃｍ）と低い。さらには、Ｓｉはｐ型にドーピングされて抵抗率がさらに低い場合がある。このため、実施の形態８のように、基板１を貫通するビア配線３で裏面に端子パッド８１を設ける場合には、ビア配線をＳｉ基板から絶縁する対応が必要になる。なお、Ｓｉ基板で裏全面を接地する場合は、基板の抵抗率が低いことを利用して接地する目的もあるため、接地を目的とする基板ビア配線をＳｉ基板から絶縁する必要はない。
本実施の形態では、実施の形態８の半導体基板１をＳｉ基板に変える。基板１を貫通する複数の基板ビア配線をＳｉ基板から絶縁した半導体装置の製造方法を説明する。図１８は、発明の実施の形態９にかかる導電性Ｓｉ基板を用いた両面基板ビアホール部の製造工程を示す断面図である。
図１８（ａ）に示されるように、まずＳｉウエハ基板９１の表面にＣＭＯＳＦＥＴやバイポーラトランジスタのような半導体素子（図示せず）を形成し、多層配線（図示せず）を形成する。次にＳｉＯ２やＳｉＯＮのような絶縁膜６を設ける。次に、絶縁膜６の表面に開口パターンを有するフォトレジスト膜９２を設ける。続いて、ＲＩＥ等のドライエッチングで絶縁膜６を開口する。そして、Ｓｉ基板９１をドライエッチングで掘り込み、表面ビアホール２を形成する。Ｓｉウエハ基板９１の厚さは約６５０μｍで、約１００μｍ掘り込む。
次に、図１８（ｂ）に示されるようにフォトレジスト膜９２を除去する。その後、厚さ約１μｍのＳｉＯＮ等からなる絶縁膜９３を堆積させる。これにより表面ビアホール２内が覆われる。さらに、厚さ１００ｎｍ程度のＴｉ膜、厚さ３００ｎｍ程度のＮｉ膜、及び厚さ２００ｎｍ程度のＣｕ膜をスパッタ堆積する。続いて配線となる厚さ約５μｍのＣｕメッキをフォトレジスト等のマスクで選択的に施す。そして、配線外をイオンミリング等でエッチング除去して表面ビア配線３を形成する。ここでは阻止膜７としてＮｉ膜を用いる。なお、この配線形成は、最上層等の給電用の配線形成を兼ねて行う。また、表面を保護するために、表面ビア配線３の表面にＳｉＯＮ等の絶縁膜および厚さ約１０μｍのポリイミドを堆積する（図示せず）。本体の回路では表面側のパッド開口は不要である。必要に応じて表面側のモニターＴＥＧの端子パッドに開口を設ける。
次に、図１８（ｃ）に示されるようにＳｉ基板９１の裏面を研磨し、約６５０μｍの厚さを約２００μｍまで薄くする。なお、Ｓｉ基板の場合、約２００μｍまで薄くしても強度があるため、補強でガラス板等を用いる必要はない。Ｓｉ基板９１の裏面に開口パターンを有するフォトレジスト膜９４を設ける。そして、Ｓｉ基板９１の裏面を約１３０μｍドライエッチングで掘り込み、裏面ビアホール４を設ける。裏面ビアホール４の内側には、表面ビア配線３の底部が約３０μｍ露出する。なお、表面ビアホール２内に堆積したＳｉＯＮ等の絶縁膜９３が残って表面ビア配線３の底部が露出しない場合は、弗素（Ｆ）系ガスでＲＩＥを追加して除く。
次に、図１８（ｄ）に示されるように、Ｓｉ基板９１の裏面にＳｉＯＮ等の絶縁膜９５を厚さ約１μｍでＣＶＤ堆積する。このとき、裏面ビアホール４内にも絶縁膜９５が入り込む。そして、表面側の絶縁膜９３がオーバーエッチングされて生じた表面ビアホール２との隙間にも絶縁膜９５が入り込み絶縁される。
次に、開口パターンを有する薄いフォトレジスト膜９６を設ける。そして、Ｆ系ガスのＲＩＥを行う。これにより、絶縁膜９５に開口９７が設けられる。右側の接地パッド８２に対応する方は、接地パッド８２の形状より５μｍほど小さい形状で開口する。一方、左側の端子パッド８１に対応する方は、表面ビア配線３の底部の内側になるように開口を設ける。例えば底部の幅が１０μｍならば５μｍ程度とする。また、開口の形成に用いるフォトレジスト膜９６は粘度が低く１μｍ程度以下と薄いほうがよい。これは、裏面ビアホール４内でのフォトレジスト膜の溜りが多くならずに厚くなり過ぎず、開口パターンが露光できるからである。
次に、図１８（ｅ）に示されるように、各々の裏面ビアホール４で、表面ビア配線３に電気的に接続するように裏面電極５を設ける。例えばＴｉとＮｉとＣｕとを順次に堆積してＣｕメッキを選択的に施し、余分な金属の領域はエッチングにより除去する。次に図１８（ｆ）に示されるように、パターン形成された裏面電極５に、Ｓｎ系ハンダ材を数十μｍ盛り上げ、端子パッド８１と接地パッド８２とする。このような一連の製造方法により、端子パッド８１はＳｉ基板から絶縁膜で絶縁された構造になる。
本発明の両面基板ビアホールを有する半導体装置は、表面ビアホール３内にＰｔやＮｉ等の８族元素の金属による阻止膜７を設ける。これにより、裏面ビアホール４を形成する際の塩素系ガスを用いたドライエッチングで、表面側のビア配線までエッチングされることを防ぐ。また、半導体基板１の裏面へのビア配線の導通が確保される。さらに、両側からの基板ビアホールの境界に阻止膜７が残るが、阻止膜７としての８族元素はどれも金属で抵抗率も低いため良好な電気的な接続が得られる。
マスク材のエッチング選択比を調べるために用いた半導体基板の断面図である。 発明の実施の形態１にかかる電界効果トランジスタが形成される半導体チップの上面図である。 発明の実施の形態１にかかる電界効果トランジスタが形成される半導体チップの断面図である。 図３の一部を拡大した断面図である。 発明の実施の形態１にかかる両面基板ビアホール部の製造工程を示す断面図である。 発明の実施の形態２にかかる電界効果トランジスタが形成される半導体チップの断面図である。 発明の実施の形態２にかかる電界効果トランジスタが形成される半導体チップの裏面図である。 発明の実施の形態３にかかる電界効果トランジスタが形成される半導体チップの断面図である。 発明の実施の形態４にかかる電界効果トランジスタが形成される半導体チップの断面図である。 発明の実施の形態５にかかる電界効果トランジスタが形成される半導体チップの上面図である。 発明の実施の形態６にかかるヘテロバイポーラトランジスタが形成される半導体チップの構成を示す拡大上面図である。 発明の実施形態６にかかるヘテロバイポーラトランジスタが形成される半導体チップの断面図である。 発明の実施の形態７にかかるヘテロバイポーラトランジスタが形成される半導体チップの断面図である。 発明の実施の形態８にかかる半導体チップの裏面図である。 発明の実施の形態８にかかる半導体チップの断面図である。 発明の実施の形態８にかかる半導体チップの実装状態での断面図である。 発明の実施の形態８にかかる半導体チップが形成される拡大断面図である。 発明の実施の形態９にかかる導電性Ｓｉ基板を用いた両面基板ビアホール部の製造工程を示す断面図である。 従来例１にかかる両面基板ビアホールを有する電界効果トランジスタの構成を示す上面図及び断面図である。 従来例２にかかる両面基板ビアホール部を製造する工程を示す断面図である。 従来例３にかかる両面基板ビアホール部を製造する工程を示す断面図である。
符号の説明
１ 半導体基板、 ２ 表面ビアホール、 ３ 表面ビア配線、 ４ 裏面ビアホール、
５ 裏面電極、 ６ 絶縁膜、 ７ 阻止膜、 １０ 半導体チップ、
１１ ゲート電極、 １２ ソース電極、 １３ ドレイン電極、
１４ ゲート配線、 １５ ソース配線、 １６ ドレイン配線、 １７ ゲートパッド、
１８ ドレインパッド、 １９ チャネル層領域がある領域幅、
２０ 半導体チップ、 ２１ チャネル層、 ２２ 接着膜、 ２４ フォトレジスト膜、
２５ フォトレジス路膜、 ３０ 半導体チップ、 ４０ 半導体チップ、
５０ 半導体チップ、 ５１ ソースパッド、 ６０ 半導体チップ、
６１ コレクタ配線、 ６２ ベース配線、 ６３ エミッタ配線、
６４ エミッタ電極、 ６５ エミッタ孔、 ７０ 半導体チップ、
８０ 半導体チップ、 ８１ 端子パッド、 ８２ 接地パッド、
８３ 基板ビア配線、 ８４ 金属台、 ８５ 絶縁層、 ８６ 金属配線、
８７ 半導体基板、 ８８ 開口、 ９０ マスク膜、 ９１ Ｓｉウエハ基板、
９２ フォトレジスト膜、 ９３ 絶縁膜、 ９４ フォトレジスト膜、
９５ 絶縁膜、 ９６ フォトレジスト膜、 ９７ 掘り込み、 １０１ ＧａＡｓ基板、
１０２ 活性層、 １０３ ゲート電極、 １０４ ドレイン電極、
１０５ 整合回路、 １０６ ボンディングパッド、 １０７ ソース電極、
１０８ ビアホール、 １０９ 接地電極、 １１０ 削除部、 １１１ 削除部テーパー部、
１１２ 整合回路テーパー部、 １１３ 削除部底部、 １２１ ＧａＡｓ基板、
１２２ 第１のビアホール、 １２３ 第２のビアホール、 １２４ 金属層、
１２５ 下地無電界ニッケルメッキ層、 １２６ フォトレジスト層、
１２７ 無電界ニッケルメッキ層、 １２８ 電界金メッキ層、 １８１ 突起部、
２０２ 半導体基板、 ２０４ オーミック電極、 ２０６ 絶縁膜、
２０８ レジスト、 ２１０ バリアメタル付きビアホール下地電極、
２１２ ビアホール電極、 ２１４ 裏面ビアホール電極、 ２２０ コンタクトホール、
２２６ ビアホール、 ２３２ 裏面ビアホール

Claims (14)

  1. 半導体基板の第１の面に形成される半導体素子と、
    前記半導体基板の前記第１の面に凹状に形成される第１のビアホール内に設けられる阻止膜と、
    前記阻止膜に接して前記半導体素子の電極に接続される第１のビア配線と、
    前記半導体基板の第１の面と対向する第２の面に前記阻止膜に達するように凹状に形成される第２のビアホール内に形成され、前記第１のビア配線と前記阻止膜を介して電気的に接続され、前記第２の面に形成される配線の一部となる第２のビア配線と、を備え、
    前記阻止膜は、少なくとも１種類以上の第８族元素を含み、
    平面視において前記第２のビアホールの側壁部と前記半導体素子とがオーバーラップするように、前記第２のビアホールの側壁部が前記半導体素子の下部に位置し、
    前記第２のビアホールの底部は、前記第１のビアホールの底部よりも広くなっている
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体基板は、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＧａＮ、又はＳｉＣである
    ことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記阻止膜は、第８族元素の鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）を少なくとも１種類以上を含む
    ことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１のビア配線は、１つの前記第２のビア配線に対して１つが接する
    ことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１のビア配線は、１つの前記第２のビア配線に対して複数が接する
    ことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２のビア配線は、前記第１の面に形成される前記半導体素子の下部に設けられている
    ことを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第２のビア配線は、前記第１の面に形成される前記半導体素子の下部に傾斜した側壁を有するように設けられている
    ことを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１、第２のビア配線は、金属、金属合金、または導電性粒子を分散させた樹脂である
    ことを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第２の面に形成される配線は、当該第２の面の全面に形成される
    ことを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第２の面に形成される配線は、分離して配置される複数の前記第２のビア配線である
    ことを特徴とする半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第１のビア配線及び前記第２のビア配線は、前記半導体基板と絶縁層を介して接する
    ことを特徴とする半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記半導体素子は、電界効果トランジスタである
    ことを特徴とする半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記阻止膜は、前記第２のビア配線に対して突起するように形成される
    ことを特徴とする半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１のビアホールの底部は、前記第２のビアホールの底部に突き出ている
    ことを特徴とする半導体装置。
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