JP2000243759A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000243759A JP2000243759A JP11041123A JP4112399A JP2000243759A JP 2000243759 A JP2000243759 A JP 2000243759A JP 11041123 A JP11041123 A JP 11041123A JP 4112399 A JP4112399 A JP 4112399A JP 2000243759 A JP2000243759 A JP 2000243759A
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- semiconductor device
- gate electrode
- ohmic
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 工程数を増加することなく、ソース寄生抵抗
を低減し、かつ低抵抗ゲート電極を有する半導体装置の
製造方法を提供する。 【解決手段】 ゲート電極１と、活性層５にオーム性接
続したオーミック電極３とを有する半導体装置の製造方
法であって、活性層５よりもドレイン引き出しパッド側
に配置されたソース電極引き出し配線２をゲート電極１
と同時に形成し、ソース電極引出し配線２の領域上にオ
ーミック金属９をオーミック電極３の形成時に同時に堆
積し、さらに配線４の形成時に、配線４と交差しないソ
ース引出し配線２の領域上にも選択的に配線４を形成す
るメッキを成長させる。
を低減し、かつ低抵抗ゲート電極を有する半導体装置の
製造方法を提供する。 【解決手段】 ゲート電極１と、活性層５にオーム性接
続したオーミック電極３とを有する半導体装置の製造方
法であって、活性層５よりもドレイン引き出しパッド側
に配置されたソース電極引き出し配線２をゲート電極１
と同時に形成し、ソース電極引出し配線２の領域上にオ
ーミック金属９をオーミック電極３の形成時に同時に堆
積し、さらに配線４の形成時に、配線４と交差しないソ
ース引出し配線２の領域上にも選択的に配線４を形成す
るメッキを成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】半導体装置の高性能化（低雑音化・高利
得化）を図るためには、配線が交差する部分での配線の
低抵抗化を図る必要がある。
得化）を図るためには、配線が交差する部分での配線の
低抵抗化を図る必要がある。
【０００３】図３は、従来例に係る半導体装置の製造方
法を説明する断面図である。図３に示すように従来例に
係る半導体装置の製造方法では、オーミック金属により
ソース引出し配線２を形成した後に、新たにソース引出
し配線２の抵抗を低減するための工程を追加して、ソー
ス引出し配線２のオーミック金属上にＴｉ／Ａｌを選択
的に成長して、ソース寄生抵抗を低減するようにしてい
る。
法を説明する断面図である。図３に示すように従来例に
係る半導体装置の製造方法では、オーミック金属により
ソース引出し配線２を形成した後に、新たにソース引出
し配線２の抵抗を低減するための工程を追加して、ソー
ス引出し配線２のオーミック金属上にＴｉ／Ａｌを選択
的に成長して、ソース寄生抵抗を低減するようにしてい
る。
【０００４】また、１はゲート電極，３はオーミック電
極，４は配線，７は第１の絶縁膜，９は第２の絶縁膜で
ある。
極，４は配線，７は第１の絶縁膜，９は第２の絶縁膜で
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、図３に
示す従来例に係る半導体装置の製造方法では、配線が交
差する部分での配線の低抵抗化を図るためには、新たに
ソース引出し配線２の抵抗を低減するための工程を追加
する必要があり、工程数が増加してしまうという問題が
ある。
示す従来例に係る半導体装置の製造方法では、配線が交
差する部分での配線の低抵抗化を図るためには、新たに
ソース引出し配線２の抵抗を低減するための工程を追加
する必要があり、工程数が増加してしまうという問題が
ある。
【０００６】また、ゲート電極１の抵抗率が高かったた
め、配線抵抗を低減するには、上層金属を厚く積層する
必要があり、そのため、ＧａＡｓ基板上での段差が大き
くなり、有機物の残渣が残るなどの問題が生じている。
め、配線抵抗を低減するには、上層金属を厚く積層する
必要があり、そのため、ＧａＡｓ基板上での段差が大き
くなり、有機物の残渣が残るなどの問題が生じている。
【０００７】特に、ミリ波などの高周波で使用する半導
体集積回路では、利得を高くする必要があり、寄生抵抗
の低減が要求されている。
体集積回路では、利得を高くする必要があり、寄生抵抗
の低減が要求されている。
【０００８】本発明の目的は、工程数を増加することな
く、ソース寄生抵抗を低減し、かつ低抵抗ゲート電極を
有する半導体装置の製造方法を提供することにある。
く、ソース寄生抵抗を低減し、かつ低抵抗ゲート電極を
有する半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ゲート電極
とソース引出し配線を同時に形成する工程と、半導体基
板の活性層にオーム性接続するオーミック電極を形成す
る処理と、前記ソース引出し配線の領域上にオーミック
金属を形成する処理とを同一の過程にて行う工程と、前
記ゲート電極の周辺部及び前記ソース引出し配線の領域
上に配線を形成する処理と、前記配線と前記ソース引出
し配線とが交差しない領域に前記配線を形成するメッキ
を成長させる処理と同一の過程にて行う工程とを含むも
のである。
め、本発明に係る半導体装置の製造方法は、ゲート電極
とソース引出し配線を同時に形成する工程と、半導体基
板の活性層にオーム性接続するオーミック電極を形成す
る処理と、前記ソース引出し配線の領域上にオーミック
金属を形成する処理とを同一の過程にて行う工程と、前
記ゲート電極の周辺部及び前記ソース引出し配線の領域
上に配線を形成する処理と、前記配線と前記ソース引出
し配線とが交差しない領域に前記配線を形成するメッキ
を成長させる処理と同一の過程にて行う工程とを含むも
のである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１１】図１は、本発明に一実施形態に係る半導体
装置の完成後の状態を示す平面図、図２は、本発明に一
実施形態に係る半導体装置の製造方法を工程順に示す縦
断面図である。
装置の完成後の状態を示す平面図、図２は、本発明に一
実施形態に係る半導体装置の製造方法を工程順に示す縦
断面図である。
【００１２】図において、本発明に係る半導体装置の製
造方法は、活性層５を含む半導体基板６上に、ゲート電
極１と、活性層５にオーム性接続したオーミック電極３
とを有する半導体装置の製造方法であって、活性層５よ
りもドレイン引き出しパッド側に配置されたソース電極
引き出し配線２をゲート電極１と同時に形成し、ソース
電極引出し配線２の領域上にオーミック金属１０をオー
ミック電極３の形成時に同時に堆積し、さらに配線４の
形成時に、配線４と交差しないソース引出し配線２の領
域上にも選択的に配線４を形成するメッキを成長させる
ことを特徴とするものである。
造方法は、活性層５を含む半導体基板６上に、ゲート電
極１と、活性層５にオーム性接続したオーミック電極３
とを有する半導体装置の製造方法であって、活性層５よ
りもドレイン引き出しパッド側に配置されたソース電極
引き出し配線２をゲート電極１と同時に形成し、ソース
電極引出し配線２の領域上にオーミック金属１０をオー
ミック電極３の形成時に同時に堆積し、さらに配線４の
形成時に、配線４と交差しないソース引出し配線２の領
域上にも選択的に配線４を形成するメッキを成長させる
ことを特徴とするものである。
【００１３】次に、本発明に一実施形態に係る半導体装
置の製造方法を具体例を用いて説明する。
置の製造方法を具体例を用いて説明する。
【００１４】図２（ａ１）〜（ｆ１）は、半導体基板６
上でのゲート電極１の形成過程を示す図１のＡ−Ａ’線
断面図、図２（ａ２）〜（ｆ２）は、半導体基板６上で
のソース引出し配線２の形成過程を示す図１のＢ−Ｂ’
線断面図、図２（ｇ）は図１のＣ−Ｃ’線断面図であ
る。
上でのゲート電極１の形成過程を示す図１のＡ−Ａ’線
断面図、図２（ａ２）〜（ｆ２）は、半導体基板６上で
のソース引出し配線２の形成過程を示す図１のＢ−Ｂ’
線断面図、図２（ｇ）は図１のＣ−Ｃ’線断面図であ
る。
【００１５】図２（ａ１）及び（ａ２）に示すように、
半導体基板６としてＧａＡｓ基板６を用いている。Ｇａ
Ａｓ基板６上でのゲート電極７及びソース引出し配線２
の形成領域にそれぞれリセス１２，１２を形成する。
半導体基板６としてＧａＡｓ基板６を用いている。Ｇａ
Ａｓ基板６上でのゲート電極７及びソース引出し配線２
の形成領域にそれぞれリセス１２，１２を形成する。
【００１６】次に図２（ｂ１）及び（ｂ２）に示すよう
に、基板全面に第１の絶縁膜７を成長させ、ゲート電極
７及びソース引出し配線２を形成する領域の第１の絶縁
膜７を選択的にエッチングし、開口する。
に、基板全面に第１の絶縁膜７を成長させ、ゲート電極
７及びソース引出し配線２を形成する領域の第１の絶縁
膜７を選択的にエッチングし、開口する。
【００１７】引き続いて図２（ｃ１）及び（ｃ２）に示
すように、耐熱性金属８を基板全面に堆積し、その後、
ゲート電極７及びソース引出し配線２を形成する領域の
第１の絶縁膜７に設けた開口領域に選択的にＡｕメッキ
を成長させ、ゲート電極１とソース引出し配線２とを同
時に形成する。
すように、耐熱性金属８を基板全面に堆積し、その後、
ゲート電極７及びソース引出し配線２を形成する領域の
第１の絶縁膜７に設けた開口領域に選択的にＡｕメッキ
を成長させ、ゲート電極１とソース引出し配線２とを同
時に形成する。
【００１８】次に図２（ｄ１）及び（ｄ２）に示すよう
に、ゲート電極１及びソース引出し配線２のＡｕメッキ
をマスクとして、耐熱性金属８をエッチングし、さら
に、第１の絶縁膜７を除去した後、第２の絶縁膜９を基
板全面に成長させる。
に、ゲート電極１及びソース引出し配線２のＡｕメッキ
をマスクとして、耐熱性金属８をエッチングし、さら
に、第１の絶縁膜７を除去した後、第２の絶縁膜９を基
板全面に成長させる。
【００１９】引き続いて図２（ｅ１）及び（ｅ２）に示
すように、ＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック電
極３及びオーミック金属１０を、ゲート電極１の周辺
部，ソース引出し配線２上に同時に選択的に形成する。
この場合、オーミック電極３は、ＧａＡｓ基板６の活性
層５とオーム性接続する。
すように、ＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック電
極３及びオーミック金属１０を、ゲート電極１の周辺
部，ソース引出し配線２上に同時に選択的に形成する。
この場合、オーミック電極３は、ＧａＡｓ基板６の活性
層５とオーム性接続する。
【００２０】最後に図２（ｆ１）及び（ｆ２）に示すよ
うに、ゲート電極１の周辺部及びソース引出し配線２上
にＡｕメッキを選択的に成長し、Ａｕメッキからなる配
線４を形成する。
うに、ゲート電極１の周辺部及びソース引出し配線２上
にＡｕメッキを選択的に成長し、Ａｕメッキからなる配
線４を形成する。
【００２１】さらに図２（ｆ１）及び（ｆ２）に示す工
程では、配線４とソース引出し配線が交差しない領域の
ソース引出し配線２上に形成した第２の絶縁膜９上に
も、配線４を形成するＡｕメッキを同時に選択的に成長
させる。
程では、配線４とソース引出し配線が交差しない領域の
ソース引出し配線２上に形成した第２の絶縁膜９上に
も、配線４を形成するＡｕメッキを同時に選択的に成長
させる。
【００２２】
【発明の効果】以上説明したように本発明によれば、ソ
ース電極引き出し配線をゲート電極と同時に形成し、ソ
ース電極引出し配線の領域上にオーミック金属をオーミ
ック電極の形成時に同時に堆積し、さらに配線の形成時
に、配線と交差しないソース引出し配線の領域上にも選
択的に配線を形成するメッキを成長させるため、工程数
を増加させることなく、かつソース引出し配線抵抗を低
減することができ、低雑音、かつ高利得の半導体装置、
特にミリ波低雑音の半導体装置の高性能化を実現するこ
とができる。
ース電極引き出し配線をゲート電極と同時に形成し、ソ
ース電極引出し配線の領域上にオーミック金属をオーミ
ック電極の形成時に同時に堆積し、さらに配線の形成時
に、配線と交差しないソース引出し配線の領域上にも選
択的に配線を形成するメッキを成長させるため、工程数
を増加させることなく、かつソース引出し配線抵抗を低
減することができ、低雑音、かつ高利得の半導体装置、
特にミリ波低雑音の半導体装置の高性能化を実現するこ
とができる。
【００２３】さらに、ソース引出し配線上にオーミック
金属を選択的に堆積しているため、配線による凹凸が少
なく平坦性に優れており、低雑音半導体集積装置を高歩
留まりで、且つ高性能化を実現することができる。
金属を選択的に堆積しているため、配線による凹凸が少
なく平坦性に優れており、低雑音半導体集積装置を高歩
留まりで、且つ高性能化を実現することができる。
【図１】本発明に一実施形態に係る半導体装置の完成後
の状態を示す平面図である。
の状態を示す平面図である。
【図２】本発明に一実施形態に係る半導体装置の製造方
法を工程順に示す縦断面図である。
法を工程順に示す縦断面図である。
【図３】従来例に係る半導体装置の製造方法を説明する
断面図である。
断面図である。
１ ゲート電極 ２ ソース電極引き出し配線 ３ オーミック電極 ４ 配線 ５ 活性層 ６ ＧａＡｓ基板（半導体基板） １０ オーミック金属
Claims (1)
- 【請求項１】 ゲート電極とソース引出し配線を同時に
形成する工程と、 半導体基板の活性層にオーム性接続するオーミック電極
を形成する処理と、前記ソース引出し配線の領域上にオ
ーミック金属を形成する処理とを同一の過程にて行う工
程と、 前記ゲート電極の周辺部及び前記ソース引出し配線の領
域上に配線を形成する処理と、前記配線と前記ソース引
出し配線とが交差しない領域に前記配線を形成するメッ
キを成長させる処理と同一の過程にて行う工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04112399A JP3201374B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04112399A JP3201374B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243759A true JP2000243759A (ja) | 2000-09-08 |
| JP3201374B2 JP3201374B2 (ja) | 2001-08-20 |
Family
ID=12599684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04112399A Expired - Fee Related JP3201374B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201374B2 (ja) |
-
1999
- 1999-02-19 JP JP04112399A patent/JP3201374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3201374B2 (ja) | 2001-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |