JP3789758B2 - トランジスタの製造方法、並びにトランジスタおよび集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明はトランジスタの製造方法に関する。また、この発明はそのような製造方法により作製されるトランジスタおよび集積回路に関する。
【0002】
【従来の技術】
ミリ波帯やマイクロ波帯の高周波信号を扱う半導体装置では、配線の抵抗成分を低減して高周波信号の伝送損失を低減する観点から、配線として低抵抗な金(Au)、銅(Cu)等の金属からなる厚膜配線が広く用いられている。
【0003】
そのような配線は、例えば次のような方法により形成されている(特開平3−211732号公報)。すなわち、図13(a)に示すように、基板301上にフォトレジストを塗布し、露光、現像を行って、配線を形成すべき領域(以下「配線領域」という。)に対応した開口310を有する保護レジスト302を形成する。次に、基板301上の全域に、チタン(Ti)、白金(Pt)、金(Au)の順に金属膜を蒸着法あるいはスパッタ法により堆積して、100〜200nm程度の厚さの給電用導電性膜303を形成する。次に、図13(b)に示すように、基板301上の全域に厚膜レジスト304を塗布した上、配線領域に対応した開口311を有する絶縁膜305を形成する。次に、図13(c)に示すように、絶縁膜305をマスクとして異方性ドライエッチングを行って、厚膜レジスト304に開口312を設ける。絶縁膜305をマスクとしている理由は、開口312の寸法精度をできるだけ高めるためである。次に、この開口312を有する厚膜レジスト304をメッキ用マスクとし、導線性膜303を陰電極として電解メッキを行うことにより厚膜レジスト304の開口312内に金属を析出させて配線電極306を形成する。この後、図13(d)に示すように、絶縁膜305と厚膜レジスト304を除去する。さらに、配線電極306をマスクとして導電性膜303に対してイオンミリングを行って、導電性膜303のうち配線電極306の外側に露出している部分を除去する。最後に、酸素アッシングを行って保護レジスト302を除去する。
【0004】
【発明が解決しようとする課題】
ところで、素子を高性能化、微細化するためには、配線をより微細な寸法に加工し、かつ配線同士を近接させる必要がある。
【0005】
しかし、上記方法では、厚膜レジスト(メッキ用マスク)304の厚みを、形成すべき配線306の厚さより厚く設定しなければならない。このため、形成すべき配線306が細い場合は、レジスト304の厚みと開口312の幅(図13における横方向の幅)との比(アスペクト比)が大きくなる。この結果、開口312が均一な寸法に形成されず、配線306が断線する場合がある。また、形成すべき配線306同士の間隔が狭い場合、レジスト304の厚みとレジスト304の幅(図13における横方向の幅)との比(アスペクト比)が大きくなる。この結果、レジスト304が均一な寸法に形成されなかったり、形成されてもストレスにより変形や割れが生じたりして、隣り合う配線306同士が電気的に短絡する場合がある。この結果、作製されるトランジスタや集積回路の歩留りが低下する。
【0006】
そこで、この発明の目的は、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、断線や短絡が生じないように配線を精度良く形成でき、歩留りを高めることができるトランジスタの製造方法を提供することにある。
【0007】
また、この発明の目的は、歩留り良く作製され、高周波における性能が高いトランジスタおよび集積回路を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、この発明のトランジスタの製造方法は、エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラ型のトランジスタを作製するトランジスタの製造方法であって、
半導体基板上に上記エミッタオーミック接合電極とベースオーミック接合電極を形成した後、
半導体基板上に給電用導電性膜を形成する工程と、
第1のフォトリソグラフィを行って、上記導電性膜上に、配線領域に対応した第1開口を有する第1マスクレジストを形成する工程と、
上記導電性膜を陰極として第1の電解メッキを行って、上記第1開口内に金属を析出させて第1配線層を形成する工程と、
熱処理を行って、上記第1マスクレジストを硬化させてフォトリソグラフィ用の溶剤に対して不溶化する工程と、
第2のフォトリソグラフィを行って、上記第1マスクレジストの第1開口に少なくとも一部が重なる領域に第2開口を有する第2マスクレジストを形成する工程と、
上記導電性膜を陰極として第2の電解メッキを行って、上記第2マスクレジストの第2開口内に金属を析出させて第2配線層を形成する工程と
を設けて、上記エミッタオーミック接合電極、ベースオーミック接合電極と外部端子とをつなぐエミッタ配線、ベース配線を形成するとともに、
上記エミッタ配線またはベース配線のうち一方の配線をなす第1配線層の境界位置よりも上記一方の配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線またはベース配線のうち他方の配線に対して離間させることを特徴とする。
【0009】
なお、「配線領域」とは、配線を形成すべき領域、または配線が既に形成された領域を意味する。
【0010】
この発明のトランジスタの製造方法では、第1マスクレジストの第1開口と上記第2マスクレジストの第2開口とが少なくとも一部重なっているので、第1開口内に形成される第1配線層と第2開口内に形成される第2配線層とがオーバラップした状態となり、上記基板上に残された導電性膜と併せて配線を構成する。この発明では、2回のフォトリソグラフィと2回の電解メッキで配線を形成しているので、所定の厚みの配線を形成する場合、従来(1回のフォトリソグラフィと1回の電解メッキで配線を形成する場合)に比して、各フォトリソグラフィでのマスクレジストの厚みを薄くすることができる。この結果、各フォトリソグラフィでレジストの厚みと開口の幅との比(アスペクト比)や、レジストの厚みとレジストの幅との比(アスペクト比)を小さくすることができる。したがって、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、配線を精度良く形成でき、配線の断線や隣り合う配線同士の間の短絡を防止できる。
また、この発明のトランジスタの製造方法によれば、エミッタ配線の第2配線層とベース配線の第2配線層との間の距離が広がるので、隣り合う配線同士の間の短絡を防止でき、さらにトランジスタの歩留りを高めることができる。
【0011】
一実施形態のトランジスタの製造方法は、さらに、剥離剤を用いて上記各マスクレジストを除去する工程と、上記導電性膜のうち配線領域以外の領域に存する部分を除去する工程を有することを特徴とする。
【0012】
この一実施形態のトランジスタの製造方法によれば、上記基板上に残された導電性膜、第1配線層および第2配線層からなる配線同士が電気的に分離される。
【0013】
一実施形態のトランジスタの製造方法は、上記第1マスクレジストをネガ型のレジスト材料で形成して、上記第1の配線層形成後第2フォトリソグラフィ前の熱処理工程を省略したことを特徴とする。
【0014】
この一実施形態のトランジスタの製造方法では、第1マスクレジストをネガ型のレジスト材料で形成しているので、第2のフォトリソグラフィにおける露光時に第1マスクレジストの第1開口近傍部分が露光されたとしても、第2のフォトリソグラフィにおける現像時に第1マスクレジストのその部分が溶解することはない。したがって、上記第1の配線層形成後第2のフォトリソグラフィ前の熱処理工程を省略しても支障がなく、それによって配線形成のためのプロセスを簡素化できる。なお、第2マスクレジストの材料は、ポジ型とネガ型のいずれのレジスト材料であっても良い。
【0015】
一実施形態のトランジスタの製造方法は、上記第2マスクレジストの第2開口を定める境界の少なくとも一部が、上記第1マスクレジストの第1開口が占める領域内にあることを特徴とする。
【0016】
この一実施形態のトランジスタの製造方法によれば、第2配線層のレイアウトの自由度が大きくなる。
【0017】
一実施形態のトランジスタの製造方法は、上記第2マスクレジストの第2開口を定める境界の少なくとも一部が、上記第1マスクレジストの第1開口が占める領域外にあることを特徴とする。
【0018】
この一実施形態のトランジスタの製造方法によれば、第2配線層のレイアウトの自由度が大きくなる。
【0019】
一実施形態のトランジスタの製造方法は、上記第1マスクレジストの厚みを薄くする一方、上記第2マスクレジストの厚みを厚くしたことを特徴とする。
【0020】
この一実施形態のトランジスタの製造方法では、第1マスクレジストの厚みを薄くしているので、第1のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、第1配線層を精度良く形成できる。なお、上記第2マスクレジストの厚みを厚くしているため、第2のフォトリソグラフィでのアスペクト比が相対的に大きくなる(ただし、それでも従来のアスペクト比よりは小さい。)。しかし、上述のように、第2配線層のレイアウトの自由度が大きくなっているので、第2配線層の幅を若干広げたり、第2配線層同士の間隔を若干広げることができる。これにより、第2配線層の断線や隣り合う第2配線層同士の間の短絡を防止できる。
【0021】
一実施形態のトランジスタの製造方法は、上記ベース配線をなす第1配線層の境界位置よりも上記ベース配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線に対して離間させる一方、上記エミッタ配線をなす第1配線層の境界位置よりも上記エミッタ配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記ベース配線に対して接近させることを特徴とする。
【0022】
この一実施形態のトランジスタの製造方法によれば、エミッタ配線の第2配線層とベース配線の第2配線層との間の距離を短くすることなく、エミッタ配線の幅を広げることができる。したがって、エミッタ配線の抵抗を低減することができ、トランジスタの高周波における性能を高めることができる。
【0023】
この発明のトランジスタは、上記トランジスタの製造方法を用いて製造されたことを特徴とする。
【0024】
この発明のトランジスタは、歩留り良く作製され、また、高周波における性能が高いものとなる。
【0025】
この集積回路は、上記トランジスタの製造方法を用いて製造されたことを特徴とする。
【0026】
この発明の集積回路は、歩留り良く作製され、また、高周波における性能が高いものとなる。
【0027】
【発明の実施の形態】
以下、この発明を、図面を参照しながら実施の形態により詳細に説明する。
【0028】
(第1実施形態)
図1〜図9を参照して、第1実施形態の、エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラトランジスタの製造方法、およびそのようなヘテロ接合バイポーラトランジスタを含む集積回路の製造方法を説明する。
【0029】
まず、図1の断面図に示すように、ヘテロ接合バイポーラトランジスタのオーミック電極までを形成する。具体的には、GaAsよりなる半絶縁性基板101上に、厚さ1.0μmのn型GaAsサブコレクタ層102と、厚さ0.8μmのn型GaAsコレクタ層103と、厚さ0.1μmのp型GaAsベース層104と、このベース層側よりn型AlGaAs、n型GaAs、n型InGaAsを順次積層してなる合計厚さ0.4μmのエミッタ層105とを、この順にエピタキシャル成長してなるウエハを用意する。上記各エピタキシャル層に対し順次フォトレジストマスクを形成し、順次エッチングを行って、エミッタ層105からなり所定パターンを有するエミッタメサ部と、ベース層104およびコレクタ層103からなりエミッタメサ部よりも広いパターンを有するベースメサ部と、サブコレクタ層102からなりベースメサ部よりも広いパターンを有するコレクタメサ部とを形成する。なお、各材料層と同じ符号を用いて、エミッタメサ部を符号105、ベースメサ部を符号104,103、コレクタメサ部を符号102で表すものとする。エミッタメサ部105、ベースメサ部104,103、コレクタメサ部102の境界は、それぞれエミッタメサ段差111、ベースメサ段差110、コレクタメサ段差109で定められている。
【0030】
次に、エミッタメサ部105の表面、ベースメサ部104の表面、サブコレクタ層102の表面に、それぞれエミッタオーミック電極106、一対のベースオーミック電極107、一対のコレクタオーミック電極108を形成する。
【0031】
図2の平面図に示すように、エミッタメサ部105およびその表面のエミッタオーミック電極106のパターンは、一方向(図2における縦方向)に細長い矩形状のものとされている。ベースメサ部104のパターンはエミッタメサ部105のパターンよりも幅広の矩形状のものとされ、さらに、コレクタメサ部102のパターンはベースメサ部104よりも幅広の矩形状のものとされている。ベースオーミック電極107のパターンは、ベースメサ部104のうちエミッタメサ部105の両側にはみ出した部分の表面を、それぞれエミッタオーミック電極106と平行に延びる細長い矩形状のものとされている。コレクタオーミック電極108のパターンは、サブコレクタ層102のうちベースメサ部104の両側にはみ出した部分の表面を、それぞれベースオーミック電極107と平行に延びる幅広の矩形状のものとされている。
【0032】
この後、エミッタオーミック電極106、ベースオーミック電極107と素子周辺の外部端子(図示せず)とをつなぐエミッタ配線、ベース配線を、以下の手順で形成する。
【0033】
まず、基板101上にフォトレジストを塗布し、露光、現像、200℃で10分の熱処理を行うことで、図3中に示すように、保護レジスト117を形成する。この保護レジスト117のパターンは、エミッタオーミック電極106、ベースオーミック電極107上にそれぞれ開口116a,116bを有し、残りの領域全域を被覆するものである。熱処理の過程で、保護レジスト117は、粘性が低下して丸みを帯びた断面形状になり、ベースメサ段差110、コレクタメサ段差109を滑らかに確実に被覆する。なお、図2中に示すように、保護レジスト117の開口116a,116bは、エミッタオーミック電極106、ベースオーミック電極107の長辺方向の実質的に全長にわたって延びている。
【0034】
続いて図3中に示すように、この上に全域に、蒸着法またはスパッタ法によりチタン、金を順次蒸着して、厚さ100nm〜200nmの給電用導電性膜118を形成する。このとき保護レジスト117が熱処理によって丸みを帯びた形状となっているので、導電性薄膜118が断線することなく全面を均一に被覆することができる。
【0035】
次に、導電性薄膜118上にフォトレジストを塗布し、露光、現像を含む第1のフォトリソグラフィを行って、図4に示すように、エミッタ配線領域、ベース配線領域に対応した第1開口120a,120bを有する厚さ2.0μmの第1マスクレジスト119を形成する。この例では、第1マスクレジスト119の材料としてポジ型のフォトレジストを用いるものとする。
【0036】
次に、導電性膜118を陰極として第1の電解メッキを行って、第1開口120a,120b内にそれぞれ厚さ1.5μmの金を析出させて第1配線層122,123を形成する。第1配線層122はエミッタ配線の一部をなし、第1配線層123はベース配線の一部をなす。
【0037】
次に、190℃で10分の熱処理を行って、図5に示すように、第1マスクレジスト119を硬化させて、フォトリソグラフィ用の溶剤(特に現像剤)に対して不溶化する。なお、この熱処理の過程で、第1マスクレジスト119は、粘性が低下して丸みを帯びた断面形状になる。
【0038】
次に、この上にフォトレジストを塗布し、露光、現像を含む第2のフォトリソグラフィを行って、エミッタ配線領域、ベース配線領域に対応した第2開口125a,125bを有する厚さ4μmの第2マスクレジスト126を形成する。この例では、第2マスクレジスト126の材料はポジ型、ネガ型のいずれであっても良い。
【0039】
この例では、第2マスクレジスト126の第2開口125a,125bは、それぞれ第1マスクレジスト119の第1開口120a,120bに一部が重なるパターンになっている。詳しくは、エミッタ配線領域では、第2マスクレジスト126の第2開口125aを定める境界127は第1マスクレジスト119の第1開口120aが占める領域外にある。また、ベース配線領域では、第2マスクレジスト126の第2開口125bを定める境界のうちエミッタ配線側の部分128iが、第1マスクレジスト119の第1開口120bが占める領域内にある。一方、第2マスクレジスト126の第2開口125bを定める境界のうち反対側の部分128oが、第1マスクレジスト119の第1開口120bが占める領域外にある。
【0040】
次に、図6に示すように、導電性膜118を陰極として第2の電解メッキを行って、第2マスクレジスト126の第2開口125a,125b内にそれぞれ厚さ3.5μmの金を析出させて第2配線層131,132を形成する。第2マスクレジスト126の第2開口125a,125bと第1マスクレジスト119の第1開口120a,120bとがそれぞれ一部重なっているので、第2配線層131,132はそれぞれ第1配線層122,123とオーバラップした状態になる。したがって、第2配線層131は第1配線層122と導通してエミッタ配線151の一部をなし、第2配線層132は第1配線層123と導通してベース配線152の一部をなす。
【0041】
次に、図7に示すように、第2マスクレジスト126及び不溶化した第1マスクレジスト119を、例えば剥離用の溶剤によって溶解して除去する。なお、第2マスクレジスト126及び不溶化した第1マスクレジスト119の除去は、酸素を含むプラズマによるアッシング(灰化)によって行うこともできる。
【0042】
次に、図8に示すように、溶液を用いたウエットエッチング又はドライエッチングを行って、導電性膜118のうち配線領域以外の領域に存する部分(図7中に斜線を施して示す不要な部分)133を除去する。これにより、基板101上に残された導電性膜118a、第1配線層122、第2配線層131からなるエミッタ配線151と、基板101上に残された導電性膜118b、第1配線層123、第2配線層132からなるベース配線152とを互いに電気的に分離する。
【0043】
このとき、導電性膜118を構成する金層のエッチング時には、電解メッキで析出した第1配線層122,123、第2配線層131,132をもエッチングすることになるが、金層の厚みはそれらの配線層の厚みよりも十分に薄いので、それらの配線層の形状は殆ど変化しない。一方、導電性膜118を構成するチタン層のエッチング時には、実質上マスクとなる第1配線層122,123の端部のところからチタン層に幾分サイドエッチングが生じて、導電性膜118の幅が細くなる。しかし、エッチングの終点を適切に管理することによって、そのサイドエッチングの量を抑えることができる。
【0044】
また、この導電性膜118のエッチング時に、保護レジスト117(図7中に示す)は、半導体基板101やこの半導体基板101上に既に形成されているメサ部105,104,103,102、オーミック電極106,107,108などを保護して、それらが損傷を受けるのを防ぐ。したがって、マスクとなる第1配線層122,123の幅(つまり第1開口120a,120bの幅)をそれぞれ保護レジスト117の開口116a,116b(図2、図3参照)の幅よりも広くして、導電性膜118のエッチングが必ず保護レジスト117上でなされるようにするのが望ましい。前述のように導電性膜118にサイドエッチングが生ずることを考慮すると、そのサイドエッチングが保護レジスト117の開口116a,116bまで及ばないように、第1開口120a,120bの幅をそれぞれ保護レジスト117の開口116a,116b(図2、図3参照)の幅よりも片側0.2μm以上、より好ましくは片側0.4μm以上広げておくのが好ましい。
【0045】
最後に、保護レジスト117を、例えば剥離用の溶剤によって溶解して除去する。なお、保護レジスト117の除去は、酸素を含むプラズマによるアッシング(灰化)によって行うこともできる。
【0046】
このようにして、エミッタオーミック電極106、ベースオーミック電極107と素子周辺の外部端子(図示せず)とをつなぐエミッタ配線151、ベース配線152を形成する。
【0047】
以上の工程により、エミッタ配線151、ベース配線152の最終的な厚みは、実質上、第1配線層122,123の厚み1.5μmと第2配線層131,132の厚み3.5μmとの合計5.0μmとなる。
【0048】
この製造方法では、2回のフォトリソグラフィと2回の電解メッキでエミッタ配線151、ベース配線152を形成しているので、所定の厚みの配線を形成する場合、従来(1回のフォトリソグラフィと1回の電解メッキで配線を形成する場合)に比して、各フォトリソグラフィでのマスクレジスト119,126の厚みを薄くすることができる。すなわち、従来の製造方法では厚み5.0μmの配線を形成する場合、マスクレジストの厚みは5.0μm以上であることが必要とされる。これに対して、この製造方法では、第1マスクレジスト119の厚みは2.0μm、第2マスクレジスト126の厚みは4.0μmであり、ともに5.0μmよりも薄い。この結果、各フォトリソグラフィでレジスト119,126の厚みと開口120a,120b;125a,125bの幅との比(アスペクト比)や、レジスト119,126の厚みとレジスト119,126の幅135との比(アスペクト比)を小さくすることができる。したがって、形成すべき配線151,152が細い場合や配線151,152同士の間隔が狭い場合でも、配線151,152を精度良く形成できる。この結果、配線151,152の断線や隣り合う配線151,152同士の間の短絡を防止できる。
【0049】
特に、この実施形態では、図5によって良く分かるように、第1マスクレジスト119の厚みを薄くする一方、第2マスクレジスト126の厚みを厚くしている。第1マスクレジスト119の厚みを薄くしているので、第1のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線151,152が細い場合や配線151,152同士の間隔が狭い場合でも、第1配線層122,123を精度良く形成できる。また、第1マスクレジストの開口120aを大きくしながらも、ベースメサ部104のうちエミッタメサ部105の側方へはみ出した部分(これを「外部ベース部分」と呼ぶ。)の表面に、保護レジスト117の開口116a,116b(図2、図3参照)や第1マスクレジスト119の第1開口120a,120b(図4参照)を、それらの間に位置合わせ誤差を加味して配置できる。
【0050】
なお、第2マスクレジスト126の厚みを厚くしているため、第2のフォトリソグラフィでのアスペクト比が相対的に大きくなる(ただし、それでも従来のアスペクト比よりは小さい。)が、第2配線層131,132のレイアウトの自由度が大きくなっているので、第2配線層131,132の幅を若干広げたり、第2配線層131,132同士の間隔を若干広げることができる。これにより、第2配線層131,132の断線や隣り合う第2配線層131,132同士の間の短絡を防止できる。
【0051】
この例では、エミッタ配線領域では、第2マスクレジスト126の第2開口125aを定める境界127(図5参照)は第1マスクレジスト119の第1開口120aが占める領域外にあり、第1配線層122の幅よりも第2配線層131の幅が広くなっている。したがって、全体としてエミッタ配線151の幅136を広げることができ、エミッタ配線151の抵抗を低減できる。
【0052】
また、ベース配線領域では、第2マスクレジスト126の第2開口125bを定める境界のうちエミッタ配線側の部分128i(図5参照)が、第1マスクレジスト119の第1開口120bが占める領域内にある。したがって、エミッタ配線151の一部をなす第2配線層131とベース配線152の一部をなす第2配線層132との間の間隔を広げることができる。したがって、上記のようにエミッタ配線151の第2配線層131の幅を広げた場合でも、エミッタ配線151とベース配線152との間の短絡や静電容量増大を防止できる。
【0053】
さらに、第2マスクレジスト126の第2開口125bを定める境界のうちエミッタ配線側の部分128iを、エミッタ配線151の第2配線層131の幅を広げた分(寸法)以上に第1開口120bの内側に位置させれば、第2マスクレジスト126のうちエミッタ配線とベース配線の間に相当する部分の幅135を、第1マスクレジスト119の幅より広げることができる。そのようにした場合、第2マスクレジスト126の厚さを厚くした場合でも第2マスクレジスト126を精度良く形成できる。この結果、配線151,152の断線や隣り合う配線151,152同士の間の短絡をさらに有効に防止できる。
【0054】
一方、第2マスクレジスト126の第2開口125bを定める境界のうち反対側の部分128oが、第1マスクレジスト119の第1開口120bが占める領域外にある。したがって、ベース配線152の一部をなす第2配線層132の幅を広げて、全体としてベース配線152の幅を広げることができ、ベース配線152の抵抗を低減できる。
【0055】
図9は、このようにして作製されたヘテロ接合バイポーラトランジスタから素子周辺部へ延びるエミッタ配線151、ベース配線152の平面パターンレイアウトを示している。この図9では、メサ段差111,110,109、オーミック電極106,107等のエミッタ配線151、ベース配線152に隠れた部分は破線で示されている。
【0056】
エミッタ配線151は、エミッタオーミック電極106の長手方向に関して実質上全領域を覆い、エミッタメサ部105の幅よりも広い一定の幅で図9における上方向に連続して延びて、素子周辺部142に至っている。ベース配線152は、各ベースオーミック電極107の長手方向に関して実質上全領域を覆い、それぞれベースメサ部104上からコレクタオーミック電極108上までの一定の幅で図9における下方向に連続して延びて、素子周辺部143に至っている。エミッタ配線151のうちメサ段差110,109を越える部分151a、ベース配線152のうちメサ段差110,108,109を越える部分152aは、それぞれ下地から浮いたエアブリッジ構造となっている。
【0057】
なお、コレクタオーミック電極につながる配線は、図示を省略されている。
【0058】
素子周辺部142,143では、エミッタ配線151、ベース配線152の幅を広げて、そのままヘテロ接合バイポーラトランジスタ(素子)をパッケージに実装する際のワイヤボンド接続部、またはフリップチップ実装用バンプの形成部として用いることができる。
【0059】
あるいは、エミッタ配線151、ベース配線152を素子周辺部142,143から延長して集積回路の配線へ接続しても良い。これにより、このヘテロ接合バイポーラトランジスタを、その性能を劣化させることなく、集積回路の要素として用いることができる。
【0060】
知られているように、ヘテロ接合バイポーラトランジスタの高周波における性能を高めるためには、エミッタ幅(エミッタメサ部の幅)137と外部ベース幅(外部ベース部分の幅)138(図8参照)を狭く設定すべきである。この理由は、第1に、エミッタ幅137が狭いほど、エミッタメサ部105の直下の真性トランジスタ部分に対してベースオーミック電極107を近接でき、ベース抵抗を低減できるからである。第2に、外部ベース幅138が狭いほど、寄生ベースコレクタ容量を低減でき、高周波における性能を向上できるからである。
【0061】
この実施形態では、素子の性能を高めるためにエミッタ幅137を1.5μm、外部ベース幅138を2μmに設定したが、心配されたエミッタ配線151、ベース配線152の断線や、エミッタ配線151とベース配線152との間の短絡が生じることはなく、素子の歩留りが低下することはなかった。なお、従来の製造方法では、エミッタオーミック電極106上、ベースオーミック電極107上の配線形状の精度が良くないため、配線の断線や配線同士の間の短絡が生じて、素子の歩留りを低下させることになる。
【0062】
なお、図3中に示した保護レジスト117を形成する際の熱処理工程は、後の工程の熱処理で保護レジスト117に変形や発泡を生じさせないために必要とされる。したがって、保護レジスト117を形成する際の熱処理の温度は、後の熱処理の温度と同じか又はそれよりも高いのが好ましい。
【0063】
この実施形態では、保護レジスト117の材料として、ノボラックを主体としたポジレジストを使用した。このレジストは、熱処理の高温時に軟化し、丸みを帯びるので、給電用導電性膜104を全面で断線することなく形成できる。
【0064】
また、第1マスクレジスト119を不溶化するための熱処理工程は、第2のフォトリソグラフィ工程におけるレジスト材料の塗布時、露光、現像時に、第1マスクレジスト119が溶解しないようにするために必要とされる。つまり、第1マスクレジスト119をフォトリソグラフィ用の溶剤に対して不溶化しておくことによって、第2マスクレジスト126の第2開口125a,125b内に第1マスクレジスト119が露出しても、第1マスクレジスト119がフォトリソグラフィ用の溶剤に溶けるのを防止できる。これにより配線の精度を高めることができる。特に、この実施形態では、エミッタ配線151の第1配線層122の幅よりも第2配線層131の幅を広くするために第2マスクレジスト126の第2開口125aを定める境界127(図5参照)を第1マスクレジスト119の第1開口120aが占める領域外に設定しているので、第1マスクレジスト119を不溶化している意義が大きい。
【0065】
第1マスクレジスト119を不溶化するための熱処理工程では、その熱処理のせいで保護レジスト117が変形、発泡して、給電用導電性膜118に亀裂が生じるおそれがある。そのため、保護レジスト117が変形、発泡しないよう、第1マスクレジスト119を不溶化するための熱処理の温度を、保護レジスト117を形成した際の熱処理の温度よりも低く設定するのが好ましい。
【0066】
この実施形態では、第1マスクレジスト119の材料として保護レジスト117の材料と同じノボラックを主体としたポジレジストを使用したため、熱処理の過程で第1マスクレジスト119が軟化し、丸みを帯びるとともに、熱処理後に、フォトリソグラフィ用の溶剤への溶解性が減少することとなった。
【0067】
また、第2の電解メッキ工程によって第2配線層131,132を析出させた後、熱処理を行って第2マスクレジスト126を不溶化し、更に、第3のマスクレジストを形成し、第3の電解メッキを行うといった具合に、本発明の工程を繰り返すことで配線の厚みを更に厚くすることも可能である。
【0068】
本発明は、微細なエミッタオーミック電極、あるいはベースオーミック電極に接続する配線の形成を主とした発明であるため、上述のGaAs基板上に形成したAlGaAs/GaAs系のヘテロ接合バイポーラトランジスタに限らず、全てのヘテロ接合バイポーラトランジスタに適用が可能である。
【0069】
例えば、GaAs基板上であっても、エミッタ層の一部にGaInP、AlGaInP、GaInAsP等、Inや燐を含む材料を用いる場合もある。
【0070】
また、ベース層にAlGaAs、InGaAs、あるいはそのAlやInの組成を傾斜(グレーディッド)したものを用いる場合もある。
【0071】
また、ベース層とコレクタ層の組成をかえて、エミッタベース間とベースコレクタ間との両方をヘテロ接合にする場合もある。
【0072】
GaAs基板以外では、InP基板上で、エピタキシャル層にInGaAs、InAlAsや、InP等を主として用いることも可能である。
【0073】
あるいは、GaN、AlGaN等の窒化物系の材料、Si、SiGe等の材料を用いることも可能である。
【0074】
また、電解メッキにより析出させる金属としては金(Au)の例を示したが、銅(Cu)等、その他の金属を析出させても良い。
【0075】
また、上記製造方法中では、露出した半導体表面部分を被覆する絶縁膜の形成については説明をしていない。しかし、実際には、工程中も含めて必要以上の半導体表面の露出を避けることが好ましい場合が多く、必要に応じて各工程の間で絶縁膜を形成することが好ましい。その場合は、絶縁膜を部分的にエッチングして、電極などの各材料が相互に接するコンタクトホールを形成する。
【0076】
(第2実施形態)
第1実施形態の説明に用いたのと同じ図を参照しながら、第2実施形態のヘテロ接合バイポーラトランジスタの製造方法について説明する。
【0077】
図1に示したメサ部105,104,103,102の形成工程から図3に示した給電用導電性膜118の形成工程までは、第1実施形態と同様に進める。
【0078】
次に、導電性薄膜118上にフォトレジストを塗布し、露光、現像を含む第1のフォトリソグラフィを行って、図4に示すように、エミッタ配線領域、ベース配線領域に対応した第1開口120a,120bを有する厚さ2.0μmの第1マスクレジスト119を形成する。この例では、第1マスクレジスト119の材料としてネガ型のフォトレジストを用いるものとする。
【0079】
次に、導電性膜118を陰極として第1の電解メッキを行って、第1開口120a,120b内にそれぞれ厚さ1.5μmの金を析出させて第1配線層122,123を形成する。第1配線層122はエミッタ配線の一部をなし、第1配線層123はベース配線の一部をなす。
【0080】
次に、第1実施形態で行った第1の配線層形成後第2のフォトリソグラフィ前の熱処理工程を省略して、この上にフォトレジストを塗布し、露光、現像を含む第2のフォトリソグラフィを行って、エミッタ配線領域、ベース配線領域に対応した第2開口125a,125bを有する厚さ4μmの第2マスクレジスト126を形成する。この例では、第2マスクレジスト126の材料はポジ型、ネガ型のいずれであっても良い。
【0081】
この第2実施形態では、第1マスクレジスト119の材料としてネガ型のフォトレジストを用いているので、第2のフォトリソグラフィにおける露光時に第1マスクレジスト119の第1開口120a,120b近傍部分が露光されたとしても、第2のフォトリソグラフィにおける現像時に第1マスクレジスト119のその部分が溶解することはない。したがって、上記熱処理工程を省略しても支障がなく、それによって配線形成のためのプロセスを簡素化できる。
【0082】
次に、図6に示すように、導電性膜118を陰極として第2の電解メッキを行って、第2開口125a,125b内にそれぞれ厚さ3.5μmの金を析出させて第2配線層131,132を形成する。
【0083】
以降の工程は、第1実施形態と同様に進めて、ヘテロ接合バイポーラトランジスタを作製する。
【0084】
この第2実施形態によれば、第1実施形態と同様の作用効果を奏することができる。すなわち、2回のフォトリソグラフィと2回の電解メッキでエミッタ配線151、ベース配線152を形成しているので、所定の厚みの配線を形成する場合、従来(1回のフォトリソグラフィと1回の電解メッキで配線を形成する場合)に比して、各フォトリソグラフィでのマスクレジスト119,126の厚みを薄くすることができる。この結果、各フォトリソグラフィでレジスト119,126の厚みと開口120a,120b;125a,125bの幅との比(アスペクト比)や、レジスト119,126の厚みとレジスト119,126の幅135との比(アスペクト比)を小さくすることができる。したがって、形成すべき配線151,152が細い場合や配線151,152同士の間隔が狭い場合でも、配線151,152を精度良く形成できる。この結果、配線151,152の断線や隣り合う配線151,152同士の間の短絡を防止できる。したがって、エミッタ幅137と外部ベース幅138が狭く設定された高性能のヘテロ接合バイポーラトランジスタを、歩留りを低下させることなく作製することができる。
【0085】
(第3実施形態)
図10〜図12を参照して、第3実施形態の電界効果トランジスタの製造方法、およびそのような電界効果トランジスタを含む集積回路の製造方法を説明する。
【0086】
まず、図10の断面図に示すように、GaAsよりなる半絶縁性基板201上に、厚さ0.05μmのn型GaAs層チャンネル層202をエピタキシャル成長し、フォトリソグラフィおよびエッチングを行って、チャンネル層202からなるメサ部を形成する。なお、このメサ部をチャンネル層と同じ符号202で表すものとする。
【0087】
次に、この上にオーミック接合を形成するための材料を蒸着し、熱処理を行って、メサ部202の表面上で互いに離間した領域にソースオーミック電極203、ドレインオーミック電極205を形成する。さらに、ショットキー接合を形成するための材料を蒸着し、ソースオーミック電極203とドレインオーミック電極205との間の領域に、公知の手法によって断面略T字状のショットキーゲート電極204を形成する。
【0088】
次に、ソースオーミック電極203、ショットキーゲート電極204、ドレインオーミック電極205と素子周辺の外部端子(図示せず)へをつなぐソース配線、ゲート配線、ドレイン配線を、以下の手順で形成する。なお、各工程での作製条件は、第1実施形態の対応する工程のものと同じである。
【0089】
まず、図10中に示すように、保護レジスト217を形成する。この保護レジスト217のパターンは、ソースオーミック電極203、ショットキーゲート電極204、ドレインオーミック電極205上にそれぞれ開口216a,216b,216cを有し、残りの領域全域を被覆するものである。保護レジスト217は、丸みを帯びた断面形状を有し、メサ段差209を滑らかに確実に被覆する。
【0090】
続いて、この上に全域に、給電用導電性膜218を形成する。このとき保護レジスト217が丸みを帯びた形状となっているので、導電性薄膜218が断線することなく全面を均一に被覆することができる。
【0091】
次に、図11に示すように、第1のフォトリソグラフィを行って、導電性膜218上に、ソース配線領域、ゲート配線領域、ドレイン配線領域に対応した第1開口220a,220b,220cを有する厚さ2.0μmの第1マスクレジスト219を形成する。この例では、第1マスクレジスト219の材料としてポジ型のフォトレジストを用いるものとする。
【0092】
次に、導電性膜218を陰極として第1の電解メッキを行って、第1開口220a,220b,220c内にそれぞれ厚さ1.5μmの金を析出させて第1配線層221,222,223を形成する。第1配線層221ソース配線の一部をなし、第1配線層222はゲート配線の一部をなし、第1配線層223はドレイン配線の一部をなす。
【0093】
次に、熱処理を行って、図11中に示すように、第1マスクレジスト219を硬化させて、フォトリソグラフィ用の溶剤(特に現像剤)に対して不溶化する。なお、この熱処理の過程で、第1マスクレジスト219は、粘性が低下して丸みを帯びた断面形状になる。
【0094】
次に、第2のフォトリソグラフィを行って、ソース配線領域、ゲート配線領域、ドレイン配線領域に対応した第2開口225a,225b,225cを有する厚さ4μmの第2マスクレジスト226を形成する。この例では、第2マスクレジスト226の材料はポジ型、ネガ型のいずれであっても良い。
【0095】
この例では、第2マスクレジスト226の第2開口225a,225b,225cは、それぞれ第1マスクレジスト219の第1開口220a,220b,220cに一部が重なるパターンになっている。詳しくは、ゲート配線領域では、第2マスクレジスト226の第2開口225bを定める境界は第1マスクレジスト219の第1開口220bが占める領域外にある。また、ソース配線領域、ドレイン配線領域では、それぞれ第2マスクレジスト226の第2開口225a,225cを定める境界のうちゲート配線側の部分225iが、第1マスクレジスト219の第1開口220a,220cが占める領域内にある。一方、第2マスクレジスト226の第2開口225a,225cを定める境界のうち反対側の部分225iが、第1マスクレジスト219の第1開口220a,220cが占める領域外にある。
【0096】
次に、導電性膜218を陰極として第2の電解メッキを行って、第2マスクレジスト226の第2開口225a,225b,225c内にそれぞれ厚さ3.5μmの金を析出させて第2配線層231,232,233を形成する。第2マスクレジスト226の第2開口225a,225b,225cと第1マスクレジスト219の第1開口220a,220b,220cとがそれぞれ一部重なっているので、第2配線層231,232,233はそれぞれ第1配線層221,222,223とオーバラップした状態になる。したがって、第2配線層231は第1配線層221と導通してソース配線251の一部をなし、第2配線層232は第1配線層222と導通してゲート配線252の一部をなし、第2配線層233は第1配線層223と導通してドレイン配線253の一部をなす。
【0097】
次に、図12に示すように、第2マスクレジスト226及び不溶化した第1マスクレジスト219を、例えば剥離用の溶剤によって溶解して、または酸素を含むプラズマによるアッシング(灰化)によって除去する。
【0098】
次に、溶液を用いたウエットエッチング又はドライエッチングを行って、導電性膜218のうち配線領域以外の領域に存する部分を除去する。これにより、基板201上に残された導電性膜218a、第1配線層221、第2配線層231からなるソース配線251と、基板101上に残された導電性膜218b、第1配線層222、第2配線層232からなるゲート配線252と、基板101上に残された導電性膜218c、第1配線層223、第2配線層233からなるドレイン配線253とを互いに電気的に分離する。
【0099】
最後に、保護レジスト217を、例えば剥離用の溶剤によって溶解して、または酸素を含むプラズマによるアッシング(灰化)によって除去する。
【0100】
このようにして、ソースオーミック電極203、ショットキーゲート電極204、ドレインオーミック電極205と素子周辺の外部端子(図示せず)をつなぐソース配線251、ゲート配線252、ドレイン配線253を形成して、電界効果トランジスタを作製する。
【0101】
以上の工程により、ソース配線251、ゲート配線252、ドレイン配線253の最終的な厚みは、実質上第1実施形態と同様に、第1配線層221,222,223の厚み1.5μmと第2配線層231,232,233の厚み3.5μmとの合計5.0μmとなる。
【0102】
この製造方法では、2回のフォトリソグラフィと2回の電解メッキでソース配線251、ゲート配線252、ドレイン配線253を形成しているので、所定の厚みの配線を形成する場合、従来(1回のフォトリソグラフィと1回の電解メッキで配線を形成する場合)に比して、各フォトリソグラフィでのマスクレジスト219,226の厚みを薄くすることができる。この結果、各フォトリソグラフィでレジスト219,226の厚みと開口220a,120b,220c;225a,225b,225cの幅との比(アスペクト比)や、レジスト219,226の厚みとレジスト219,226の幅との比(アスペクト比)を小さくすることができる。したがって、形成すべき配線251,252,253が細い場合や配線251,252,253同士の間隔が狭い場合でも、配線251,252,253を精度良く形成できる。この結果、配線251,252,253の断線や隣り合う配線251,252,253同士の間の短絡を防止できる。
【0103】
また、この実施形態では、第1実施形態と同様に、第1マスクレジスト219の厚みを薄くする一方、第2マスクレジスト226の厚みを厚くしている。第1マスクレジスト219の厚みを薄くしているので、第1のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線251,252,253が細い場合や配線251,252,253同士の間隔が狭い場合でも、第1配線層221,222,223を精度良く形成できる。
【0104】
なお、第2マスクレジスト226の厚みを厚くしているため、第2のフォトリソグラフィでのアスペクト比が相対的に大きくなる(ただし、それでも従来のアスペクト比よりは小さい。)が、第2配線層231,232,233のレイアウトの自由度が大きくなっているので、第2配線層231,232,233の幅を若干広げたり、第2配線層231,232,233同士の間隔を若干広げることができる。これにより、第2配線層231,232,233の断線や隣り合う第2配線層231,232,233同士の間の短絡を防止できる。
【0105】
この例では、ゲート配線領域では、第2マスクレジスト226の第2開口225bを定める境界227(図11参照)は第1マスクレジスト219の第1開口220bが占める領域外にあり、第1配線層222の幅よりも第2配線層232の幅が広くなっている。したがって、全体としてゲート配線配線252の幅を広げることができ、ゲート配線252の抵抗を低減できる。
【0106】
また、ソース配線領域、ドレイン配線配線では、第2マスクレジスト226の第2開口225a,225cを定める境界のうちゲート配線側の部分225iが、第1マスクレジスト219の第1開口220a,220cが占める領域内にある。したがって、ゲート配線252の一部をなす第2配線層232とソース配線251、ドレイン配線253の一部をなす第2配線層231,233との間の間隔を広げることができる。したがって、上記のようにゲート配線252の第2配線層232の幅を広げた場合でも、ゲート配線252とソース配線251、ドレイン配線253との間の短絡や静電容量増大を防止できる。
【0107】
知られているように、電界効果トランジスタの高周波における性能を高めるためには、ゲート長237を短くするとともにソースオーミック電極203、ドレインオーミック電極205とショットキーゲート電極204との間の距離238を短くすべきである。
【0108】
この実施形態では、素子の性能を高めるために、図12中に示すゲート長237を0.1μm、ソースオーミック電極203、ドレインオーミック電極205とショットキーゲート電極204との間の距離238を1μmに設定した。また、平面的には、ソース配線251、ゲート配線252、ドレイン配線253は、それぞれソースオーミック電極203、ショットキーゲート電極204、ドレインオーミック電極205の長手方向に関して実質上全領域を覆い、それぞれ下地のオーミック電極の幅よりも広い一定の幅で連続して素子周辺部まで延在するものとした。しかし、心配されたソース配線251、ゲート配線252、ドレイン配線253の断線や、それらの配線251,252,253の間の短絡が生じることはなく、素子の歩留りが低下することはなかった。なお、従来の製造方法では、ソースオーミック電極203上、ショットキーゲート電極204上、ドレインオーミック電極205上の配線形状の精度が良くないため、配線の断線や配線同士の間の短絡が生じて、素子の歩留りを低下させることになる。
【0109】
また、第1実施形態と同様に、素子周辺部では、ソース配線251、ゲート配線252、ドレイン配線253の幅を広げて、電界効果トランジスタ(素子)をパッケージに実装する際のワイヤボンド接続部、またはフリップチップ実装用バンプの形成部として用いることができる。
【0110】
あるいは、ソース配線251、ゲート配線252、ドレイン配線253を素子周辺部から延長して集積回路の配線へ接続しても良い。これにより、この電界効果トランジスタを、その性能を劣化させることなく、集積回路の要素として用いることができる。
【0111】
また、第1マスクレジスト219の材料としてネガ型のフォトレジストを用いることによって、第2実施形態と同様に、第1の配線層形成後第2のフォトリソグラフィ前の熱処理工程(第1マスクレジスト219をフォトリソグラフィ用の溶剤に対して不溶化するための熱処理工程)を省略することができる。それにより、配線形成のためのプロセスを簡素化できる。
【0112】
この実施形態では、GaAsチャンネルによるショットキー接合型のゲート電極を有する電界効果トランジスタを製造する例を示したが、これに限られるものではない。この発明は、チャンネル層、あるいはショットキー電極が接する半導体層の近傍にヘテロ接合を有するヘテロ接合型の電界効果トランジスタや、チャンネルとゲート電極の間に絶縁膜を用いた構造の電界効果トランジスタを製造する場合にも同様に適用することができる。
【0113】
【発明の効果】
以上より明らかなように、この発明のトランジスタの製造方法によれば、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、断線や短絡が生じないように配線を精度良く形成できる。これにより、トランジスタの歩留りを高めることができる。
【0114】
また、この発明のトランジスタおよび集積回路は、歩留り良く作製され、高周波における性能が高いものとなる。
【図面の簡単な説明】
【図1】 この発明の第1実施形態のヘテロ接合バイポーラトランジスタの製造方法における、メサ部とオーミック電極の形成工程を示す断面図である。
【図2】 図1のものを上方から見たところを示す平面図である。
【図3】 上記製造方法における保護レジストと給電用導電性膜の形成工程を示す断面図である。
【図4】 上記製造方法における第1マスクレジストと第1配線層の形成工程を示す断面図である。
【図5】 上記製造方法における第2マスクレジストの形成工程を示す断面図である。
【図6】 上記製造方法における第2配線層の形成工程を示す断面図である。
【図7】 上記製造方法におけるマスクレジストと導電性膜の除去工程を示す断面図である。
【図8】 上記製造方法によって形成された配線を示す断面図である。
【図9】 上記製造方法によって形成された配線を示す平面図である。
【図10】 この発明の第2実施形態の電界効果トランジスタの製造方法における、メサ部、オーミック電極、保護レジスト、給電用導電性膜の形成工程を示す断面図である。
【図11】 上記製造方法における第1マスクレジスト、第1配線層、第2マスクレジスト、第2配線層の形成工程を示す断面図である。
【図12】 上記製造方法によって形成された配線を示す断面図である。
【図13】 従来の配線の形成方法を説明する図である。
【符号の説明】
101,201 半導体基板
118,218 給電用導電性膜
119,219 第1マスクレジスト
120a,120b,220a,220b,220c 第1開口
122,123 第1配線層
126,226 第2マスクレジスト
125a,125b,225a,225b,225c 第2開口
131,132,231,232,233 第2配線層
151 エミッタ配線
152 ベース配線
251 ソース配線
252 ゲート配線
253 ドレイン配線
Claims (9)
- エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラ型のトランジスタを作製するトランジスタの製造方法であって、
半導体基板上に上記エミッタオーミック接合電極とベースオーミック接合電極を形成した後、
半導体基板上に給電用導電性膜を形成する工程と、
第1のフォトリソグラフィを行って、上記導電性膜上に、配線領域に対応した第1開口を有する第1マスクレジストを形成する工程と、
上記導電性膜を陰極として第1の電解メッキを行って、上記第1開口内に金属を析出させて第1配線層を形成する工程と、
熱処理を行って、上記第1マスクレジストを硬化させてフォトリソグラフィ用の溶剤に対して不溶化する工程と、
第2のフォトリソグラフィを行って、上記第1マスクレジストの第1開口に少なくとも一部が重なる領域に第2開口を有する第2マスクレジストを形成する工程と、
上記導電性膜を陰極として第2の電解メッキを行って、上記第2マスクレジストの第2開口内に金属を析出させて第2配線層を形成する工程と
を設けて、上記エミッタオーミック接合電極、ベースオーミック接合電極と外部端子とをつなぐエミッタ配線、ベース配線を形成するとともに、
上記エミッタ配線またはベース配線のうち一方の配線をなす第1配線層の境界位置よりも上記一方の配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線またはベース配線のうち他方の配線に対して離間させることを特徴とするトランジスタの製造方法。 - 請求項1に記載のトランジスタの製造方法において、
剥離剤を用いて上記各マスクレジストを除去する工程と、
上記導電性膜のうち配線領域以外の領域に存する部分を除去する工程を有することを特徴とするトランジスタの製造方法。 - 請求項1または2に記載のトランジスタの製造方法において、
上記第1マスクレジストをネガ型のレジスト材料で形成して、上記第1の配線層形成後第2フォトリソグラフィ前の熱処理工程を省略したことを特徴とするトランジスタの製造方法。 - 請求項1、2または3に記載のトランジスタの製造方法において、
上記第2マスクレジストの第2開口を定める境界の少なくとも一部が、上記第1マスクレジストの第1開口が占める領域内にあることを特徴とするトランジスタの製造方法。 - 請求項1乃至4のいずれか一つに記載のトランジスタの製造方法において、
上記第2マスクレジストの第2開口を定める境界の少なくとも一部が、上記第1マスクレジストの第1開口が占める領域外にあることを特徴とするトランジスタの製造方法。 - 請求項1乃至5のいずれか一つに記載のトランジスタの製造方法において、
上記第1マスクレジストの厚みを薄くする一方、上記第2マスクレジストの厚みを厚くしたことを特徴とするトランジスタの製造方法。 - 請求項1乃至6のいずれか一つに記載のトランジスタの製造方法において、
上記ベース配線をなす第1配線層の境界位置よりも上記ベース配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線に対して離間させる一方、上記エミッタ配線をなす第1配線層の境界位置よりも上記エミッタ配線をなす第2配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記ベース配線に対して接近させることを特徴とするトランジスタの製造方法。 - 請求項1乃至7のいずれか一つに記載のトランジスタの製造方法を用いて製造されたことを特徴とするトランジスタ。
- 請求項1乃至7のいずれか一つに記載のトランジスタの製造方法を用いて製造されたことを特徴とする集積回路。
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