JP3248818B2 - 半導体素子の電極パッドおよびその製造方法 - Google Patents

半導体素子の電極パッドおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、配線接続用の半導体素
子の電極パッドおよびその製造方法に関する。
【０００２】
【従来の技術】従来、トランジスタの電極パッド、例え
ばＭＥＳ電界効果トランジスタ（以下ＦＥＴという）や
ＨＥＭＴのゲート電極は図１４に示すような構造になっ
ている。図１４において、実際にゲート電極として動作
するのは、ゲートメタル１における能動層２上のゲート
電極部１ａであり、能動層２に対してゲート電極部１ａ
の容量Ｃgsを持つ。この容量Ｃgsはゲート電極部１ａに
加えられる電圧により変化する。ゲート電極部１ａの長
さＬgは、例えばＧａＡｓの低雑音用ＦＥＴでは０．２
μｍ程度であり、そのままでは上層の配線と接続するの
が困難であるため、ゲートメタル１としてゲート電極部
１ａと一体的に電極パッド部１ｂを設けている。このと
き、ゲート電極部１ａと電極パッド部１ｂは同時に形成
されるので、電極パッド部１ｂは能動層２ではない半導
体基板上、例えばＧａＡｓの半絶縁性基板上に形成さ
れ、電極パッド部１ｂに容量Ｃpを持つ。
【０００３】
【発明が解決しようとする課題】上記従来のＦＥＴにお
ける遮断周波数ｆtや最高発振周波数ｆmaxには、ゲート
電極部１ａの容量Ｃgsのみが関係するはずであるが、実
際には、電極パッド部１ｂの容量Ｃpも寄与し、その寄
与の仕方は電極パッド部１ｂの形状に依存する。このこ
とは、文献（楳田等「微細ゲートＦＥＴの遮断周波数ｆ
t、最高発振周波数ｆmaxに対する電極面積縮小の効
果」、１９９３年電子情報通信学会秋期大会Ｃ−３１）
に述べられている。これは、図１５に示すように、電極
パッド部１ｂにより半絶縁性基板に形成する空乏層がゲ
ート電極部１ａ下の能動層２側にも広がるため、ゲート
容量が実効的に大きくなるためであると考えられる。こ
のことは、短ゲート幅のＦＥＴに対して狭チャネル効果
の原因にもなる。
【０００４】その他にも隣のＦＥＴのｎ+層からゲート
電極パッドを経由してリーク電流が流れサイドゲート効
果が生じることが文献（猪口等「半絶縁性基板上のＧａ
ＡｓＬＳＩのアイソレーション技術の検討」、沖電気研
究開発 １９９１年１月号）に述べられている。
【０００５】即ち、電極パッド部１ｂが半導体基板上に
形成されていることにより、ＦＥＴに対して以下のよう
な問題点〜を有している。
【０００６】遮断周波数ｆt、最高発振周波数ｆmaxが
低下する。
【０００７】電極パッドの形状に制約があるため設計
の自由度が低下する。
【０００８】短ゲート幅のＦＥＴに対して狭チャネル
効果が生じるため、ゲート幅に対してしきい値電圧など
のトランジスタ特性が不均一になる。
【０００９】サイドゲート効果が生じる。
【００１０】以上述べたように、本発明者等は、上記問
題点〜が、電極パッド１ｂが半導体基板上に形成さ
れていることにより生ずるため、電極パッドが半導体基
板に接さないようにすれば上記問題点〜は解決でき
るものと考える。しかし、従来はゲート電極と電極パッ
ドは同時に形成されるので、そのような構造をとること
はできなかった。また、例えば、図１６および図１７に
示す方法や図１８および図１９に示す方法により、電極
パッド部１ｂが半導体基板に接しないように形成できる
ことが考えられる。
【００１１】上記図１６および図１７に示す方法の場合
には、まず、図１６に示すように、窒化膜３に形成され
た微細なゲート開口部（低雑音トランジスタでは０．２
μｍ程度）４に対して、ゲート電極蒸着用パターン５を
アライメントすることにより電極パッド部を窒化膜３上
に形成する方法である。しかし、この方法では微細なゲ
ート開口部４に対してゲート電極蒸着用パターン（同じ
く０．２μｍ程度）５のアライメント時に誤差が生じ
る。この誤差は現在の露光装置では０．１μｍ程度であ
るがゲート寸法の半分程度あり、この方法では、ゲート
電極を再現性よく形成することができないことが解る。
【００１２】この問題を回避するためには、図１７
（ｂ）に示したような断面がＴ型になったゲート構造の
ゲート電極６が考えられる。図１７（ａ）のようにレジ
スト７よりなるゲート電極蒸着用パターン５ａを、例え
ば０．５μｍ程度と広くすることにより前記したアライ
メント誤差に対するマージンを広げ、電極パッドを窒化
膜３上に形成する方法である。しかし、この方法では今
度はゲート電極６のオーバーラップ部（図１７（ｂ）の
断面図でゲート電極６がＳｉＮｘよりなる窒化膜３上に
形成されている部分）に容量を持つため、ゲート電極６
の容量Ｃgsが大きくなるという問題が生じる。
【００１３】これらの問題を回避するために、図１８に
示すように能動層２全部またはゲート寸法に比べて充分
広い範囲にゲート開口部８を開口し、ゲート電極蒸着用
パターン５ｂをレジスト７ａで形成して電極パッドを窒
化膜３上に形成する方法が考えられる。しかし、この方
法では能動層２がレジスト７ａおよび剥離液の工程に晒
されるため不純物に汚染され、ＦＥＴのトランジスタ特
性が安定しないという問題が生じる。
【００１４】以上のように、ＦＥＴのトランジスタ特性
の改善などに対する寄与が大きいにもかかわらず電極パ
ッドが半導体基板に接さないように形成することは容易
なことではなかった。
【００１５】本発明は、上記従来の問題を解決するもの
で、電極パッドが半導体基板に接して形成されているこ
とに起因する問題、例えば電極容量の増加・狭チャネル
効果の発生・サイドゲート効果などを抑制でき、かつ素
子特性が安定した半導体素子の電極パッドおよびその製
造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体素子の電
極パッドは、半導体基板上に形成された半導体素子の電
極部および、該半導体基板上に該電極部の配線接続用の
電極パッド部があり、該電極パッド部は該電極部に支持
され、また、該電極パッド部は空中に設けられて該半導
体基板には接していないものであり、そのことにより上
記目的が達成される。請求項１記載の半導体素子の電極
パッドにおいて、前記電極部がゲート電極部である。ま
た、好ましくは、請求項１記載の半導体素子の電極パッ
ドにおいて、前記半導体基板が半絶縁性化合物半導体基
板である。
【００１７】請求項１〜３の何れかに記載の半導体素子
の電極パッドにおいて、前記電極部が半導体基板上の一
部に形成された能動層上に設けられている。また、好ま
しくは、請求項４記載の半導体素子の電極パッドにおい
て、前記パッド部の立ち上がり部がアール付き側壁で補
強されている。さらに、好ましくは、請求項４記載の半
導体素子の電極パッドにおいて、前記能動層から前記半
導体基板に対し、水平方向に所定の距離以上離れた位置
の電極パッド部直下に、少なくとも１箇所支持部を設け
ている。さらに、好ましくは、請求項６記載の半導体素
子の電極パッドにおいて、前記所定の距離が１０μｍ以
上である。
【００１８】本発明の半導体素子の電極パッドの製造方
法は、一部に能動層が形成された半導体基板上に、電極
位置に対応して該能動層が露出するように保護膜および
薄膜を形成する工程と、該露出した能動層および薄膜上
に、該電極部と電極パッド部を一体化し同時に形成する
工程と、該薄膜を除去する工程とを含むものであり、そ
のことにより上記目的が達成される。
【００１９】本発明の半導体素子の電極パッドの製造方
法は、一部に能動層が形成された半導体基板上に、電極
位置に対応して該能動層が露出するように保護膜および
薄膜を形成する工程と、該能動層が露出した該保護膜お
よび薄膜の電極開口部に沿って、内側にアールの付いた
側壁を形成する工程と、該露出した能動層、側壁および
薄膜上に、該電極部と電極パッド部を一体化し同時に形
成する工程と、該薄膜を除去する工程とを含むものであ
り、そのことにより上記目的が達成される。
【００２０】さらに、好ましくは、本発明の半導体素子
の電極パッドの製造方法において、薄膜除去工程は選択
エッチングにより行う。
【００２１】
【作用】本発明の構造は、電極部と電極パッドを一体化
したメタルと選択エッチングが可能な薄膜を用いて電極
パッド部を空中に設けたので、以下のような機能を持
つ。
【００２２】請求項１，４の構成により、電極パッドの
下はどこにも接していないので、電極パッドの容量はほ
とんど無い。また、従来の構造では必ず生じる隣のＦＥ
Ｔなどの素子のｎ+層から電極パッドを経由したリーク
電流も発生しない。
【００２３】また、請求項４，８，１０の構成により、
例えば電界効果トランジスタなどの半導体素子の電極パ
ッドを形成する過程において、電極形成前にメタルと選
択エッチングが可能な薄膜が少なくとも電極パッド下の
全面に形成されているので、従来の半導体プロセスで用
いられた材料・装置のみを用いて、空中に電極パッドを
設けた構成を実現できる。また、メタルと選択エッチン
グが可能な薄膜を選択エッチングして除去する前に、半
導体基板を保護する保護膜が形成されているので、本構
造を実現する際に、半導体プロセス中の薬品からの汚染
やエッチングなどから半導体基板が保護できる。さら
に、請求項２，３の構成により、本発明の電極パッドの
製造方法が、トランジスタなどのゲート電極と一体化さ
れたゲート電極パッドに適応できる。
【００２４】さらに、請求項５，９の構成により、側壁
の内側がアール形状で形成されているので、電極および
電極パッドが薄くても段差が緩和されて折れ曲がり部で
断線を生じることがない。
【００２５】さらに、請求項６の構成により、電極パッ
ドの一部が支柱として半導体基板に接しているので、大
面積の電極パッド部もその大部分（支柱部を除いた部
分）を空中に保持することが可能となる。
【００２６】さらに、請求項７の構成により、半導体基
板に接している支柱部と能動層との距離を１０μｍ以上
取れば、支柱部の空乏層が能動層まで確実に至らない。
【００２７】
【実施例】以下、本発明の実施例について説明する。
【００２８】図１は本発明の実施例１におけるＧａＡｓ
ＦＥＴの製造工程を示し、（ａ）はウエハ表面より見た
平面図、（ｂ）は（ａ）のＡＡ’断面図である。図１
（ａ）（ｂ）において、半絶縁性ＧａＡｓ基板１１の一
部には能動層１２が選択イオン注入により形成されてい
る。このＧａＡｓ基板１１の全面に表面を保護するため
の窒化膜（ＳｉＮｘ）１３が、例えば２０００オングス
トロームの膜厚で形成されている。Ａｌ薄膜１４は能動
層１２の部分の窒化膜１３が露出するように形成されて
いる。このＡｌ薄膜１４の厚さは、例えば２０００オン
グストロームである。このＡｌ薄膜１４の形成はリフト
オフ法やエッチング法により形成される。
【００２９】次に、図２に示すように、ゲートパターン
１５をレジスト１６で形成する。このゲートパターン１
５のゲートパッド部およびその反対側の端部からはＡｌ
薄膜１４が露出し、能動層１２に対応したゲートパター
ン１５の中央部からは窒化膜１３が露出している。ここ
では、ゲートパッド部とゲート電極部との境界部と、能
動層１２の端部とが一致しているが、必ずしも一致して
いなくても良い。このように、ゲートパターン１５をマ
スクとし、図３（ａ）および、図３（ａ）のＢＢ’断面
図である図３（ｂ）に示すように、緩衝フッ酸で窒化膜
１３のゲート部のみをエッチングすることにより、ゲー
ト開口部１７を形成する。ここで重要なことは、Ａｌ薄
膜１４は緩衝フッ酸でエッチングされないため、Ａｌ薄
膜１４の下の窒化膜１３はエッチングされない。
【００３０】続いて、図４に示すように、ゲートメタル
（本実施例ではＴｉ／Ｐｔ／Ａｕ）１８を、例えばＴｉ
／Ｐｔ／Ａｕの順に１０００／１０００／５０００オン
グストローム＝７０００オングストロームの厚さで蒸着
してリフトオフによりゲート電極を形成する。さらに、
図５に示すように、６０℃に加熱したリン酸（Ｈ3ＰＯ
4）によりＡｌ薄膜１４をエッチングする。このとき、
ゲートメタル１８のＴｉ／Ｐｔ／Ａｕおよび窒化膜１３
は加熱したリン酸でエッチングされないため、ゲートメ
タル１８のゲート電極パッド部１８ａは、一端部に支持
されて基板面に平行に空中に形成された形になる。以上
により半導体基板１１に接していない、半導体素子とし
てのトランジスタのゲート電極パッド部１８ａを製造す
ることができる。
【００３１】これにより先に述べた問題は全て解決され
ることになる。即ち、ゲート電極パッド部１８ａが半導
体基板１１に接して形成されていることに起因する問
題、例えば電極容量の増加・狭チャネル効果の発生・サ
イドゲート効果などを抑制することができるとともに、
従来のように能動層１２が汚染されてトランジスタ特性
が安定化しないようなことはなくなる。
【００３２】ここに示した材料とエッチャントとの耐性
をまとめると次の（表１）のようになる。
【００３３】
【表１】
【００３４】この（表１）において、括弧内には本実施
例で用いた材料を示し、○印はエッチングされること
を、×はエッチングされないことを示している。
【００３５】なお、（表１）のエッチャントとの耐性を
満足する材料であれば本実施例の材料に限らないことは
言うまでもないことである。また、本実施例では湿式エ
ッチングを用いたが、適当なドライエッチングでも良
い。
【００３６】例えば、本実施例では表面保護膜として窒
化膜１３を用いたが、表面保護膜としてＳｉＯ2膜やＳ
ｉＯＮ膜を用いてもよい。また、本実施例ではゲートメ
タル１８としてＴｉ／Ｐｔ／Ａｕを用いたが、ゲートメ
タル１８としてＰｔ、Ａｕ、Ｐｔ／Ａｕ、Ｔｉ／Ｐｔま
たはＴｉ／Ａｕ（以下Ｔｉ／Ｐｔ／Ａｕ系という）を用
いてもよく、また、Ｃｒ、Ｃｒ／Ａｕ、Ｃｒ／Ｔｉ／Ｐ
ｔ／Ａｕ（以下Ｃｒ系という）を用いてもよい。
【００３７】また、ゲートメタル１８としてタングステ
ンＷ、窒化タングステンＷＮ、珪化タングステンＷＳｉ
またはタングステン−アルミＷ−ＡｌなどのＷ系メタル
を用いてもよい。このとき、ゲート電極の形成はリフト
オフではなくエッチングで行っても良い。また、Ｗ系メ
タルの上にＴｉ／Ｐｔ／Ａｕ系が蒸着されていてもよ
い。
【００３８】さらに、本実施例では、薄膜としてＡｌ薄
膜１４を用いたが、薄膜としてＷ系メタルを用いてもよ
い。このとき、ゲートメタル１８としてはＴｉ／Ｐｔ／
Ａｕ系やＡｌ、Ｔｉ／ＡｌまたはＣｒ系が有効であり、
エッチャントＢとしては過酸化水素水が有効である。
【００３９】また、本実施例では、薄膜としてＡｌ薄膜
１４を用いたが、薄膜としてＣｒを用いてもよい。この
とき、ゲートメタル１８としてはＴｉ／Ｐｔ／Ａｕ系や
Ｗ系が有効であり、エッチャントＢとしては塩酸が有効
である。
【００４０】さらに、本実施例では、薄膜としてＡｌ薄
膜１４を用いたが、薄膜としてＡｕを用いてもよい。こ
のとき、ゲートメタル１８としてはＡｌ系やＷ系が有効
であり、エッチャントＢとしてはＫＩ／Ｉ2／Ｈ2Ｏ（例
えば４ｇ：１ｇ：４０ｍｌの比率で混合したもの）が有
効である。
【００４１】さらに、本実施例では、薄膜としてＡｌ薄
膜１４を用いたが、薄膜１４としてＮｉを用いてもよ
い。このとき、ゲートメタル１８としてはＷ系が有効で
あり、エッチャントＢとしてはＨＮＯ3／ＣＨ3ＣＯＯＨ
／Ｈ2ＳＯ4（混合比率は例えば５：５：２）を適量の水
で希釈した液が有効である。
【００４２】さらに、本実施例では、薄膜としてＡｌ薄
膜１４を用いたが、薄膜としてレジストやポリイミドな
ど有機物の薄膜を用いてもよい。このとき、ゲートメタ
ル１８としてはＴｉ／Ｐｔ／Ａｕ系やＡｌやＴｉ／Ａｌ
やＷ系メタルが有効であり、エッチャントＢとしてはア
セトンなどの有機溶剤や市販のレジスト剥離液または酸
素プラズマによるアッシングが有効である。
【００４３】次に、本発明の実施例２について説明す
る。
【００４４】図４では半導体表面に表面保護膜としての
窒化膜１３が２０００オングストローム形成され、さら
に、窒化膜１３上にＡｌ薄膜１４が２０００オングスト
ロームの合計４０００オングストローム形成されてお
り、実施例１においてゲートメタル１８が薄いとき、折
れ曲がり部で断線する恐れがある。それを防ぐためにＳ
ｉＯ2膜を用いて、内側にアールの付いた側壁を形成す
る。
【００４５】図６は図３（ｂ）の工程後、ＳｉＯ2膜２
０を基板全面に５０００オングストローム形成したとこ
ろを示しており、図３（ｂ）の場合と異なるのは側壁２
０ａを設ける分だけ大きく開口している点である。その
後、図７に示すように、これをＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）して、能動層１２が露出
した保護膜としてのＡｌ薄膜１４および、薄膜である窒
化膜１３のゲート電極開口部に沿って、内側が丸くなっ
た側壁２０ａを形成する。このＲＩＥの条件としては、
例えばＣＦ4＋Ｈ2の混合ガスを流量比４６：１００、圧
力０．５［ｍｔｏｒｒ］、ＲＦパワー３４０［Ｗ］で約
２５分間行う。以下、実施例１の図４および図５の工程
と同様に、図８に示すように、ゲート電極パッド部が空
中に浮いたゲートメタル２１を形成する。側壁２０ａの
内側が図８に示すようなアール形状で形成されているた
めに、ゲートメタル２１が薄くても折れ曲がり部で断線
を生じることがない。
【００４６】さらに、本発明の実施例３について説明す
る。
【００４７】本実施例では、電極パッド部に支柱を付け
る場合である。つまり、電極パッド部はゲート電極に比
べて大きい場合である。例えばゲート長０．２μｍでゲ
ート幅２００μｍのＦＥＴでは、ゲート電極の面積は
０．２×２００＝４０μｍ2、一方、電極パッド部の面
積は〜４０００μｍ2と２ケタ大きい。したがって、ゲ
ート電極の端部だけで電極パッド部を空中に保持するの
は重量的に困難な場合がある。そこで、図９に示したよ
>うに、Ａｌ薄膜１４を形成する際に、能動層１２があ
る領域だけではなく、支柱部の開口３０を設けておく。
以降、実施例１と同様に、図１０、図１１（ａ）（ｂ）
さらに図１２の工程を踏んだ後、図１３の工程を踏むこ
とにより、図１３に示すようにゲートメタル３１の電極
パッド部３１ａに支柱部３１ｂを３箇所形成することが
でき、電極パッド部３１ａは両端部でブリッジ状に支持
されることになる。
【００４８】なお、本実施例では支柱部３１ｂを３箇所
に断面４角形状に形成しているが、支柱部３１ｂの形状
は断面円状や断面多角形状であってもよく、また、その
個数も少なくとも１個あればよく、この例に限るもので
はない。ただし、支柱部３１ｂが能動層１２と余り近い
と支柱部３１ｂによる空乏層３２が図１５に示した効果
（電極パッド部による素子特性への影響）を示すため良
くない。実験の結果、この距離を１０μｍ程度取ればほ
ぼ問題ないことが分かった。勿論、本実施例３に対して
実施例２の側壁形成工程を付加してもよいことは言うま
でもないことである。実施例３の場合は、半導体基板に
接しているゲート電極パッドの一部とゲート電極との距
離が１０μｍ以上あるように構成した。
【００４９】
【発明の効果】以上のように本発明によれば、空中に浮
いた電極パッドにより半導体基板に空乏層が形成されな
いため、以下に示す効果〜が得られる。
【００５０】容量が増加しないため、遮断周波数ｆt
や最高発振周波数ｆmaxが低下しない。また、短ゲート
幅のＦＥＴにも狭チャネル効果が生じないためにトラン
ジスタ特性が均一になる。さらに、サイドゲート効果を
防ぐことができるため集積度を上げることができる。
【００５１】従来の半導体プロセスで用いられた材料
・装置のみを用いているので、量産プロセスへの導入が
容易である。
【００５２】本構造を実現する際に、半導体プロセス
中の薬品からの汚染やエッチングなどから半導体基板が
保護されるため、安定に半導体を作成することができ
る。
【００５３】本構造を実現する際に、側壁を形成して
段差を緩和しているため、薄いゲートメタルでも断線せ
ずに本構造を実現できて歩留りが高い。
【００５４】電極パッド部の一部に支柱を形成するこ
とにより、大面積のパッド部もその大部分（支柱部を除
いた部分）を空中に形成することができ、パッド形状の
設計に自由度が生じる。
【００５５】支柱部とトランジスタの能動層部の距離
を１０μｍ以上取ることにより、支柱部の空乏層が能動
層まで至らないため、効果と効果の両方を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の実施例１におけるＧａＡｓＦＥＴの製
造工程を示し、（ａ）はウエハ表面より見た第１工程の
平面図、（ｂ）は（ａ）のＡＡ’断面図である。
【図２】本発明の実施例１におけるＧａＡｓＦＥＴの第
２工程の平面図である。
【図３】本発明の実施例１におけるＧａＡｓＦＥＴの製
造工程を示し、（ａ）はウエハ表面より見た第３工程の
平面図、（ｂ）は（ａ）のＢＢ’断面図である。
【図４】本発明の実施例１におけるＧａＡｓＦＥＴの第
４工程の平面図である。
【図５】本発明の実施例１におけるＧａＡｓＦＥＴの第
５工程の平面図である。
【図６】本発明の実施例２におけるＧａＡｓＦＥＴの第
４工程の平面図である。
【図７】本発明の実施例２におけるＧａＡｓＦＥＴの第
５工程の平面図である。
【図８】本発明の実施例２におけるＧａＡｓＦＥＴの第
６工程の平面図である。
【図９】本発明の実施例３におけるＧａＡｓＦＥＴの第
１工程の平面図である。
【図１０】本発明の実施例３におけるＧａＡｓＦＥＴの
第２工程の平面図である。
【図１１】本発明の実施例３におけるＧａＡｓＦＥＴの
製造工程を示し、（ａ）はウエハ表面より見た第３工程
の平面図、（ｂ）は（ａ）のＣＣ’断面図である。
【図１２】本発明の実施例３におけるＧａＡｓＦＥＴの
第４工程の平面図である。
【図１３】本発明の実施例３におけるＧａＡｓＦＥＴの
第５工程の平面図である。
【図１４】従来のＭＥＳＦＥＴやＨＥＭＴのゲート電極
部近傍の模式図である。
【図１５】従来のゲート電極パット部によるＦＥＴ特性
への影響を説明するための素子断面図である。
【図１６】従来例１のゲート電極パッドの一製造工程を
示す素子平面図である。
【図１７】従来例２のゲート電極パッドの一製造工程を
示し、（ａ）はその素子平面図、（ｂ）は（ａ）のＤ
Ｄ’断面図である。
【図１８】従来例３のゲート電極パッドの第１製造工程
を示す素子平面図である。
【図１９】従来例３のゲート電極パッドの第２製造工程
を示す素子平面図である。
【符号の説明】
１１ 半絶縁性ＧａＡｓ基板 １２ 能動層 １３ 窒化膜 １４ Ａｌ薄膜 １５ ゲートパターン １６ レジスト １７ ゲート開口部 １８，２１，３１ ゲートメタル １８ａ ゲート電極パッド部 ２０ ＳｉＯ2膜 ２０ａ 側壁 ３０ 支柱部の開口 ３１ａ 電極パッド部 ３１ｂ 支柱部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/60 H01L 21/822

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された半導体素子の
    電極部および、該半導体基板上に該電極部の配線接続用
    の電極パッド部があり、該電極パッド部は該電極部に支
    持され、また、該電極パッド部は空中に設けられて該半
    導体基板には接していない半導体素子の電極パッド。
  2. 【請求項２】 請求項１記載の半導体素子の電極パッド
    において、前記電極部がゲート電極部である半導体素子
    の電極パッド。
  3. 【請求項３】 請求項１記載の半導体素子の電極パッド
    において、前記半導体基板が半絶縁性化合物半導体基板
    である半導体素子の電極パッド。
  4. 【請求項４】 請求項１〜３の何れかに記載の半導体素
    子の電極パッドにおいて、前記電極部が半導体基板上の
    一部に形成された能動層上に設けられている半導体素子
    の電極パッド。
  5. 【請求項５】 請求項４記載の半導体素子の電極パッド
    において、前記パッド部の立ち上がり部がアール付き側
    壁で補強されている半導体素子の電極パッド。
  6. 【請求項６】 請求項４記載の半導体素子の電極パッド
    において、前記能動層から前記半導体基板に対し、水平
    方向に所定の距離以上離れた位置の電極パッド部直下
    に、少なくとも１箇所支持部を設けた半導体素子の電極
    パッド。
  7. 【請求項７】 請求項６記載の半導体素子の電極パッド
    において、前記所定の距離が１０μｍ以上である半導体
    素子の電極パッド。
  8. 【請求項８】 一部に能動層が形成された半導体基板上
    に、電極位置に対応して該能動層が露出するように保護
    膜および薄膜を形成する工程と、 該露出した能動層および薄膜上に、該電極部と電極パッ
    ド部を一体化し同時に形成する工程と、 該薄膜を除去する工程とを含む半導体素子の電極パッド
    の製造方法。
  9. 【請求項９】 一部に能動層が形成された半導体基板上
    に、電極位置に対応して該能動層が露出するように保護
    膜および薄膜を形成する工程と、 該能動層が露出した該保護膜および薄膜の電極開口部に
    沿って、内側にアールの付いた側壁を形成する工程と、 該露出した能動層、側壁および薄膜上に、該電極部と電
    極パッド部を一体化し同時に形成する工程と、 該薄膜を除去する工程とを含む半導体素子の電極パッド
    の製造方法。
  10. 【請求項１０】 前記薄膜除去工程は選択エッチングに
    より行う請求項８または９記載の半導体素子の電極パッ
    ドの製造方法。
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