CN115621125A - 异质结双极晶体管结构的形成方法 - Google Patents

异质结双极晶体管结构的形成方法 Download PDF

Info

Publication number
CN115621125A
CN115621125A CN202211618699.9A CN202211618699A CN115621125A CN 115621125 A CN115621125 A CN 115621125A CN 202211618699 A CN202211618699 A CN 202211618699A CN 115621125 A CN115621125 A CN 115621125A
Authority
CN
China
Prior art keywords
passivation
layer
metal
forming
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211618699.9A
Other languages
English (en)
Inventor
邹道华
高谷信一郎
黄仁耀
潘林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changzhou Chengxin Semiconductor Co Ltd
Original Assignee
Changzhou Chengxin Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changzhou Chengxin Semiconductor Co Ltd filed Critical Changzhou Chengxin Semiconductor Co Ltd
Priority to CN202211618699.9A priority Critical patent/CN115621125A/zh
Publication of CN115621125A publication Critical patent/CN115621125A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66242Heterojunction transistors [HBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors
    • H01L29/7371Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种异质结双极晶体管结构的形成方法,涉及半导体制造技术领域,包括:提供半导体结构;在半导体结构表面形成第一钝化部和第二钝化部,第一钝化部暴露出第一集电极电极、基极电极和发射极电极,第二钝化部暴露出第二集电极电极;形成第一金属部和第二金属部;形成第三钝化部和第四钝化部,第三钝化部覆盖第一金属部表面,第四钝化部覆盖第二金属部表面;在第四钝化部上形成第二金属层;在第二金属层表面和第二钝化层表面形成第一介质层;以第一介质层为掩膜刻蚀第三钝化部。通过以第一介质层为掩膜刻蚀第二钝化层,无需采用单独的光罩工艺对第二钝化层进行处理以暴露出第一金属部的顶部表面,进而减少工艺光罩,提供生产效率以及降低生产成本。

Description

异质结双极晶体管结构的形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种异质结双极晶体管结构的形成方法。
背景技术
随着社会的发展以及现代通信对高频带下高性能和低成本的RF组件的需求,传统的硅材料器件无法满足这些性能上新的要求。由于异质结双极晶体管(Hetero-junctionBipolar Transistor,简称HBT)的高频性能大大优于硅双极晶体管,而与硅工艺的兼容性又使其具有硅的低价格,因此砷化镓技术获得了长足的进展,砷化镓HBT技术已成为RF集成电路市场的主流技术之一,并对现代通信技术的发展产生了深远的影响。
然而,现有的异质结双极晶体管结构在形成过程中仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种异质结双极晶体管结构的形成方法,以减少工艺光罩,提供生产效率以及降低生产成本。
为解决上述问题,本发明提供一种异质结双极晶体管结构的形成方法,包括:提供半导体结构,所述半导体结构包括衬底、位于所述衬底上的集电极、位于所述集电极上的基极、第一集电极电极和第二集电极电极、位于所述基极上的发射极和基极电极、以及位于所述发射极上的发射极电极,所述半导体结构包括相邻接的第一区和第二区,所述第一集电极电极、所述基极电极、所述发射极电极位于所述第一区,所述第二集电极电极位于所述第二区;在所述半导体结构表面形成第一钝化层,所述第一钝化层包括第一钝化部和第二钝化部,所述第一钝化部位于所述第一区上,且所述第一钝化部暴露出所述第一集电极电极的部分顶部表面、所述基极电极的部分顶部表面、以及所述发射极电极的部分顶部表面,所述第二钝化部位于所述第二区上,且所述第二钝化部暴露出所述第二集电极电极的部分顶部表面;形成第一金属层,所述第一金属层包括第一金属部和第二金属部,所述第一金属部位于暴露出的所述第一集电极电极顶部表面、所述基极电极顶部表面、以及所述发射极电极顶部表面,所述第二金属部位于所述第二钝化部上,且所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部和第四钝化部,所述第三钝化部覆盖所述第一金属部的表面,所述第四钝化部覆盖所述第二金属部的表面;在所述第四钝化部上形成第二金属层,所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;在所述第二金属层表面和所述第二钝化层表面形成第一介质层,所述第一介质层暴露出所述第三钝化部的部分顶部表面、以及所述第二金属层的部分顶部表面;以所述第一介质层为掩膜刻蚀所述第三钝化部,直至暴露出所述第一金属部的顶部表面。
可选的,所述第二金属层的形成方法包括:在所述半导体结构上形成第一光刻胶层,所述第一光刻胶层暴露出所述第四钝化部的部分顶部表面;在所述第一光刻胶层暴露出的所述第四钝化部的顶部表面、以及所述第一光刻胶层的顶部表面形成第一金属材料层;去除位于所述第一光刻胶层上的所述第一金属材料层和所述第一光刻胶层,形成所述第二金属层。
可选的,所述第一介质层的形成方法包括:在所述第二金属层表面和所述第二钝化层表面形成初始第一介质层;对所述初始第一介质层进行图形化处理,形成所述第一介质层。
可选的,所述第一介质层还暴露出所述第四钝化部的部分顶部表面;在以所述第一介质层为掩膜刻蚀所述第三钝化部的过程中,还包括:以所述第一介质层为掩膜刻蚀所述第四钝化部,直至暴露出所述第二金属部的顶部表面和所述第二集电极电极的顶部表面为止。
可选的,在刻蚀所述第三钝化部之后,还包括:形成第三金属层,所述第三金属层包括第三金属部和第四金属部,所述第三金属部位于暴露出的所述第一金属部的顶部表面,所述第四金属部位于暴露出的所述第二金属层的顶部表面。
可选的,在形成所述第三金属层之后,还包括:在所述第三金属层表面和所述第一介质层表面形成第三钝化层,所述第三钝化层包括第五钝化部和第六钝化部,所述第五钝化部覆盖所述第三金属部的表面,所述第六钝化部覆盖所述第四金属部的表面。
可选的,在形成所述第三钝化层之后,还包括:在所述第六钝化部上形成第四金属层,所述第四金属层、所述第四金属部、所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域。
可选的,在形成所述第四金属层之后,还包括:在所述第四金属层表面和所述第三钝化层表面形成第二介质层,所述第二介质层暴露出所述第五钝化部的部分顶部表面、以及所述第四金属层的部分顶部表面。
可选的,在形成所述第二介质层之后,还包括:以所述第二介质层为掩膜刻蚀所述第五钝化部,直至暴露出所述第三金属部的顶部表面为止。
可选的,所述第二介质层还暴露出所述第六钝化部的部分顶部表面;在以所述第二介质层为掩膜刻蚀所述第五钝化部的过程中,还包括:以所述第二介质层为掩膜刻蚀所述第六钝化部,直至暴露出所述第二金属部的顶部表面和所述第二集电极电极的顶部表面为止。
可选的,在刻蚀所述第五钝化部之后,还包括:形成第五金属层,所述第五金属层包括第五金属部、第六金属部和第七金属部,所述第五金属部位于暴露出的所述第三金属部的表面,所述第六金属部位于暴露出的所述第四金属层的表面和所述第二金属部的表面,所述第七金属部位于暴露出的所述第二集电极电极的表面。
可选的,所述第四金属层的形成方法包括:在所述半导体结构上形成第二光刻胶层,所述第二光刻胶层暴露出所述第六钝化部的部分顶部表面;在所述第二光刻胶层暴露出的所述第六钝化部的顶部表面、以及所述第二光刻胶层的顶部表面形成第二金属材料层;去除位于所述第二光刻胶层上的所述第二金属材料层和所述第二光刻胶层,形成所述第四金属层。
可选的,所述第二介质层的形成方法包括:在所述第四金属层表面和所述第三钝化层表面形成初始第二介质层;对所述初始第二介质层进行图形化处理,形成所述第二介质层。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的技术方案的异质结双极晶体管结构的形成方法中,在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部和第四钝化部,所述第三钝化部覆盖所述第一金属部的表面,所述第四钝化部覆盖所述第二金属部的表面;在所述第四钝化部上形成第二金属层,所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;在所述第二金属层表面和所述第二钝化层表面形成第一介质层,所述第一介质层暴露出所述第三钝化部的部分顶部表面、以及所述第二金属层的部分顶部表面;以所述第一介质层为掩膜刻蚀所述第三钝化部,直至暴露出位于所述第一金属部的顶部表面为止。由于所述第二金属层表面未形成有用于与后续金属层产生位错的钝化层,且由于所述第一介质层直接暴露出所述第二金属层的顶部表面,因此可以以所述第一介质层为掩膜刻蚀所述第三钝化部,无需采用单独的光罩工艺对所述第二钝化层进行处理以暴露出所述第一金属部的顶部表面,进而减少工艺光罩,提供生产效率以及降低生产成本。另外,在以所述第一介质层为掩膜刻蚀所述第三钝化部的过程中,对所述第二金属层的刻蚀损伤较小,对形成的电容结构不会造成过多的刻蚀损伤。
附图说明
图1至图2是一种异质结双极晶体管结构的结构示意图;
图3至图13是本发明实施例中异质结双极晶体管结构的形成方法各步骤结构示意图。
具体实施方式
正如背景技术所述,异质结双极晶体管结构的形成方法仍有待改善。以下将结合附图进行具体说明。
图1至图2是一种异质结双极晶体管结构的形成方法各步骤结构示意图。
请参考图1,提供半导体结构,所述半导体结构包括衬底100、位于所述衬底100上的集电极101、位于所述集电极101上的基极102、第一集电极电极103和第二集电极电极104、位于所述基极102上的发射极105和基极电极106、以及位于所述发射极105上的发射极电极107,所述半导体结构包括相邻接的第一区I和第二区II,所述第一集电极电极103、所述基极电极106、所述发射极电极107位于所述第一区I,所述第二集电极电极104位于所述第二区II;在所述半导体结构表面形成第一钝化层,所述第一钝化层包括第一钝化部108和第二钝化部109,所述第一钝化部108位于所述第一区I上,且所述第一钝化部108暴露出所述第一集电极电极103的部分顶部表面、所述基极电极106的部分顶部表面、以及所述发射极电极107的部分顶部表面,所述第二钝化部109位于所述第二区II上,且所述第二钝化部109暴露出所述第二集电极电极104的部分顶部表面;形成第一金属层,所述第一金属层包括第一金属部110和第二金属部111,所述第一金属部110位于暴露出的所述第一集电极电极103顶部表面、所述基极电极106顶部表面、以及所述发射极电极107顶部表面,所述第二金属部111位于所述第二钝化部109上,且所述第二金属部111和所述第二集电极电极104在所述衬底100上的投影具有重叠区域;在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部112和第四钝化部113,所述第三钝化部112暴露出所述第一金属部110的顶部表面,所述第四钝化部113暴露出所述第二金属部111的表面。
请参考图2,在所述第二钝化层上形成第三钝化层114,所述第三钝化层114暴露出所述第一金属部110的顶部表面,且所述第三钝化层114覆盖所述第二金属部111的顶部表面;在所述第三钝化层114的表面形成第一介质层115,所述第一介质层115暴露出所述第一金属部110的顶部表面、以及位于所述第二金属部111上的所述第三钝化层114的顶部表面。
在本实施例中,所述第三钝化层114的作用是为了防止后续形成所述第二金属部111与后续形成在所述第二金属部111上的金属层之间的尖端完全正对,进而造成尖端放电而降低电容结构的击穿电压,因此位于所述第二金属部111上的所述第三钝化层114不能够被刻蚀去除。
然而,由于所述第一金属部110上具有所述第三钝化部112、所述第三钝化层114和所述第一介质层115,而所述第二金属部111上具有所述第三钝化层114和所述第一介质层115,而所述第一金属部110需要被暴露以便后续的金属连线。若形成的所述第三钝化部112和所述第三钝化层114均未暴露出所述第一金属部110的表面,而是在形成所述第一介质层115之后,以所述第一介质层115为掩膜刻蚀位于所述第一金属部110上的所述第三钝化部112和所述第三钝化层114,会同时将位于所述第二金属部111上的所述第三钝化层114刻蚀去除。因此,在形成所述第三钝化部112和所述第三钝化层114的过程中,需要分别采用光罩工艺,分别暴露出所述第一金属部110的顶部表面,因此使得光罩工艺的步骤增加,进而使得制程效率降低以及制程成本增加。
在此基础上,本发明提供一种异质结双极晶体管结构的形成方法,在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部和第四钝化部,所述第三钝化部覆盖所述第一金属部的表面,所述第四钝化部覆盖所述第二金属部的表面;在所述第四钝化部上形成第二金属层,所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;在所述第二金属层表面和所述第二钝化层表面形成第一介质层,所述第一介质层暴露出所述第三钝化部的部分顶部表面、以及所述第二金属层的部分顶部表面;以所述第一介质层为掩膜刻蚀所述第三钝化部,直至暴露出位于所述第一金属部的顶部表面为止。由于所述第二金属层表面未形成有用于与后续金属层产生位错的钝化层,且由于所述第一介质层直接暴露出所述第二金属层的顶部表面,因此可以以所述第一介质层为掩膜刻蚀所述第三钝化部,无需采用单独的光罩工艺对所述第二钝化层进行处理以暴露出所述第一金属部的顶部表面。在以所述第一介质层为掩膜刻蚀所述第三钝化部的过程中,对所述第二金属层的刻蚀损伤较小,对形成的电容结构不会造成过多的刻蚀损伤。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细地说明。
需要注意的是,本说明书中的“表面”、“上”,用于描述空间的相对位置关系,并不限定于是否直接接触。
图3至图13是本发明实施例的异质结双极晶体管结构的形成方法的各步骤结构示意图。
请参考图3,提供半导体结构,所述半导体结构包括衬底200、位于所述衬底200上的集电极201、位于所述集电极201上的基极202、第一集电极电极203和第二集电极电极204、位于所述基极202上的发射极205和基极电极206、以及位于所述发射极205上的发射极电极207,所述半导体结构包括相邻接的第一区I和第二区II,所述第一集电极电极203、所述基极电极206、所述发射极电极207位于所述第一区I,所述第二集电极电极204位于所述第二区II。
在本实施例中,所述衬底200的材料为硅。
在其他实施例中,所述衬底的材料包括碳化硅、硅锗、III-V族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中,III-V族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中,所述发射极电极207与所述发射极205为欧姆接触。
所述发射极电极207包括多层结构。
在本实施例中,所述发射极电极207为依次层叠的钛(Ti)膜、铂(Pt)膜、Ti膜、Pt膜、Ti膜的多层金属层。
在本实施例中,所述基极电极206与所述基极202为欧姆接触。
所述基极电极206包括多层结构。
在本实施例中,所述基极电极206为依次层叠Pt膜、Ti膜、Pt膜、金(Au)膜的多层金属层。
在本实施例中,所述第一集电极电极203与所述集电极201为欧姆接触。
在本实施例中,所述第一集电极电极203和所述第二集电极电极204同时形成,所述第一集电极电极203和所述第二集电极电极204均为多层结构。
在本实施例中,所述第一集电极电极203和所述第二集电极电极204分别为依次层叠Ti膜和Au膜的多层金属层。
在本实施例中,由所述发射极205和所述发射极电极207构成HBT中的发射极结构;由所述基极202和所述基极电极206构成HBT中的基极结构;由所述集电极201和所述第一集电极电极203构成HBT中的集电极结构。
所述集电极201内掺杂有第一离子;所述基极202内掺杂有第二离子,所述第一离子的电学类型和所述第二离子的电学类型不同,所述第二离子的掺杂浓度大于所述第一离子的掺杂浓度。
所述发射极205内掺杂有第三离子,所述第三离子的电学类型与所述第二离子的电学类型不同,所述第三离子的电学类型与所述第一离子的电学类型相同,所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度,且所述第三离子的掺杂浓度小于所述第二离子的掺杂浓度。
在本实施例中,所述集电极201为掺杂浓度为1E16atoms/cm3的N型砷化镓(GaAs);所述基极202为掺杂浓度为1E19atoms/cm3的P型砷化镓;所述发射极205为掺杂浓度为1E17atoms/cm3的N型砷化镓。
请参考图4,在所述半导体结构表面形成第一钝化层,所述第一钝化层包括第一钝化部208和第二钝化部209,所述第一钝化部208位于所述第一区I上,且所述第一钝化部208暴露出所述第一集电极电极203的部分顶部表面、所述基极电极206的部分顶部表面、以及所述发射极电极207的部分顶部表面,所述第二钝化部209位于所述第二区II上,且所述第二钝化部209暴露出所述第二集电极电极204的部分顶部表面。
在本实施例中,所述第一钝化层的形成工艺采用化学气相沉积工艺。
在本实施例中,所述第一钝化层的材料采用氮化硅。
请参考图5,形成第一金属层,所述第一金属层包括第一金属部210和第二金属部211,所述第一金属部210位于暴露出的所述第一集电极电极203顶部表面、所述基极电极206顶部表面、以及所述发射极电极207顶部表面,所述第二金属部211位于所述第二钝化部209上,且所述第二金属部211和所述第二集电极电极204在所述衬底200上的投影具有重叠区域。
在本实施例中,通过光刻胶曝光、金属蒸镀、金属剥离、光刻胶剥离工艺流程形成所述第一金属层。
请参考图6,在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部212和第四钝化部213,所述第三钝化部212覆盖所述第一金属部210的表面,所述第四钝化部213覆盖所述第二金属部211的表面。
在本实施例中,所述第二钝化层的形成工艺采用化学气相沉积工艺。
在本实施例中,所述第二钝化层的材料采用氮化硅。
请参考图7,在所述第四钝化部213上形成第二金属层214,所述第二金属层214、所述第二金属部211和所述第二集电极电极204在所述衬底200上的投影具有重叠区域。
在本实施例中,所述第二金属层214的形成方法包括:在所述半导体结构上形成第一光刻胶层(未图示),所述第一光刻胶层暴露出所述第四钝化部213的部分顶部表面;在所述第一光刻胶层暴露出的所述第四钝化部213的顶部表面、以及所述第一光刻胶层的顶部表面形成第一金属材料层(未图示);去除位于所述第一光刻胶层上的所述第一金属材料层和所述第一光刻胶层,形成所述第二金属层214。
请参考图8,在所述第二金属层214表面和所述第二钝化层表面形成第一介质层215,所述第一介质层215暴露出所述第三钝化部212的部分顶部表面、以及所述第二金属层214的部分顶部表面。
在本实施例中,所述第一介质层215的形成方法包括:在所述第二金属层214表面和所述第二钝化层表面形成初始第一介质层(未图示);对所述初始第一介质层进行图形化处理,形成所述第一介质层215。
在本实施例中,所述第一介质层215的材料包括:聚合物;所述聚合物包括:苯并环丁烯、光感环氧树脂光刻胶和聚酰亚胺中的一种或多种。
在本实施例中,所述第一介质层215还暴露出所述第四钝化部213的部分顶部表面。
请继续参考图8,以所述第一介质层215为掩膜刻蚀所述第三钝化部212,直至暴露出位于所述第一金属部210的顶部表面为止。
在本实施例中,由于所述第二金属层214表面未形成有用于与后续金属层产生位错的钝化层,且由于所述第一介质层215直接暴露出所述第二金属层214的顶部表面,因此可以以所述第一介质层215为掩膜刻蚀所述第三钝化部212,无需采用单独的光罩工艺对所述第二钝化层进行处理以暴露出所述第一金属部210的顶部表面,进而减少工艺光罩,提供生产效率以及降低生产成本。另外,在以所述第一介质层215为掩膜刻蚀所述第三钝化部212的过程中,对所述第二金属层214的刻蚀损伤较小,对形成的电容结构不会造成过多的刻蚀损伤。
在本实施例中,在以所述第一介质层215为掩膜刻蚀所述第三钝化部212的过程中,还包括:以所述第一介质层215为掩膜刻蚀所述第四钝化部213,直至暴露出所述第二金属部211的顶部表面和所述第二集电极电极204的顶部表面为止。
请参考图9,在刻蚀所述第三钝化部212之后,形成第三金属层,所述第三金属层包括第三金属部216和第四金属部217,所述第三金属部216位于暴露出的所述第一金属部210的顶部表面,所述第四金属部217位于暴露出的所述第二金属层214的顶部表面。
在本实施例中,通过光刻胶曝光、金属蒸镀、金属剥离、光刻胶剥离工艺流程形成所述第三金属层。
请参考图10,在形成所述第三金属层之后,在所述第三金属层表面和所述第一介质层215表面形成第三钝化层,所述第三钝化层包括第五钝化部218和第六钝化部219,所述第五钝化部218覆盖所述第三金属部216的表面,所述第六钝化部219覆盖所述第四金属部217的表面。
在本实施例中,所述第三钝化层的材料采用氮化硅。
在本实施例中,所述第三钝化层的形成工艺采用化学气相沉积工艺。
请参考图11,在形成所述第三钝化层之后,在所述第六钝化部219上形成第四金属层220,所述第四金属层220、所述第四金属部217、所述第二金属层214、所述第二金属部211和所述第二集电极电极204在所述衬底200上的投影具有重叠区域。
在本实施例中,所述第四金属层220的形成方法包括:在所述半导体结构上形成第二光刻胶层(未图示),所述第二光刻胶层暴露出所述第六钝化部219的部分顶部表面;在所述第二光刻胶层暴露出的所述第六钝化部219的顶部表面、以及所述第二光刻胶层的顶部表面形成第二金属材料层(未图示);去除位于所述第二光刻胶层上的所述第二金属材料层和所述第二光刻胶层,形成所述第四金属层220。
请参考图12,在形成所述第四金属层220之后,在所述第四金属层220表面和所述第三钝化层表面形成第二介质层221,所述第二介质层221暴露出所述第五钝化部218的部分顶部表面、以及所述第四金属层220的部分顶部表面。
在本实施例中,所述第二介质层221的形成方法包括:在所述第四金属层220表面和所述第三钝化层表面形成初始第二介质层(未图示);对所述初始第二介质层进行图形化处理,形成所述第二介质层221。
在本实施例中,所述第二介质层221的材料包括:聚合物;所述聚合物包括:苯并环丁烯、光感环氧树脂光刻胶和聚酰亚胺中的一种或多种。
在本实施例中,所述第二介质层221还暴露出所述第六钝化部219的部分顶部表面。
请继续参考图12,在形成所述第二介质层221之后,以所述第二介质层221为掩膜刻蚀所述第五钝化部218,直至暴露出所述第三金属部216的顶部表面为止。
在本实施例中,由于所述第四金属层220表面未形成有用于与后续金属层产生位错的钝化层,且由于所述第二介质层221直接暴露出所述第四金属层220的顶部表面,因此可以以所述第二介质层221为掩膜刻蚀所述第五钝化部218,无需采用单独的光罩工艺对所述第三钝化层进行处理以暴露出所述第三金属部216的顶部表面,进而减少工艺光罩,提供生产效率以及降低生产成本。另外,在以所述第二介质层221为掩膜刻蚀所述第五钝化部218的过程中,对所述第四金属层220的刻蚀损伤较小,对形成的电容结构不会造成过多的刻蚀损伤。
在本实施例中,在以所述第二介质层221为掩膜刻蚀所述第五钝化部218的过程中,还包括:以所述第二介质层221为掩膜刻蚀所述第六钝化部219,直至暴露出所述第二金属部211的顶部表面和所述第二集电极电极204的顶部表面为止。
请参考图13,在刻蚀所述第五钝化部218之后,形成第五金属层,所述第五金属层包括第五金属部222、第六金属部223和第七金属部224,所述第五金属部222位于暴露出的所述第三金属部216的表面,所述第六金属部223位于暴露出的所述第四金属层220的表面和所述第二金属部211的表面,所述第七金属部224位于暴露出的所述第二集电极电极204的表面。
在本实施例中,由所述第二集电极电极204、所述第二钝化部209、所述第二金属部211、所述第四钝化部213、所述第二金属层214、所述第四金属部217、所述第六钝化部219、所述第四金属层220、所述第六金属部223以及所述第七金属部224构成多个电容结构的并联。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种异质结双极晶体管结构的形成方法,其特征在于,包括:
提供半导体结构,所述半导体结构包括衬底、位于所述衬底上的集电极、位于所述集电极上的基极、第一集电极电极和第二集电极电极、位于所述基极上的发射极和基极电极、以及位于所述发射极上的发射极电极,所述半导体结构包括相邻接的第一区和第二区,所述第一集电极电极、所述基极电极、所述发射极电极位于所述第一区,所述第二集电极电极位于所述第二区;
在所述半导体结构表面形成第一钝化层,所述第一钝化层包括第一钝化部和第二钝化部,所述第一钝化部位于所述第一区上,且所述第一钝化部暴露出所述第一集电极电极的部分顶部表面、所述基极电极的部分顶部表面、以及所述发射极电极的部分顶部表面,所述第二钝化部位于所述第二区上,且所述第二钝化部暴露出所述第二集电极电极的部分顶部表面;
形成第一金属层,所述第一金属层包括第一金属部和第二金属部,所述第一金属部位于暴露出的所述第一集电极电极顶部表面、所述基极电极顶部表面、以及所述发射极电极顶部表面,所述第二金属部位于所述第二钝化部上,且所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;
在所述第一金属层表面和所述第一钝化层表面形成第二钝化层,所述第二钝化层包括第三钝化部和第四钝化部,所述第三钝化部覆盖所述第一金属部的表面,所述第四钝化部覆盖所述第二金属部的表面;
在所述第四钝化部上形成第二金属层,所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域;
在所述第二金属层表面和所述第二钝化层表面形成第一介质层,所述第一介质层暴露出所述第三钝化部的部分顶部表面、以及所述第二金属层的部分顶部表面;
以所述第一介质层为掩膜刻蚀所述第三钝化部,直至暴露出位于所述第一金属部的顶部表面。
2.如权利要求1所述异质结双极晶体管结构的形成方法,其特征在于,所述第二金属层的形成方法包括:在所述半导体结构上形成第一光刻胶层,所述第一光刻胶层暴露出所述第四钝化部的部分顶部表面;在所述第一光刻胶层暴露出的所述第四钝化部的顶部表面、以及所述第一光刻胶层的顶部表面形成第一金属材料层;去除位于所述第一光刻胶层上的所述第一金属材料层和所述第一光刻胶层,形成所述第二金属层。
3.如权利要求1所述异质结双极晶体管结构的形成方法,其特征在于,所述第一介质层的形成方法包括:在所述第二金属层表面和所述第二钝化层表面形成初始第一介质层;对所述初始第一介质层进行图形化处理,形成所述第一介质层。
4.如权利要求1所述异质结双极晶体管结构的形成方法,其特征在于,所述第一介质层还暴露出所述第四钝化部的部分顶部表面;在以所述第一介质层为掩膜刻蚀所述第三钝化部的过程中,还包括:以所述第一介质层为掩膜刻蚀所述第四钝化部,直至暴露出所述第二金属部的顶部表面和所述第二集电极电极的顶部表面为止。
5.如权利要求4所述异质结双极晶体管结构的形成方法,其特征在于,在刻蚀所述第三钝化部之后,还包括:形成第三金属层,所述第三金属层包括第三金属部和第四金属部,所述第三金属部位于暴露出的所述第一金属部的顶部表面,所述第四金属部位于暴露出的所述第二金属层的顶部表面。
6.如权利要求5所述异质结双极晶体管结构的形成方法,其特征在于,在形成所述第三金属层之后,还包括:在所述第三金属层表面和所述第一介质层表面形成第三钝化层,所述第三钝化层包括第五钝化部和第六钝化部,所述第五钝化部覆盖所述第三金属部的表面,所述第六钝化部覆盖所述第四金属部的表面。
7.如权利要求6所述异质结双极晶体管结构的形成方法,其特征在于,在形成所述第三钝化层之后,还包括:在所述第六钝化部上形成第四金属层,所述第四金属层、所述第四金属部、所述第二金属层、所述第二金属部和所述第二集电极电极在所述衬底上的投影具有重叠区域。
8.如权利要求7所述异质结双极晶体管结构的形成方法,其特征在于,在形成所述第四金属层之后,还包括:在所述第四金属层表面和所述第三钝化层表面形成第二介质层,所述第二介质层暴露出所述第五钝化部的部分顶部表面、以及所述第四金属层的部分顶部表面。
9.如权利要求8所述异质结双极晶体管结构的形成方法,其特征在于,在形成所述第二介质层之后,还包括:以所述第二介质层为掩膜刻蚀所述第五钝化部,直至暴露出所述第三金属部的顶部表面为止。
10.如权利要求9所述异质结双极晶体管结构的形成方法,其特征在于,所述第二介质层还暴露出所述第六钝化部的部分顶部表面;在以所述第二介质层为掩膜刻蚀所述第五钝化部的过程中,还包括:以所述第二介质层为掩膜刻蚀所述第六钝化部,直至暴露出所述第二金属部的顶部表面和所述第二集电极电极的顶部表面为止。
11.如权利要求10所述异质结双极晶体管结构的形成方法,其特征在于,在刻蚀所述第五钝化部之后,还包括:形成第五金属层,所述第五金属层包括第五金属部、第六金属部和第七金属部,所述第五金属部位于暴露出的所述第三金属部的表面,所述第六金属部位于暴露出的所述第四金属层的表面和所述第二金属部的表面,所述第七金属部位于暴露出的所述第二集电极电极的表面。
12.如权利要求7所述异质结双极晶体管结构的形成方法,其特征在于,所述第四金属层的形成方法包括:在所述半导体结构上形成第二光刻胶层,所述第二光刻胶层暴露出所述第六钝化部的部分顶部表面;在所述第二光刻胶层暴露出的所述第六钝化部的顶部表面、以及所述第二光刻胶层的顶部表面形成第二金属材料层;去除位于所述第二光刻胶层上的所述第二金属材料层和所述第二光刻胶层,形成所述第四金属层。
13.如权利要求8所述异质结双极晶体管结构的形成方法,其特征在于,所述第二介质层的形成方法包括:在所述第四金属层表面和所述第三钝化层表面形成初始第二介质层;对所述初始第二介质层进行图形化处理,形成所述第二介质层。
CN202211618699.9A 2022-12-16 2022-12-16 异质结双极晶体管结构的形成方法 Pending CN115621125A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211618699.9A CN115621125A (zh) 2022-12-16 2022-12-16 异质结双极晶体管结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211618699.9A CN115621125A (zh) 2022-12-16 2022-12-16 异质结双极晶体管结构的形成方法

Publications (1)

Publication Number Publication Date
CN115621125A true CN115621125A (zh) 2023-01-17

Family

ID=84879913

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211618699.9A Pending CN115621125A (zh) 2022-12-16 2022-12-16 异质结双极晶体管结构的形成方法

Country Status (1)

Country Link
CN (1) CN115621125A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116209353A (zh) * 2023-05-06 2023-06-02 常州承芯半导体有限公司 电容结构及其形成方法、半导体结构及其形成方法
CN118647259A (zh) * 2024-08-08 2024-09-13 常州承芯半导体有限公司 电容结构及其形成方法、半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606156A (zh) * 2003-10-09 2005-04-13 精工爱普生株式会社 半导体器件及其制造方法
US20210375672A1 (en) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manfacturing Co., Ltd. Redistribution Lines Having Nano Columns and Method Forming Same
CN115050737A (zh) * 2022-08-12 2022-09-13 常州承芯半导体有限公司 半导体结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606156A (zh) * 2003-10-09 2005-04-13 精工爱普生株式会社 半导体器件及其制造方法
US20210375672A1 (en) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manfacturing Co., Ltd. Redistribution Lines Having Nano Columns and Method Forming Same
CN115050737A (zh) * 2022-08-12 2022-09-13 常州承芯半导体有限公司 半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116209353A (zh) * 2023-05-06 2023-06-02 常州承芯半导体有限公司 电容结构及其形成方法、半导体结构及其形成方法
CN118647259A (zh) * 2024-08-08 2024-09-13 常州承芯半导体有限公司 电容结构及其形成方法、半导体结构

Similar Documents

Publication Publication Date Title
CN115621125A (zh) 异质结双极晶体管结构的形成方法
JP3834589B2 (ja) 半導体装置の製造方法
US8697532B2 (en) InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer
US5512496A (en) Method of making collector-up bipolar transistor having improved emitter injection efficiency
US20070134820A1 (en) Semiconductor device and manufacturing method of the same
TW521376B (en) Method of manufacturing a semiconductor component and semiconductor component thereof
US7514708B2 (en) 80 nanometer diameter resonant tunneling diode with improved peak-to-valley ratio
CN115714137A (zh) 异质结双极晶体管结构及其形成方法
KR100277419B1 (ko) 쇼트키 장벽 다이오드 및 쇼트키 장벽 다이오드 제조 방법
CN116230758A (zh) 异质结双极晶体管结构及其形成方法
CN116798863A (zh) 半导体器件的制备方法
CN116705844A (zh) 半导体结构及其形成方法
US6645819B2 (en) Self-aligned fabrication method for a semiconductor device
JP2007273538A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2010067650A (ja) 半導体装置、その半導体装置の製造方法及びパワーモジュール
CN220510039U (zh) 异质结双极晶体管结构
US7314782B2 (en) Method of manufacturing a semiconductor device and a semiconductor device obtained by means of said method
TW506020B (en) Hetero-bipolar transistor with T-formed emitter-terminal-contact and its production
JPS63124465A (ja) バイポ−ラトランジスタの製造方法
US8580627B2 (en) Compound semiconductor device and method for fabricating the same
CN116581155B (zh) 异质结双极晶体管结构及其形成方法
KR100641055B1 (ko) 화합물반도체 바이폴라 트랜지스터 및 그 제조방법
JP2011176171A (ja) バイポーラトランジスタおよびその製造方法
CN116631982A (zh) 异质结双极晶体管结构及其形成方法
CN117374104A (zh) 半导体器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20230117

RJ01 Rejection of invention patent application after publication