JP3558881B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP3558881B2 JP3558881B2 JP19544098A JP19544098A JP3558881B2 JP 3558881 B2 JP3558881 B2 JP 3558881B2 JP 19544098 A JP19544098 A JP 19544098A JP 19544098 A JP19544098 A JP 19544098A JP 3558881 B2 JP3558881 B2 JP 3558881B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- collector
- region
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関するものであり、さらに詳しくは、ヘテロ接合バイポーラトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、他のトランジスタ（ＭＯＳ、シリコン・バイポーラトランジスタ等）と同様に高速化、および低消費電力化を目指して微細化が進められている。微細化の際には、エミッタ直下の真性のトランジスタ動作領域のみではなく、その周辺の寄生領域の微細化も同時に行うことが、良好な高周波特性を得る上で重要である。
【０００３】
図２に従来構造のＨＢＴの模式的平面図、および断面図を示すが、特性を劣化させる寄生領域の中でも、特にベース電極引き出し領域１２では、ベース層５とサブコレクタ層１９との間に、寄生のベース・コレクタ容量（ＣＢＣ）を生じるため、この容量を小さくすることが重要である。領域１２の小面積化はこの容量を小さくすることに有効である。しかし、外部の配線とベース電極８とのコンタクトをポリイミド層１０に開けられたスルーホール１１を通してとるためには、ベース電極引き出し領域１２はある程度以上の面積をもつことが必要であり、結果的にベース電極引き出し領域の小面積化には限界がある。例えば、エミッタのサイズが１．５×２μｍ２といった微細なＨＢＴでは、通常、ベース電極引き出し領域１２のＣＢＣは全ＣＢＣの５０％以上を占めており、ＨＢＴの高周波特性として重要な指標である最大発振周波数（ｆＭＡＸ）を低下させる原因となっている。
【０００４】
この問題を解決するために、幾つかの試みが行われてきた。
【０００５】
まず、ＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴに適用されてきた方法で、ベース電極引き出し領域１２のベース電極８の下の半導体層に酸素や水素等のイオンを注入することにより高抵抗化する方法がある。その模式的平面図、および断面図を図３に示す。イオン注入はベース層１６の表面から、ベース層１６、コレクタ層１５、サブコレクタ層１４、および半絶縁性基板１３に達するまで注入することにより、ベース電極引き出し領域１２のＣＢＣを除去できる。
【０００６】
ベース電極引き出し領域１２のＣＢＣを低減する他の方法としては、ポリイミド上にベース電極の引き出し領域１２を形成する方法（例えば、重松寿生 等による文献、「新しいセルフアライメント技術を用いた超高速ＩｎＰ／ＩｎＧａＡｓ ＨＢＴ」信学技報 ＥＤ９４−１２０，ｐｐ．４５−５０，１９９５年、に記載の方法）がある。その模式的平面図および断面図を図４に示す。この方法では、ベース電極引き出し領域１２のベース層５およびコレクタ層４をエッチングにより除去した後に、ポリイミド１０をベース層５の表面より高くなるように堆積する。その後、ポリイミド１０をドライエッチングにより、エッチバックすることによりベース層５の表面とポリイミド１０の高さを一致させ、このポリイミド層１０の表面、およびベース層５表面にまたがってベース電極８を形成する。
【０００７】
【発明が解決しようとする課題】
しかし、先に述べたイオン注入による方法は、イオン注入設備を必要とするため、設備を設置・運用するためのコストが必要である。また、イオン注入法は、ＩｎＧａＡｓ層を十分に高抵抗化できないため、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴには適用できないという問題もある。
【０００８】
一方、ポリイミド上にベース電極を配置する方法は、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴにも適用可能であるが、製造工程が増えてしまう欠点がある。また技術的には、エッチバックしたポリイミド１０の高さをベース層５の表面の高さに精度良く一致させる必要がある。その理由は、ポリイミド１０の高さとベース面の高さに段差がある場合には、ベース電極８がその場所で断線してしまうので、そのようなことが起こらないようにしなければならないことにある。よって本方法により、大面積ウェハ上のすべてのＨＢＴを歩留り良く作製するのは困難である。
【０００９】
従って、従来技術の方法における欠点を有していない、ＨＢＴにおけるベース電極引き出し領域１２のＣＢＣを減少させる処理方法が必要とされる。
【００１０】
本発明の目的は、特殊なプロセスを必要とせず、ＡｌＧａＡｓ／ＧａＡｓ系以外のＨＢＴに対しても適用可能なプロセスにより、ベース電極引き出し領域１２の
ＣＢＣが大幅に低減されたヘテロ接合バイポーラトランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
このような目的を達成するために、本発明は、請求項１に記載のように、半絶縁性基板の主表面に第１導電型を有する半導体層からなるサブコレクタ層を形成し、このサブコレクタ層の主表面に前記サブコレクタ層とは異なる材料からなる半導体層を構成要素とし第１導電型を有するコレクタ層を形成する工程と、前記コレクタ層の主表面に前記サブコレクタ層とは異なる材料からなり、第２導電型を有する半導体層からなるベース層を形成する工程と、前記ベース層の主表面に前記ベース層とは異なる材料からなり、第１導電型を有する半導体層からなるエミッタ層、及びエミッタ電極を順次形成し、前記エミッタ層の一部を前記ベース層表面までエッチングして、メサ状のエミッタ領域を形成する工程と、前記エミッタ層のエッチングにより露出した前記ベース層の主表面にベース電極を形成し、レジストをマスクとして前記ベース層及び前記コレクタ層の一部を前記サブコレクタ層表面までエッチングして、メサ状のベース領域及びコレクタ領域を形成する工程と、前記ベース層及び前記コレクタ層のエッチングにより露出した前記サブコレクタ層の主表面にコレクタ電極を形成し、レジストをマスクとして前記サブコレクタ層の一部をエッチングして、前記サブコレクタ層をメサ状に加工する工程と、前記ベース領域、前記コレクタ領域、及び前記メサ状のサブコレクタ層からなるメサ状の半導体層構造の一部を、その側面から基板面に平行な方向に進む横方向エッチングによって除去することにより、前記エミッタ領域の直下に形成されるバイポーラトランジスタ領域と前記ベース電極の端部に位置するベース電極引き出し領域との間に橋状のベース電極引き出し部分を形成する工程とを有する半導体素子の製造方法であって、前記横方向エッチングの際に、前記ベース電極引き出し部分の下部に位置する前記サブコレクタ層の一部を除去して、前記バイポーラトランジスタ領域と前記ベース電極引き出し領域とを分離することを特徴とする半導体素子の製造方法を構成する。ここに、「メサ」は台形を意味し、「横方向エッチング」は、基板面に平行な方向に進行するエッチングを意味する。さらに、前記横方向エッチングが、特定の方向に選択的に速く進行する異方性横方向エッチングであれば、半導体素子の製造がより容易となる。
【００１２】
また、本発明は、請求項２に記載のように、請求項１記載の半導体素子の製造方法において、前記半導体素子がＩｎＰ系ヘテロ接合バイポーラトランジスタであり、前記半絶縁性基板が半絶縁性ＩｎＰ基板であり、前記サブコレクタ層がＩｎＰからなり、前記コレクタ層の構成要素であり前記サブコレクタ層とは異なる材料からなる半導体層がＩｎＧａＡｓもしくはＩｎＧａＡｓＰからなり、前記横方向エッチングが、塩酸を含有するエッチング液のＩｎＰ層の［０１０］方向及び［００１］方向へのエッチング速度が速いことを利用する異方性横方向エッチングであることを特徴とする半導体素子の製造方法を構成する。
【００１３】
本発明に係る半導体素子の製造方法によって製造されたヘテロ接合バイポーラトランジスタは下記の特徴を有する。すなわち、半絶縁性基板と、この半絶縁性基板の主表面に形成されたサブコレクタ層と、このサブコレクタ層の主表面に形成されたコレクタ層と、このコレクタ層の主表面に形成されたベース層と、このベース層の主表面に形成されたエミッタ層とからなるヘテロ接合バイポーラトランジスタにおいて、前記サブコレクタ層が、横方向エッチングによって、エミッタ直下の真性ＨＢＴ領域とベース電極引き出し領域とに分離された構成となっていることを特徴とする。このように、エミッタ直下の真性ＨＢＴ領域とベース電極引き出し領域のサブコレクタが分離されることにより、ベース電極引き出し領域のＣＢＣが完全に除去される。この構造は、ベース電極８のパターンを、ベース電極引き出し領域１２と真性ＨＢＴ動作領域をつなぐ部分が細長くなるように設計し、横方向エッチングによる領域の分離が起こりやすくすることにより作製できる。特に、異方性の強いエッチング液（例えば、ＩｎＰに対する塩酸系のエッチング液）を用い、エッチング速度が速い方向と直角の方向に、上記の横方向エッチングを入れる細長いベース電極を配置すれば、本発明に係る半導体素子の製造方法は容易に実行可能となる。
【００１４】
上記の説明によって明らかなように、本発明は、従来のＣＢＣ低減方法とは異なり、特別なプロセスを必要としないという特徴を持っている。また、本発明は、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴにも適用可能である。
【００１５】
ＨＢＴのｆＭＡＸの値はＣＢＣの平方根に逆比例するので、本プロセスにより大幅にｆＭＡＸを改善することが可能である。
【００１６】
【発明の実施の形態】
本発明に係るＨＢＴの模式的平面図、および断面図を図１に示す。ここで、発明の実施の形態を、図５〜７および図１を用いて順次説明する。
【００１７】
工程１（図５）
（１００）面ＩｎＰ半絶縁性基板１上に、ｎ型ＩｎＰサブコレクタ層２、ｎ型
ＩｎＰコレクタ層３、ｎ型ＩｎＧａＡｓコレクタ層４、ｐ型ＩｎＧａＡｓベース層５、ｎ型ＩｎＰエミッタ層およびｎ型ＩｎＧａＡｓ／ＩｎＰエミッタ・コンタクト層６をエピタキシャル成長する。続いて、その主表面にエミッタ電極９をＴｉ／Ｐｔ／
Ａｕのリフトオフにより形成し、この電極をマスクにベース面までエッチングする。その後、露出したＩｎＧａＡｓベース層５の表面に、ベース電極８をＴｉ／Ｐｔ／Ａｕのリフトオフにより形成する。この際、ベース電極引き出し領域１２と真性ＨＢＴ領域をつなぐ部分は異方性横方向エッチングが入り易いように、
［０１０］方向、もしくは［００１］方向と平行に配置し、かつ、幅は細くする。
【００１８】
工程２（図６）
エミッタメサ（メサは台形を意味する）、およびベース領域をレジストでカバーした後、クエン酸系のエッチング液を用いＩｎＧａＡｓベース層５およびＩｎＧａＡｓコレクタ層４を選択的にエッチングする。その後、塩酸系のエッチング液（例えば、塩酸と水の混合液）により、ＩｎＰコレクタ層３をエッチングし、ＩｎＰサブコレクタ層２に達するまでエッチングする。これらのエッチング加工によって、積層構造はメサ状に加工される。露出したＩｎＰサブコレクタ層２の表面に、Ｔｉ／Ｐｔ／Ａｕのリフトオフによりコレクタ電極７を形成する。
【００１９】
工程３（図７）
レジストマスクにより素子間分離のエッチングを塩酸系のエッチング液を用いて行う。エッチング（図７において「異方性サイドエッチング」と表示）は、
ＩｎＰサブコレクタ層２を除去し、ＩｎＰ半絶縁性基板１に達するまで行う。塩酸系のエッチング液は［０１０］方向および［００１］方向と平行の方向のエッチング速度が、他の面方位と比較して速いため、上記ベース電極引き出し領域１２と真性ＨＢＴ領域をつなぐ部分のサブコレクタ層２は完全にエッチングにより除去される。これにより、ＩｎＰサブコレクタ層２は、ベース電極引き出し領域１２と、真性ＨＢＴ領域（エミッタ直下の領域）との間で切断され、このＩｎＰサブコレクタ層２に関しては、両領域が分離される。
【００２０】
工程４（図１）
全面にポリイミド１０を堆積した後、ドライエッチングにより、エミッタ電極９、ベース電極８、コレクタ電極７に対して、スルーホール１１を開ける。なお、この後の配線等の工程は、公知の手法によるものであるので、これについての説明を省略する。
【００２１】
以上、本発明に係るヘテロ接合バイポーラトランジスタの製造方法の実施の形態を１つの実例によって説明した。以上から分かるように、本発明は、高価な装置や高度なプロセス条件制御を必要とする特殊な製造方法は用いていないので、容易に実行可能であり、しかも、図２に示した従来のＣＢＣ低減構造となっていないＨＢＴを製造する場合と同じ工程数で、ＣＢＣ低減構造を有するヘテロ接合バイポーラトランジスタを製造することを可能とする。本発明は、ベース電極引き出し領域１２のサブコレクタ層２を分離することに特徴があり、工程１、工程２、工程４は、他の公知の方法を用いても、本発明は実施可能である。例えば、工程１において、ベース電極８の形成法として非セルフアライン法を用いる例を示したが、当然エミッタ電極９に対してセルフアラインにベース電極を形成する方法を用いても、本発明は実施可能である。セルフアライン法を用いた場合に製造されるＨＢＴは図８のようになる。図８では、ベース電極引き出し領域１２を、図１と同様に二つ形成しているが、そのうちの一つを省くこともできる。また、エミッタ形状として長方形の例を示してきたが、当然、他の形（例えば六角形）のものにも適用できる。また、ｎ型ＩｎＰエミッタの例を示したが、ｎ型ＩｎＡｌＧａＡｓエミッタを用いてもよい。また、上記の説明においては、横方向エッチングに異方性の強い塩酸系のエッチング液の例を示したが、十分な異方性が得られない場合でも、横方向エッチングしない領域をレジスト等で覆い、長時間エッチングすることにより横方向エッチングを入れれば、本発明は実施可能である。上記の説明においては、サブコレクタ層２はＩｎＰ単層によって構成されている例を示したが、例えば、薄層ＩｎＧａＡｓによるエッチストッパー層等が挿入されていても良い。また、コレクタ層はＩｎＧａＡｓ層４およびＩｎＰ層３から構成されている例を示したが、ＩｎＧａＡｓＰ層や、ＩｎＡｌＧａＡｓ層、または、それらの組合せにより構成されていてもよい。
【００２２】
以上、本発明を実例によって具体的に説明したが、本発明は、これに限定されることなく、その要旨を逸脱しない範囲において種々変更し得ることはいうまでもない。
【００２３】
【発明の効果】
以上説明したことから明らかなように、本発明に係るヘテロ接合バイポーラトランジスタの製造方法によれば、特殊なプロセスを必要とせず、極めて単純な工程で、ペース・コレクタ間の寄生容量を低減したトランジスタを容易に製造することができる。また、本発明によって製造したヘテロ接合バイポーラトランジスタにおいては、ベース電極引き出し領域のベース・コレクタ間の寄生容量を完全に除去できているので、ベース電極引き出し領域の面積は特性に全く影響を与えない。よって、ベース電極引き出し領域を十分広くすることができるので、プロセスマージンが増大し、歩留りを向上させる効果もある。
【図面の簡単な説明】
【図１】本発明に係るヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図２】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図３】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図４】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図５】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図６】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図７】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図８】本発明によるヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【符号の説明】
１…ＩｎＰ半絶縁性基板、２…ｎ型ＩｎＰサブコレクタ層、３…ｎ型ＩｎＰコレクタ層、４…ｎ型ＩｎＧａＡｓコレクタ層、５…ｐ型ＩｎＧａＡｓベース層、６…ｎ型ＩｎＰエミッタ層、ｎ型ＩｎＧａＡｓ／ＩｎＰエミッタ・コンタクト層、７…コレクタ電極、８…ベース電極、９…エミッタ電極、１０…ポリイミド層、１１…スルーホール、１２…ベース電極引き出し領域、１３…ＧａＡｓ半絶縁性基板、１４…ｎ型ＧａＡｓサブコレクタ層、１５…ｎ型ＧａＡｓコレクタ層、１６…ｐ型ＧａＡｓベース層、１７…ｎ型ＡｌＧａＡｓエミッタ層、ｎ型ＧａＡｓエミッタ・コンタクト層、１８…酸素イオン注入領域、１９…ｎ型ＩｎＧａＡｓサブコレクタ層
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関するものであり、さらに詳しくは、ヘテロ接合バイポーラトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、他のトランジスタ（ＭＯＳ、シリコン・バイポーラトランジスタ等）と同様に高速化、および低消費電力化を目指して微細化が進められている。微細化の際には、エミッタ直下の真性のトランジスタ動作領域のみではなく、その周辺の寄生領域の微細化も同時に行うことが、良好な高周波特性を得る上で重要である。
【０００３】
図２に従来構造のＨＢＴの模式的平面図、および断面図を示すが、特性を劣化させる寄生領域の中でも、特にベース電極引き出し領域１２では、ベース層５とサブコレクタ層１９との間に、寄生のベース・コレクタ容量（ＣＢＣ）を生じるため、この容量を小さくすることが重要である。領域１２の小面積化はこの容量を小さくすることに有効である。しかし、外部の配線とベース電極８とのコンタクトをポリイミド層１０に開けられたスルーホール１１を通してとるためには、ベース電極引き出し領域１２はある程度以上の面積をもつことが必要であり、結果的にベース電極引き出し領域の小面積化には限界がある。例えば、エミッタのサイズが１．５×２μｍ２といった微細なＨＢＴでは、通常、ベース電極引き出し領域１２のＣＢＣは全ＣＢＣの５０％以上を占めており、ＨＢＴの高周波特性として重要な指標である最大発振周波数（ｆＭＡＸ）を低下させる原因となっている。
【０００４】
この問題を解決するために、幾つかの試みが行われてきた。
【０００５】
まず、ＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴに適用されてきた方法で、ベース電極引き出し領域１２のベース電極８の下の半導体層に酸素や水素等のイオンを注入することにより高抵抗化する方法がある。その模式的平面図、および断面図を図３に示す。イオン注入はベース層１６の表面から、ベース層１６、コレクタ層１５、サブコレクタ層１４、および半絶縁性基板１３に達するまで注入することにより、ベース電極引き出し領域１２のＣＢＣを除去できる。
【０００６】
ベース電極引き出し領域１２のＣＢＣを低減する他の方法としては、ポリイミド上にベース電極の引き出し領域１２を形成する方法（例えば、重松寿生 等による文献、「新しいセルフアライメント技術を用いた超高速ＩｎＰ／ＩｎＧａＡｓ ＨＢＴ」信学技報 ＥＤ９４−１２０，ｐｐ．４５−５０，１９９５年、に記載の方法）がある。その模式的平面図および断面図を図４に示す。この方法では、ベース電極引き出し領域１２のベース層５およびコレクタ層４をエッチングにより除去した後に、ポリイミド１０をベース層５の表面より高くなるように堆積する。その後、ポリイミド１０をドライエッチングにより、エッチバックすることによりベース層５の表面とポリイミド１０の高さを一致させ、このポリイミド層１０の表面、およびベース層５表面にまたがってベース電極８を形成する。
【０００７】
【発明が解決しようとする課題】
しかし、先に述べたイオン注入による方法は、イオン注入設備を必要とするため、設備を設置・運用するためのコストが必要である。また、イオン注入法は、ＩｎＧａＡｓ層を十分に高抵抗化できないため、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴには適用できないという問題もある。
【０００８】
一方、ポリイミド上にベース電極を配置する方法は、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴにも適用可能であるが、製造工程が増えてしまう欠点がある。また技術的には、エッチバックしたポリイミド１０の高さをベース層５の表面の高さに精度良く一致させる必要がある。その理由は、ポリイミド１０の高さとベース面の高さに段差がある場合には、ベース電極８がその場所で断線してしまうので、そのようなことが起こらないようにしなければならないことにある。よって本方法により、大面積ウェハ上のすべてのＨＢＴを歩留り良く作製するのは困難である。
【０００９】
従って、従来技術の方法における欠点を有していない、ＨＢＴにおけるベース電極引き出し領域１２のＣＢＣを減少させる処理方法が必要とされる。
【００１０】
本発明の目的は、特殊なプロセスを必要とせず、ＡｌＧａＡｓ／ＧａＡｓ系以外のＨＢＴに対しても適用可能なプロセスにより、ベース電極引き出し領域１２の
ＣＢＣが大幅に低減されたヘテロ接合バイポーラトランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
このような目的を達成するために、本発明は、請求項１に記載のように、半絶縁性基板の主表面に第１導電型を有する半導体層からなるサブコレクタ層を形成し、このサブコレクタ層の主表面に前記サブコレクタ層とは異なる材料からなる半導体層を構成要素とし第１導電型を有するコレクタ層を形成する工程と、前記コレクタ層の主表面に前記サブコレクタ層とは異なる材料からなり、第２導電型を有する半導体層からなるベース層を形成する工程と、前記ベース層の主表面に前記ベース層とは異なる材料からなり、第１導電型を有する半導体層からなるエミッタ層、及びエミッタ電極を順次形成し、前記エミッタ層の一部を前記ベース層表面までエッチングして、メサ状のエミッタ領域を形成する工程と、前記エミッタ層のエッチングにより露出した前記ベース層の主表面にベース電極を形成し、レジストをマスクとして前記ベース層及び前記コレクタ層の一部を前記サブコレクタ層表面までエッチングして、メサ状のベース領域及びコレクタ領域を形成する工程と、前記ベース層及び前記コレクタ層のエッチングにより露出した前記サブコレクタ層の主表面にコレクタ電極を形成し、レジストをマスクとして前記サブコレクタ層の一部をエッチングして、前記サブコレクタ層をメサ状に加工する工程と、前記ベース領域、前記コレクタ領域、及び前記メサ状のサブコレクタ層からなるメサ状の半導体層構造の一部を、その側面から基板面に平行な方向に進む横方向エッチングによって除去することにより、前記エミッタ領域の直下に形成されるバイポーラトランジスタ領域と前記ベース電極の端部に位置するベース電極引き出し領域との間に橋状のベース電極引き出し部分を形成する工程とを有する半導体素子の製造方法であって、前記横方向エッチングの際に、前記ベース電極引き出し部分の下部に位置する前記サブコレクタ層の一部を除去して、前記バイポーラトランジスタ領域と前記ベース電極引き出し領域とを分離することを特徴とする半導体素子の製造方法を構成する。ここに、「メサ」は台形を意味し、「横方向エッチング」は、基板面に平行な方向に進行するエッチングを意味する。さらに、前記横方向エッチングが、特定の方向に選択的に速く進行する異方性横方向エッチングであれば、半導体素子の製造がより容易となる。
【００１２】
また、本発明は、請求項２に記載のように、請求項１記載の半導体素子の製造方法において、前記半導体素子がＩｎＰ系ヘテロ接合バイポーラトランジスタであり、前記半絶縁性基板が半絶縁性ＩｎＰ基板であり、前記サブコレクタ層がＩｎＰからなり、前記コレクタ層の構成要素であり前記サブコレクタ層とは異なる材料からなる半導体層がＩｎＧａＡｓもしくはＩｎＧａＡｓＰからなり、前記横方向エッチングが、塩酸を含有するエッチング液のＩｎＰ層の［０１０］方向及び［００１］方向へのエッチング速度が速いことを利用する異方性横方向エッチングであることを特徴とする半導体素子の製造方法を構成する。
【００１３】
本発明に係る半導体素子の製造方法によって製造されたヘテロ接合バイポーラトランジスタは下記の特徴を有する。すなわち、半絶縁性基板と、この半絶縁性基板の主表面に形成されたサブコレクタ層と、このサブコレクタ層の主表面に形成されたコレクタ層と、このコレクタ層の主表面に形成されたベース層と、このベース層の主表面に形成されたエミッタ層とからなるヘテロ接合バイポーラトランジスタにおいて、前記サブコレクタ層が、横方向エッチングによって、エミッタ直下の真性ＨＢＴ領域とベース電極引き出し領域とに分離された構成となっていることを特徴とする。このように、エミッタ直下の真性ＨＢＴ領域とベース電極引き出し領域のサブコレクタが分離されることにより、ベース電極引き出し領域のＣＢＣが完全に除去される。この構造は、ベース電極８のパターンを、ベース電極引き出し領域１２と真性ＨＢＴ動作領域をつなぐ部分が細長くなるように設計し、横方向エッチングによる領域の分離が起こりやすくすることにより作製できる。特に、異方性の強いエッチング液（例えば、ＩｎＰに対する塩酸系のエッチング液）を用い、エッチング速度が速い方向と直角の方向に、上記の横方向エッチングを入れる細長いベース電極を配置すれば、本発明に係る半導体素子の製造方法は容易に実行可能となる。
【００１４】
上記の説明によって明らかなように、本発明は、従来のＣＢＣ低減方法とは異なり、特別なプロセスを必要としないという特徴を持っている。また、本発明は、ＩｎＰ／ＩｎＧａＡｓ系、およびＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＢＴにも適用可能である。
【００１５】
ＨＢＴのｆＭＡＸの値はＣＢＣの平方根に逆比例するので、本プロセスにより大幅にｆＭＡＸを改善することが可能である。
【００１６】
【発明の実施の形態】
本発明に係るＨＢＴの模式的平面図、および断面図を図１に示す。ここで、発明の実施の形態を、図５〜７および図１を用いて順次説明する。
【００１７】
工程１（図５）
（１００）面ＩｎＰ半絶縁性基板１上に、ｎ型ＩｎＰサブコレクタ層２、ｎ型
ＩｎＰコレクタ層３、ｎ型ＩｎＧａＡｓコレクタ層４、ｐ型ＩｎＧａＡｓベース層５、ｎ型ＩｎＰエミッタ層およびｎ型ＩｎＧａＡｓ／ＩｎＰエミッタ・コンタクト層６をエピタキシャル成長する。続いて、その主表面にエミッタ電極９をＴｉ／Ｐｔ／
Ａｕのリフトオフにより形成し、この電極をマスクにベース面までエッチングする。その後、露出したＩｎＧａＡｓベース層５の表面に、ベース電極８をＴｉ／Ｐｔ／Ａｕのリフトオフにより形成する。この際、ベース電極引き出し領域１２と真性ＨＢＴ領域をつなぐ部分は異方性横方向エッチングが入り易いように、
［０１０］方向、もしくは［００１］方向と平行に配置し、かつ、幅は細くする。
【００１８】
工程２（図６）
エミッタメサ（メサは台形を意味する）、およびベース領域をレジストでカバーした後、クエン酸系のエッチング液を用いＩｎＧａＡｓベース層５およびＩｎＧａＡｓコレクタ層４を選択的にエッチングする。その後、塩酸系のエッチング液（例えば、塩酸と水の混合液）により、ＩｎＰコレクタ層３をエッチングし、ＩｎＰサブコレクタ層２に達するまでエッチングする。これらのエッチング加工によって、積層構造はメサ状に加工される。露出したＩｎＰサブコレクタ層２の表面に、Ｔｉ／Ｐｔ／Ａｕのリフトオフによりコレクタ電極７を形成する。
【００１９】
工程３（図７）
レジストマスクにより素子間分離のエッチングを塩酸系のエッチング液を用いて行う。エッチング（図７において「異方性サイドエッチング」と表示）は、
ＩｎＰサブコレクタ層２を除去し、ＩｎＰ半絶縁性基板１に達するまで行う。塩酸系のエッチング液は［０１０］方向および［００１］方向と平行の方向のエッチング速度が、他の面方位と比較して速いため、上記ベース電極引き出し領域１２と真性ＨＢＴ領域をつなぐ部分のサブコレクタ層２は完全にエッチングにより除去される。これにより、ＩｎＰサブコレクタ層２は、ベース電極引き出し領域１２と、真性ＨＢＴ領域（エミッタ直下の領域）との間で切断され、このＩｎＰサブコレクタ層２に関しては、両領域が分離される。
【００２０】
工程４（図１）
全面にポリイミド１０を堆積した後、ドライエッチングにより、エミッタ電極９、ベース電極８、コレクタ電極７に対して、スルーホール１１を開ける。なお、この後の配線等の工程は、公知の手法によるものであるので、これについての説明を省略する。
【００２１】
以上、本発明に係るヘテロ接合バイポーラトランジスタの製造方法の実施の形態を１つの実例によって説明した。以上から分かるように、本発明は、高価な装置や高度なプロセス条件制御を必要とする特殊な製造方法は用いていないので、容易に実行可能であり、しかも、図２に示した従来のＣＢＣ低減構造となっていないＨＢＴを製造する場合と同じ工程数で、ＣＢＣ低減構造を有するヘテロ接合バイポーラトランジスタを製造することを可能とする。本発明は、ベース電極引き出し領域１２のサブコレクタ層２を分離することに特徴があり、工程１、工程２、工程４は、他の公知の方法を用いても、本発明は実施可能である。例えば、工程１において、ベース電極８の形成法として非セルフアライン法を用いる例を示したが、当然エミッタ電極９に対してセルフアラインにベース電極を形成する方法を用いても、本発明は実施可能である。セルフアライン法を用いた場合に製造されるＨＢＴは図８のようになる。図８では、ベース電極引き出し領域１２を、図１と同様に二つ形成しているが、そのうちの一つを省くこともできる。また、エミッタ形状として長方形の例を示してきたが、当然、他の形（例えば六角形）のものにも適用できる。また、ｎ型ＩｎＰエミッタの例を示したが、ｎ型ＩｎＡｌＧａＡｓエミッタを用いてもよい。また、上記の説明においては、横方向エッチングに異方性の強い塩酸系のエッチング液の例を示したが、十分な異方性が得られない場合でも、横方向エッチングしない領域をレジスト等で覆い、長時間エッチングすることにより横方向エッチングを入れれば、本発明は実施可能である。上記の説明においては、サブコレクタ層２はＩｎＰ単層によって構成されている例を示したが、例えば、薄層ＩｎＧａＡｓによるエッチストッパー層等が挿入されていても良い。また、コレクタ層はＩｎＧａＡｓ層４およびＩｎＰ層３から構成されている例を示したが、ＩｎＧａＡｓＰ層や、ＩｎＡｌＧａＡｓ層、または、それらの組合せにより構成されていてもよい。
【００２２】
以上、本発明を実例によって具体的に説明したが、本発明は、これに限定されることなく、その要旨を逸脱しない範囲において種々変更し得ることはいうまでもない。
【００２３】
【発明の効果】
以上説明したことから明らかなように、本発明に係るヘテロ接合バイポーラトランジスタの製造方法によれば、特殊なプロセスを必要とせず、極めて単純な工程で、ペース・コレクタ間の寄生容量を低減したトランジスタを容易に製造することができる。また、本発明によって製造したヘテロ接合バイポーラトランジスタにおいては、ベース電極引き出し領域のベース・コレクタ間の寄生容量を完全に除去できているので、ベース電極引き出し領域の面積は特性に全く影響を与えない。よって、ベース電極引き出し領域を十分広くすることができるので、プロセスマージンが増大し、歩留りを向上させる効果もある。
【図面の簡単な説明】
【図１】本発明に係るヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図２】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図３】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図４】従来のヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【図５】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図６】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図７】図１のヘテロ接合バイポーラトランジスタの製造方法における各工程を説明するための模式的平面図、および断面図である。
【図８】本発明によるヘテロ接合バイポーラトランジスタの構造を示す模式的平面図および断面図である。
【符号の説明】
１…ＩｎＰ半絶縁性基板、２…ｎ型ＩｎＰサブコレクタ層、３…ｎ型ＩｎＰコレクタ層、４…ｎ型ＩｎＧａＡｓコレクタ層、５…ｐ型ＩｎＧａＡｓベース層、６…ｎ型ＩｎＰエミッタ層、ｎ型ＩｎＧａＡｓ／ＩｎＰエミッタ・コンタクト層、７…コレクタ電極、８…ベース電極、９…エミッタ電極、１０…ポリイミド層、１１…スルーホール、１２…ベース電極引き出し領域、１３…ＧａＡｓ半絶縁性基板、１４…ｎ型ＧａＡｓサブコレクタ層、１５…ｎ型ＧａＡｓコレクタ層、１６…ｐ型ＧａＡｓベース層、１７…ｎ型ＡｌＧａＡｓエミッタ層、ｎ型ＧａＡｓエミッタ・コンタクト層、１８…酸素イオン注入領域、１９…ｎ型ＩｎＧａＡｓサブコレクタ層
Claims (2)
- 半絶縁性基板の主表面に第１導電型を有する半導体層からなるサブコレクタ層を形成し、このサブコレクタ層の主表面に前記サブコレクタ層とは異なる材料からなる半導体層を構成要素とし第１導電型を有するコレクタ層を形成する工程と、
前記コレクタ層の主表面に前記サブコレクタ層とは異なる材料からなり、第２導電型を有する半導体層からなるベース層を形成する工程と、
前記ベース層の主表面に前記ベース層とは異なる材料からなり、第１導電型を有する半導体層からなるエミッタ層、及びエミッタ電極を順次形成し、前記エミッタ層の一部を前記ベース層表面までエッチングして、メサ状のエミッタ領域を形成する工程と、
前記エミッタ層のエッチングにより露出した前記ベース層の主表面にベース電極を形成し、レジストをマスクとして前記ベース層及び前記コレクタ層の一部を前記サブコレクタ層表面までエッチングして、メサ状のベース領域及びコレクタ領域を形成する工程と、
前記ベース層及び前記コレクタ層のエッチングにより露出した前記サブコレクタ層の主表面にコレクタ電極を形成し、レジストをマスクとして前記サブコレクタ層の一部をエッチングして、前記サブコレクタ層をメサ状に加工する工程と、
前記ベース領域、前記コレクタ領域、及び前記メサ状のサブコレクタ層からなるメサ状の半導体層構造の一部を、その側面から基板面に平行な方向に進む横方向エッチングによって除去することにより、前記エミッタ領域の直下に形成されるバイポーラトランジスタ領域と前記ベース電極の端部に位置するベース電極引き出し領域との間に橋状のベース電極引き出し部分を形成する工程とを有する半導体素子の製造方法であって、
前記横方向エッチングの際に、前記ベース電極引き出し部分の下部に位置する前記サブコレクタ層の一部を除去して、前記バイポーラトランジスタ領域と前記ベース電極引き出し領域とを分離することを特徴とする半導体素子の製造方法。 - 請求項１記載の半導体素子の製造方法において、
前記半導体素子がＩｎＰ系ヘテロ接合バイポーラトランジスタであり、
前記半絶縁性基板が半絶縁性ＩｎＰ基板であり、
前記サブコレクタ層がＩｎＰからなり、
前記コレクタ層の構成要素であり前記サブコレクタ層とは異なる材料からなる半導体層がＩｎＧａＡｓもしくはＩｎＧａＡｓＰからなり、
前記横方向エッチングが、塩酸を含有するエッチング液のＩｎＰ層の［０１０］方向及び［００１］方向へのエッチング速度が速いことを利用する異方性横方向エッチングであることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19544098A JP3558881B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19544098A JP3558881B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031159A JP2000031159A (ja) | 2000-01-28 |
| JP3558881B2 true JP3558881B2 (ja) | 2004-08-25 |
Family
ID=16341106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19544098A Expired - Lifetime JP3558881B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558881B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4788096B2 (ja) * | 2003-06-04 | 2011-10-05 | 住友電気工業株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1998
- 1998-07-10 JP JP19544098A patent/JP3558881B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031159A (ja) | 2000-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5485025A (en) | Depleted extrinsic emitter of collector-up heterojunction bipolar transistor | |
| US6680494B2 (en) | Ultra high speed heterojunction bipolar transistor having a cantilevered base | |
| JPH08139101A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| US20050184312A1 (en) | Double HBT base metal micro-bridge | |
| JP4895421B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
| JP3507828B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| US5434091A (en) | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain | |
| US5783966A (en) | Reducing junction capacitance and increasing current gain in collector-up bipolar transistors | |
| US6873029B2 (en) | Self-aligned bipolar transistor | |
| JP3558881B2 (ja) | 半導体素子の製造方法 | |
| JPH05136159A (ja) | ヘテロ接合型バイポーラトランジスタ及びその製造方法 | |
| JPH0845958A (ja) | ヘテロ接合バイポーラトランジスタのベース−コレクタ接合の寄生キャパシタンス減少方法 | |
| JP4164775B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP3279269B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH0588541B2 (ja) | ||
| US7038244B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3470281B2 (ja) | 半導体装置の製造方法 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3323368B2 (ja) | バイポーラトランジスタの製造方法 | |
| EP1134809A2 (en) | Ultra high speed heterojunction bipolar transistor having a cantilivered base | |
| JP2734780B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2000138228A (ja) | ヘテロ接合型バイポーラトランジスタとその製造方法 | |
| JP2015041723A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3715477B2 (ja) | バイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |