JP2015041723A - ヘテロ接合バイポーラトランジスタ - Google Patents
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Abstract
【課題】レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようにする。【解決手段】第1エミッタ層105aは、ベース層104に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。また、第1エミッタ層105aは、第2エミッタ層105bに対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。加えて、第2エミッタ層105bは、第1エミッタ層105aの上にエピタキシャル成長により形成されている。また、キャップ層106の、少なくとも第2エミッタ層105bと接する領域は、第2エミッタ層105bに対し、選択的なエッチングが可能なIII−V族化合物半導体から構成されている。【選択図】 図1
Description
本発明は、基板上に、コレクタ層、ベース層、エミッタ層およびキャップ層が、順次積層されたメサ型の、ヘテロ接合バイポーラトランジスタに関するものである。
ヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor:HBT)の動作速度を向上させるためには、素子の微細化と薄層化を進めることが必要である。しかしながら、素子の微細化を進めると、外部ベース領域における再結合電流の影響が相対的に増加してしまうため、HBTの電流利得が劣化してしまう。従って、素子の微細化を進めると同時に、外部ベース領域における再結合電流を抑制し、電流利得の劣化を最小限にとどめることが必要となる。これを達成するには、エミッタメサとベース電極の間の外部ベース領域に、いわゆるレッジ部を形成することが重要である。このように、高性能なHBTを実現するには、複雑で微細なエミッタメサ構造を精度良く加工することが要求される。
図5は、従来のHBTの一例を示す断面図である。このHBTは、半絶縁性InPからなる基板501上に高濃度にn型不純物が添加されたn型のInPからなるサブコレクタ層502が形成され、サブコレクタ層502上にn型のInGaAsからなるコレクタ層503が形成されている。また、コレクタ層503上に、高濃度にp型不純物が添加されたp型のInGaAsからなるベース層504が形成され、ベース層504上にn型のInPからなるエミッタ層505が形成されている。また、エミッタ層505上に、高濃度にn型不純物が添加されたn型のInGaAsからなるキャップ層506が形成され、キャップ層506上にエミッタ電極507が形成されている。
また、ベース層504上に、ベース電極509が形成され、サブコレクタ層502上にコレクタ電極510が形成されている。更に、所定のメサ形状とされたキャップ層506周囲の外部ベース上には、エミッタ層505の一部を用いてレッジ部511が形成されている。また、レッジ部511上には、SiNからなるレッジ保護膜508が形成されている(非特許文献1参照)。なお、図5では、レッジ保護膜508が、レッジ部511の表面に加え、キャップ層506の側部およびエミッタ電極507を覆う状態に形成されている。
次に、上述したHBTの製造について、図6A〜図6Fを用いて説明する。まず、図6Aに示すように、基板501の上に、n+−InP層522,n−InGaAs層523,p+−InGaAs層524,n−InP層525,n+−InGaAs層526を、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、n+−InGaAs層526の上に、WSiなどからなる電極金属層527を、例えばスパッタ法により形成する。
n+−InP層522は、サブコレクタ層502となり、n−InGaAs層523は、コレクタ層503となり、p+−InGaAs層524は、ベース層504となり、n−InP層525は、エミッタ層505となり、n+−InGaAs層526は、キャップ層506となり、電極金属層527は、エミッタ電極507となる。
次に、電極金属層527をパターニングすることで、図6Bに示すように、n+−InGaAs層526の上に、エミッタ電極507を形成する。例えば、電極金属層527の上に、フォトレジストからなる所定の形状のレジストパターン(不図示)を形成する。次いで、公知の反応性イオンエッチング(Reactive Ion Etching:RIE)法により、レジストパターンをマスクとして電極金属層527をエッチングする。この後、レジストパターンを除去すれば、図6Bに示すように、エミッタ電極507が形成できる。
次に、上述したように形成したエミッタ電極507をマスクにして、n+−InGaAs層526をこの厚さ方向の途中までエッチングする。このエッチングでは、例えば、誘導結合型プラズマ反応性イオンエッチング(Inductively Coupled Plasma Reactive Ion Etching:ICP−RIE)法を用いればよい。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極507周囲の、残されているn+−InGaAs層526をエッチングしてn−InP層525を露出させる。これらのことにより、図6Cに示すように、n−InP層525の上に、キャップ層506が形成され、キャップ層506の上にエミッタ電極507が形成されている状態となる。
ここで、クエン酸系ウェットエッチング溶液は、InPに対して、InGaAsを選択的に除去できる。このため、クエン酸系ウェットエッチング溶液によるn+−InGaAs層526のエッチングでは、下層のn−InP層525がほとんどエッチングされない。
次に、基板501上の全域に、化学気相堆積(Chemical Vapor Deposition:CVD)法を用いてSiNを堆積することで、図6Dに示すように、絶縁層528を形成する。次に、絶縁層528をパターニングすることで、図6Eに示すように、レッジ保護膜508を形成する。例えば、フォトレジストによりエミッタ電極507およびキャップ層506を包含する状態のレジストパターン(不図示)を形成する。次いで、このレジストパターンをマスクとし、RIE法により絶縁層528をエッチングする。このエッチングでは、レジストパターンの周囲のn−InP層525を露出させる。この後、レジストパターンを除去すれば、図6Eに示すように、レッジ保護膜508が形成できる。
次に、上述したように形成したレッジ保護膜508をマスクとし、塩酸系ウェットエッチング溶液を用いてn−InP層525を選択的にエッチングすることで、図6Fに示すように、エミッタ層505を形成する。このエッチングでは、レッジ保護膜508の周囲のp+−InGaAs層524を露出させる。ここで、塩酸系ウェットエッチング溶液は,InGaAsに対してInPを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるn−InP層525のエッチングでは、下層のp+−InGaAs層524がほとんどエッチングされない。
前述したキャップ層506の形成においても同様であるが、積層した薄い各半導体層を各々パターニングするときには、各層間で選択的にエッチングできる条件が重要となる。これに対し、RIEやICP−RIEなどのドライエッチングでは、高い選択比を取ることが容易ではない。また、これらエッチングでは、プラズマ照射によるダメージも発生しやすい。これに対し、ウェットエッチングによれば、エッチャントを適宜に選択することで、高い選択比を取ることが容易であり、また、ダメージの発生も抑制できる。これらのことにより、上述したようなエミッタ層の形成などでは、ウェットエッチングが主に用いられている。
上述したエッチングによるパターン形成により、エミッタ層505の一部がレッジ部511を形成し、外部ベース表面を保護することになる。また、レッジ部511の表面は、SiNからなるレッジ保護膜508によって被覆される。
この後、よく知られた製造方法により、ベース電極509を形成し、また、ベース層504,コレクタ層503,コレクタ電極510を形成し、また、素子間分離エッチングにより不要なn+−InP層522を除去してサブコレクタ層502を形成すれば、図5に示すHBT構造が得られる。
なお、HBT素子と配線との接続は、一般的に用いられている以下の方法によればよい。まず、スピン塗布法により、HBT素子上にBCB(ベンゾシクロブテン)からなる樹脂層を堆積する。この後、RIE法を用いて全面エッチバックを実施し、エミッタ電極507の上部を樹脂層の上に露出させる。ベース電極509およびコレクタ電極510に対しては,RIE法によるパターニングで、樹脂層にヴィア・ホールを形成する。この後、メッキ法などを用いて配線金属層を形成し、HBTの各電極と配線を接続する。
N. Kashio, K. Kurishima, Y. K. Fukai, M. Ida, and S. Yamahata, "High-speed and high-reliability InP-based HBTs with a novel emitter," IEEE Trans. Electron Devices, Vol. 57, No. 2, pp. 373-379, 2010.
図5を用いて説明したHBTでは、エミッタ層505の一部がレッジ部511を形成していることから、外部ベースにおける再結合電流が低減され、電流利得の劣化が抑制される。しかしながら、これは、レッジ部511が理想的に形成された場合の話である。実際は、レッジ保護膜508をマスクにしたウェットエッチングによりエミッタ層505を形成しているので、等方的にエッチングされる。等方的にエッチングされるため、図7に示すように、レッジ保護膜508の外周端部より内側に入るサイドエッチ領域512が発生する。この結果、エミッタ層505の平面視の面積が設計値より小さくなり、レッジ部511の平面視の面積が小さくなる。
上述したようなサイドエッチ領域512の拡大により、レッジ部511が設計値よりも狭くなりすぎると、外部ベースにおける再結合電流を十分に低減することができなくなり、電流利得の劣化を抑制できなくなってしまう。
サイドエッチ領域512を小さくするには、ウェットエッチング時間を短くすることになる。しかしながらこの場合、レッジ保護膜508の周囲のn−InP層525を完全に除去できなくなり、レッジ保護膜508の周囲のp+−InGaAs層524の上に、一部のn−InP層525が残る状態が発生する。この状態では、ベース層504のベース電極509形成領域にInPの層が残存することになり、ベース電極509のコンタクト抵抗が増加し、HBTの高周波性能を大きく損なうことになる。
このような問題を抑制するために、実際の加工では、レッジ保護膜508の周囲のn−InP層525を完全に除去してエッチング残りを発生させないために、ある程度長めにエッチングを行うことになる。しかしながら、エッチング時間を安易に長くしてしまうと、今度はサイドエッチ領域512の拡大を招き、前述した電流利得の大きな劣化を招くことになる。このように、従来では、エミッタ層505形成のためのウェットエッチング工程に対し、余裕のあるプロセス条件を得ることができないという問題がある。
本発明は、以上のような問題点を解消するためになされたものであり、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようにすることを目的とする。
本発明に係るヘテロ接合バイポーラトランジスタは、基板の上にサブコレクタ層,コレクタ層,ベース層,第1エミッタ層,第2エミッタ層,キャップ層が順次エピタキシャル成長されたメサ型のヘテロ接合バイポーラトランジスタであって、第1エミッタ層および第2エミッタ層は、キャップ層によるメサ構造の周囲の部分にレッジ部を備え、第1エミッタ層は、ベース層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成され、かつ、第1エミッタ層は、第2エミッタ層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成され、キャップ層の少なくとも第2エミッタ層と接する領域は、第2エミッタ層に対して選択的にエッチングできるIII−V族化合物半導体から構成されている。
上記ヘテロ接合バイポーラトランジスタにおいて、第1エミッタ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、第2エミッタ層は、InGaAsP,InAsP,GaAsPの中より選択したIII−V族化合物半導体から構成され、キャップ層は、GaAs,InGaAs,InAlAs,InAlGaAsの中より選択したIII−V族化合物半導体から構成されていればよい。
上記ヘテロ接合バイポーラトランジスタにおいて、キャップ層は、第2エミッタ層に接して形成された下部キャップ層および下部キャップ層の上に接して形成された上部キャップ層から構成され、下部キャップ層は、第2エミッタ層および上部キャップ層に対して選択的にウェットエッチングできるIII−V族化合物半導体から構成されているようにしてもよい。
上記ヘテロ接合バイポーラトランジスタにおいて、第1エミッタ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、第2エミッタ層は、GaAs,InGaAs,InAlAs,InAlGaAs,InGaAsP,InAsP,GaAsPの中より選択したIII−V族化合物半導体から構成され、下部キャップ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、上部キャップ層は、GaAs,InGaAs,InAlAs,InAlGaAsの中より選択したIII−V族化合物半導体から構成されているようにすればよい。
以上説明したことにより、本発明によれば、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できるようになるという優れた効果が得られる。
以下、本発明の実施の形態について図を参照して説明する。
[実施の形態1]
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1におけるヘテロ接合バイポーラトランジスタ(HBT)の構成を示す断面図である。このHBTは、まず、例えば半絶縁性のIII−V族化合物半導体からなる基板101の上に形成されたIII−V族化合物半導体からなるサブコレクタ層102と、サブコレクタ層102の上に形成されたIII−V族化合物半導体からなるコレクタ層103と、コレクタ層103の上に形成されたIII−V族化合物半導体からなるベース層104とを備える。
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1におけるヘテロ接合バイポーラトランジスタ(HBT)の構成を示す断面図である。このHBTは、まず、例えば半絶縁性のIII−V族化合物半導体からなる基板101の上に形成されたIII−V族化合物半導体からなるサブコレクタ層102と、サブコレクタ層102の上に形成されたIII−V族化合物半導体からなるコレクタ層103と、コレクタ層103の上に形成されたIII−V族化合物半導体からなるベース層104とを備える。
また、ベース層104の上に形成された第1エミッタ層105aと、第1エミッタ層105aの上に形成された第2エミッタ層105bと、第2エミッタ層105bの上に形成されたIII−V族化合物半導体からなるキャップ層106と、キャップ層106の上に形成されたエミッタ電極107とを備える。
また、このHBTは、 第1エミッタ層105aおよび第2エミッタ層105bが、キャップ層106によるメサ構造の周囲の部分にレッジ部111を備える。また、このHBTは、エミッタ電極107およびキャップ層106を覆い、かつレッジ部111の上を覆うレッジ保護膜108を備える。レッジ保護膜108は、例えばSiNから構成されている。また、レッジ保護膜108の外側のベース層104上に形成されたベース電極109と、サブコレクタ層102に接続するコレクタ電極110とを備える。
ここで、第1エミッタ層105aは、ベース層104に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。かつ、第1エミッタ層105aは、第2エミッタ層105bに対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。加えて、第2エミッタ層105bは、第1エミッタ層105aの上にエピタキシャル成長により形成されているところに特徴がある。また、キャップ層106の、少なくとも第2エミッタ層105bと接する領域は、第2エミッタ層105bに対し、選択的なエッチングが可能なIII−V族化合物半導体から構成されている。
例えば、基板101は、半絶縁性InPから構成し、サブコレクタ層102は、高濃度にn型不純物が導入されたn型のInPから構成し、コレクタ層103は、n型のInGaAsから構成し、ベース層104は、高濃度にp型不純物が導入されたp型のInGaAsから構成することができる。この場合、第1エミッタ層105aは、n型のInPから構成し、第2エミッタ層105bは、n型のInGaAsPから構成し、キャップ層106は、高濃度にn型不純物が導入されたn型のInGaAsから構成すればよい。
なお、第1エミッタ層105aは、n型のInAlP、もしくはn型のInGaPから構成してもよい。また、第2エミッタ層105bは、n型のInAsP、もしくはn型のGaAsPから構成してもよい。また、キャップ層106は、高濃度にn型不純物が導入されたn型のGaAs,高濃度にn型不純物が導入されたn型のInAlAs,高濃度にn型不純物が導入されたn型のInAlGaAsのいずれかから構成してもよい。
このように構成することで、例えば、塩酸系のエッチャントを用いたウェットエッチングでは、第1エミッタ層105aを構成する半導体層はエッチングされるが、ベース層104および第2エミッタ層105bを構成する半導体層はエッチングがされにくい。言い換えると、上記材料構成とすることで、塩酸系のエッチャントを用いたウェットエッチングによれば、第1エミッタ層105aを、ベース層104および第2エミッタ層105bに対して選択的にウェットエッチングすることが可能となる。なお、上記材料構成によれば、クエン酸系のエッチャントを用いることで、キャップ層106となる半導体層を、この下層の第2エミッタ層105bとなる半導体層に対して選択的にエッチングすることができる。
次に、実施の形態1におけるHBTの製造方法について、図2A〜図2Hを用いて説明する。図2A〜図2Hは、本発明の実施の形態1におけるHBTの製造方法を説明する途中工程の状態を示す断面図である。
まず、図2Aに示すように、基板101の上に、n+−InP層122,n−InGaAs層123,p+−InGaAs層124,n−InP層125a,n−InGaAsP層125b,n+−InGaAs層126を、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、n+−InGaAs層126の上に、WSiなどからなる電極金属層127を、例えばスパッタ法により形成する。
n+−InP層122は、サブコレクタ層102となり、n−InGaAs層123は、コレクタ層103となり、p+−InGaAs層124は、ベース層104となり、n−InP層125aは、第1エミッタ層105aとなり、n−InGaAsP層125bは、第2エミッタ層105bとなり、n+−InGaAs層126は、キャップ層106となり、電極金属層127は、エミッタ電極107となる。
次に、電極金属層127をパターニングすることで、図2Bに示すように、n+−InGaAs層126の上に、エミッタ電極107を形成する。例えば、電極金属層127の上に、フォトレジストからなる所定の形状のレジストパターン(不図示)を形成する。次いで、公知の反応性イオンエッチング(Reactive Ion Etching:RIE)法により、レジストパターンをマスクとして電極金属層127をエッチングする。この後、レジストパターンを除去すれば、図2Bに示すように、エミッタ電極107が形成できる。
次に、上述したように形成したエミッタ電極107をマスクにして、n+−InGaAs層126をこの厚さ方向の途中までエッチングする。このエッチングでは、例えば、誘導結合型プラズマ反応性イオンエッチング(Inductively Coupled Plasma Reactive Ion Etching:ICP−RIE)法を用いればよい。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極107周囲の、残されているn+−InGaAs層126をエッチングしてn−InGaAsP層125bを露出させる。これらのことにより、図2Cに示すように、n−InGaAsP層125bの上に、キャップ層106が形成され、キャップ層106の上にエミッタ電極107が形成されている状態となる。
次に、基板101上の全域に、化学気相堆積(Chemical Vapor Deposition:CVD)法を用いてSiNを堆積することで、図2Dに示すように、絶縁層128を形成する。絶縁層128は、エミッタ電極107の上面および側面を覆い、キャップ層106の側面を覆い、キャップ層106の側方のn−InGaAsP層125bの表面(上面)を覆う。次に、絶縁層128をパターニングすることで、図2Eに示すように、レッジ保護膜108を形成する。
例えば、フォトレジストによりエミッタ電極107およびキャップ層106を包含する状態のレジストパターン(不図示)を形成する。ついで、このレジストパターンをマスクとし、RIE法により絶縁層128をエッチングする。このエッチングでは、レジストパターンの周囲のn−InGaAsP層125bを露出させる。この後、レジストパターンを除去すれば、図2Eに示すように、レッジ保護膜108が形成できる。
次に、上述したように形成したレッジ保護膜108をマスクとし、ICP−RIE法によりn−InGaAsP層125bをエッチングすることで、図2Fに示すように、第2エミッタ層105bを形成する。このように、エッチング異方性を有するドライエッチングによりn−InGaAsP層125bをパターニングしているので、サイドエッチングがほとんど入らない状態で、第2エミッタ層105bが形成できる。
引き続き、レッジ保護膜108と第2エミッタ層105bをマスクとし、塩酸系ウェットエッチング溶液を用いてn−InP層125aを選択的にエッチングすることで、図2Gに示すように、第1エミッタ層105aを形成する。
このエッチングでは、レッジ保護膜108の周囲のp+−InGaAs層124を露出させる。ここで、塩酸系ウェットエッチング溶液は、InGaAsに対してInPを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるn−InP層125aのエッチングでは、下層のp+−InGaAs層124がほとんどエッチングされない。
加えて、エピタキシャル成長により形成しているn−InP層125aとn−InGaAsP層125bとは、同一の結晶構造を有しているため、これらの界面では、互いの原子同士が強固に結合した状態となっている。これは、ウェットエッチングによるn−InP層125aの選択エッチングにおいて、n−InP層125aとn−InGaAsP層125bとの界面に沿って、エッチング液が侵食しにくい状態となっている。更に、結晶方位によってはサイドエッチングがほとんど入らない場合もある。これらの結果、第1エミッタ層105aは、サイドエッチングが入らない状態で形成されるようになる。
上述したエッチングによるパターン形成により、第1エミッタ層105aおよび第2エミッタ層105bの一部がレッジ部111を形成し、外部ベース表面を保護することになる。また、レッジ部111の表面は、SiNからなるレッジ保護膜108によって被覆される。
次に、第1エミッタ層105aおよび第2エミッタ層105bによるメサ構造の周囲のp+−InGaAs層124の上に、ベース電極109を形成する。例えば、フォトレジストによりベース電極109形成箇所に開口部を備えるレジストパターン(不図示)を形成し、この上に、電子ビーム蒸着法などにより電極金属材料を堆積する。この後、このレジストパターンを除去(リフトオフ)して開口部に金属材料を残すことで、図2Hに示すように、ベース電極109が形成できる。
以上のようにベース電極109を形成した後、p+−InGaAs層124,n−InGaAs層123をパターニングすることで、図2Hに示すように、ベース層104,コレクタ層103を形成する。
例えば、まず、フォトレジストにより、第1エミッタ層105aおよび第2エミッタ層105bによるメサ構造およびレッジ保護膜108の形成領域を含み、加えて、ベース電極109が形成されている領域に渡るレジストパターン(不図示)を形成する。次いで、このレジストパターンをマスクとし、p+−InGaAs層124およびn−InGaAs層123を選択的にエッチングし、レジストパターンの周囲のn+−InP層122を露出させる。この後、レジストパターンを除去すれば、図2Hに示すように、ベース層104,コレクタ層103が形成できる。
この後、よく知られた製造方法により、n+−InP層122に接続するコレクタ電極110を形成し、また、素子間分離エッチングにより不要なn+−InP層122を除去してサブコレクタ層102を形成すれば、図1に示すHBT構造が得られる。
以上に説明したように、実施の形態1によれば、第1エミッタ層105a,第2エミッタ層105bを、サイドエッチングが抑制された状態で形成できるので、レッジ部111の領域を、設計通りに形成できるようになる。このように、実施の形態1によれば、レッジ部111を狭くすることなく、HBTのエミッタ層が形成できるようになる。これにより、外部ベースにおける再結合電流を十分に低減することができ、電流利得の劣化が設計通りに抑制できるようになる。
[実施の形態2]
次に、本発明の実施の形態2について説明する。図3は、本発明の実施の形態2におけるヘテロ接合バイポーラトランジスタ(HBT)の構成を示す断面図である。このHBTは、まず、例えば半絶縁性のIII−V族化合物半導体からなる基板101の上に形成されたIII−V族化合物半導体からなるサブコレクタ層102と、サブコレクタ層102の上に形成されたIII−V族化合物半導体からなるコレクタ層103と、コレクタ層103の上に形成されたIII−V族化合物半導体からなるベース層104とを備える。
次に、本発明の実施の形態2について説明する。図3は、本発明の実施の形態2におけるヘテロ接合バイポーラトランジスタ(HBT)の構成を示す断面図である。このHBTは、まず、例えば半絶縁性のIII−V族化合物半導体からなる基板101の上に形成されたIII−V族化合物半導体からなるサブコレクタ層102と、サブコレクタ層102の上に形成されたIII−V族化合物半導体からなるコレクタ層103と、コレクタ層103の上に形成されたIII−V族化合物半導体からなるベース層104とを備える。
また、ベース層104の上に形成された第1エミッタ層105aと、第1エミッタ層105aの上に形成された第2エミッタ層105cと、第2エミッタ層105cの上に形成された下部キャップ層106aと、下部キャップ層106aの上に形成された上部キャップ層106bと、上部キャップ層106bの上に形成されたエミッタ電極107とを備える。実施の形態2では、キャップ層を、第2エミッタ層105cに接して形成された下部キャップ層106aと、下部キャップ層106aの上に接して形成された上部キャップ層106bとから構成している。
また、このHBTは、 第1エミッタ層105aおよび第2エミッタ層105cが、上部キャップ層106b,下部キャップ層106aによるメサ構造の周囲の部分にレッジ部111を備える。また、このHBTは、エミッタ電極107および下部キャップ層106a,上部キャップ層106bを覆い、かつレッジ部111の上を覆うレッジ保護膜108を備える。また、レッジ保護膜108外側のベース層104の上に形成されたベース電極109と、サブコレクタ層102に接続するコレクタ電極110とを備える。
実施の形態2においても、第1エミッタ層105aは、ベース層104に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。かつ、第1エミッタ層105aは、第2エミッタ層105cに対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成されている。加えて、第2エミッタ層105cは、第1エミッタ層105aの上にエピタキシャル成長により形成されているところに特徴がある。また、下部キャップ層106aは、第2エミッタ層105cおよび上部キャップ層106bに対し、選択的なウェットエッチングが可能なIII−V族化合物半導体から構成している。
例えば、基板101は、半絶縁性InPから構成し、サブコレクタ層102は、高濃度にn型不純物が導入されたn型のInPから構成し、コレクタ層103は、n型のInGaAsから構成し、ベース層104は、高濃度にp型不純物が導入されたp型のInGaAsから構成し、第1エミッタ層105aは、n型のInPから構成し、上部キャップ層106bは、高濃度にn型不純物が導入されたn型のInGaAsから構成することができる。
また、実施の形態2では、例えば、第2エミッタ層105cは、n型のInAlGaAsから構成し、下部キャップ層106aは、高濃度にn型不純物が導入されたn型のInPから構成する。
なお、第1エミッタ層105aは、n型のInAlP、もしくはn型のInGaPから構成してもよい。また、第2エミッタ層105cは、n型のGaAs,n型のInGaAs,n型のInGaAsP,n型のInAsP,n型のGaAsPのいずれかから構成してもよい。また、下部キャップ層106aは、高濃度にn型不純物が導入されたn型のInAlP、もしくは高濃度にn型不純物が導入されたn型のInGaPから構成してもよい。また、上部キャップ層106bは、高濃度にn型不純物が導入されたn型のGaAs,高濃度にn型不純物が導入されたn型のInAlAs,高濃度にn型不純物が導入されたn型のInAlGaAsのいずれかから構成してもよい。
このように構成することで、例えば、塩酸系のエッチャントを用いたウェットエッチングでは、第1エミッタ層105aを構成する半導体層はエッチングされるが、ベース層104および第2エミッタ層105cを構成する半導体層はエッチングがされにくい。言い換えると、上記材料構成とすることで、塩酸系のエッチャントを用いたウェットエッチングによれば、第1エミッタ層105aを、ベース層104および第2エミッタ層105cに対して選択的にウェットエッチングすることが可能となる。
また、塩酸系のエッチャントを用いたウェットエッチングでは、第1エミッタ層105aと同様にInPから構成された下部キャップ層106aはエッチングされるが、第2エミッタ層105cおよび上部キャップ層106bはエッチングされにくい。このため、塩酸系のエッチャントを用いたウェットエッチングによれば、第2エミッタ層105cとなる下層に対する選択的なウェットエッチングにより、下部キャップ層106aがパターニングできる。また、このウェットエッチングによるパターニングでは、既に形成されている上部キャップ層106bがエッチングされることがない。
なお、クエン酸系のエッチャントを用いたウェットエッチングによれば、下部キャップ層106aとなる下層に対する選択的なウェットエッチングにより、上部キャップ層106bがパターニングできる。
次に、実施の形態2におけるHBTの製造方法について、図4A〜図4Hを用いて説明する。図4A〜図4Hは、本発明の実施の形態2におけるHBTの製造方法を説明する途中工程の状態を示す断面図である。
まず、図4Aに示すように、基板101の上に、n+−InP層122,n−InGaAs層123,p+−InGaAs層124,n−InP層125a,n−InAlGaAs層125c,n+−InP層126a,n+−InGaAs層126bを、よく知られた成長法により、順次にエピタキシャル成長して形成する。次いで、n+−InGaAs層126bの上に、WSiなどからなる電極金属層127を、例えばスパッタ法により形成する。
n+−InP層122は、サブコレクタ層102となり、n−InGaAs層123は、コレクタ層103となり、p+−InGaAs層124は、ベース層104となり、n−InP層125aは、第1エミッタ層105aとなり、n−InAlGaAs層125cは、第2エミッタ層105cとなり、n+−InP層126aは、下部キャップ層106aとなり、n+−InGaAs層126bは、上部キャップ層106bとなり、電極金属層127は、エミッタ電極107となる。
次に、電極金属層127をパターニングすることで、図4Bに示すように、n+−InGaAs層126bの上に、エミッタ電極107を形成する。例えば、電極金属層127の上に、フォトレジストからなる所定の形状のレジストパターン(不図示)を形成する。次いで、RIE法により、レジストパターンをマスクとして電極金属層127をエッチングする。この後、レジストパターンを除去すれば、図4Bに示すように、エミッタ電極107が形成できる。
次に、上述したように形成したエミッタ電極107をマスクにして、例えばICP−RIE法を用い、n+−InGaAs層126bをこの厚さ方向の途中までエッチングする。次いで、クエン酸系ウェットエッチング溶液を用い、エミッタ電極107周囲の、残されているn+−InGaAs層126bをエッチングしてn+−InP層126aを露出させる。更に、塩酸系ウェットエッチング液を用い、エミッタ電極107周囲のn+−InP層126aをエッチングし、エミッタ電極107周囲のn−InAlGaAs層125cを露出させる。
これらのパターニングにより、図4Cに示すように、n−InAlGaAs層125cの上に、下部キャップ層106aが形成される。また、下部キャップ層106aの上に上部キャップ層106bが形成され、上部キャップ層106bの上にエミッタ電極107が形成されている状態となる。
次に、基板101上の全域に、CVD法を用いてSiNを堆積することで、図4Dに示すように、絶縁層128を形成する。絶縁層128は、エミッタ電極107の上面および側面を覆い、上部キャップ層106bおよび下部キャップ層106aの側面を覆い、下部キャップ層106aの側方のn−InAlGaAs層125cの表面(上面)を覆う。
次に、絶縁層128をパターニングすることで、図4Eに示すように、レッジ保護膜108を形成する。例えば、フォトレジストによりエミッタ電極107および上部キャップ層106b,下部キャップ層106aを包含する状態のレジストパターン(不図示)を形成する。次いで、このレジストパターンをマスクとし、RIE法により絶縁層128をエッチングする。このエッチングでは、レジストパターンの周囲のn−InAlGaAs層125cを露出させる。この後、レジストパターンを除去すれば、図4Eに示すように、レッジ保護膜108が形成できる。
次に、上述したように形成したレッジ保護膜108をマスクとし、ICP−RIE法によりn−InAlGaAs層125cをエッチングすることで、図4Fに示すように、第2エミッタ層105cを形成する。このように、エッチング異方性を有するドライエッチングによりn−InAlGaAs層125cをパターニングしているので、サイドエッチングがほとんど入らない状態で、第2エミッタ層105cが形成できる。
引き続き、レッジ保護膜108と第2エミッタ層105cをマスクとし、塩酸系ウェットエッチング溶液を用いてn−InP層125aを選択的にエッチングすることで、図4Gに示すように、第1エミッタ層105aを形成する。
このエッチングでは、レッジ保護膜108の周囲のp+−InGaAs層124を露出させる。ここで、塩酸系ウェットエッチング溶液は,InGaAsに対してInPを選択的に除去できる。このため、塩酸系ウェットエッチング溶液によるn−InP層125aのエッチングでは、下層のp+−InGaAs層124がほとんどエッチングされない。
加えて、エピタキシャル成長により形成しているn−InP層125aとn−InAlGaAs層125cとは、同一の結晶構造を有しているため、これらの界面では、互いの原子同士が強固に結合した状態となっている。これは、ウェットエッチングによるn−InP層125aの選択エッチングにおいて、n−InP層125aとn−InAlGaAs層125cとの界面に沿って、エッチング液が侵食しにくい状態となっている。更に、結晶方位によってはサイドエッチングがほとんど入らない場合もある。これらの結果、第1エミッタ層105aは、サイドエッチングが入らない状態で形成されるようになる。
上述したエッチングによるパターン形成により、第1エミッタ層105aおよび第2エミッタ層105cの一部がレッジ部111を形成し、外部ベース表面を保護することになる。また、レッジ部111の表面は、SiNからなるレッジ保護膜108によって被覆される。
次に、第1エミッタ層105aおよび第2エミッタ層105cによるメサ構造周囲のp+−InGaAs層124の上に、ベース電極109を形成する。例えば、フォトレジストにより、ベース電極109形成箇所に開口部を備えるレジストパターン(不図示)を形成する。次いで、このレジストパターンの上に、電子ビーム蒸着法などにより電極金属材料を堆積する。この後、このレジストパターンを除去(リフトオフ)して開口部に金属材料を残すことで、図4Hに示すように、ベース電極109が形成できる。
以上のようにベース電極109を形成した後、p+−InGaAs層124,n−InGaAs層123をパターニングすることで、図4Hに示すように、ベース層104,コレクタ層103を形成する。
例えば、まず、フォトレジストにより、第1エミッタ層105aおよび第2エミッタ層105cによるメサ構造およびレッジ保護膜108の形成領域を含み、加えて、ベース電極109を形成するための領域に渡るレジストパターン(不図示)を形成する。次いで、このレジストパターンをマスクとし、p+−InGaAs層124およびn−InGaAs層123を選択的にエッチングし、レジストパターンの周囲のn+−InP層122を露出させる。この後、レジストパターンを除去すれば、図4Hに示すように、ベース層104,コレクタ層103が形成できる。
この後、よく知られた製造方法により、n+−InP層122に接続するコレクタ電極110を形成し、また、素子間分離エッチングにより不要なn+−InP層122を除去してサブコレクタ層102を形成すれば、図3に示すHBT構造が得られる。上述したベース層104,コレクタ層103,ベース電極109,サブコレクタ層102,コレクタ電極110の形成は、前述した実施の形態1と同様である。
以上に説明したように、実施の形態2においても、第1エミッタ層105a,第2エミッタ層105cを、サイドエッチングが抑制された状態で形成できるので、レッジ部111の領域を、設計通りに形成できるようになる。このように、実施の形態2によれば、レッジ部111を狭くすることなく、HBTのエミッタ層が形成できるようになる。これにより、外部ベースにおける再結合電流を十分に低減することができ、電流利得の劣化が設計通りに抑制できるようになる。
以上に説明したように、本発明では、第1エミッタ層を、ベース層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成した。加えて、本発明では、第1エミッタ層を、第2エミッタ層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成した。また、各半導体層は、エピタキシャル成長により積層した。この結果、本発明によると、レッジ部を狭くすることなく、ヘテロ接合バイポーラトランジスタのエミッタ層が形成できる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、主に、超高速集積回路を実現する上で有望なnpn形InP/InGaAs系HBTを例にして説明したが、これに限るものではなく、同様な効果は、ベース層に狭バンドギャップ材料であるGaAsSb系材料を用いたInP/GaAsSb系HBTに対しても有効である。この場合も、本発明で示したエミッタ層構造をそのまま適用することができる。
101…基板、102…サブコレクタ層、103…コレクタ層、104…ベース層、105a…第1エミッタ層、105b…第2エミッタ層、106…キャップ層、107…エミッタ電極、108…レッジ保護膜、109…ベース電極、110…コレクタ電極。
Claims (4)
- 基板の上にサブコレクタ層,コレクタ層,ベース層,第1エミッタ層,第2エミッタ層,キャップ層が順次エピタキシャル成長されたメサ型のヘテロ接合バイポーラトランジスタであって、
前記第1エミッタ層および前記第2エミッタ層は、前記キャップ層によるメサ構造の周囲の部分にレッジ部を備え、
前記第1エミッタ層は、前記ベース層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成され、
かつ、前記第1エミッタ層は、前記第2エミッタ層に対して選択的なウェットエッチングが可能なIII−V族化合物半導体から構成され、
前記キャップ層の少なくとも前記第2エミッタ層と接する領域は、前記第2エミッタ層に対して選択的にエッチングできるIII−V族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 請求項1記載のヘテロ接合バイポーラトランジスタにおいて、
前記第1エミッタ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、
前記第2エミッタ層は、InGaAsP,InAsP,GaAsPの中より選択したIII−V族化合物半導体から構成され、
前記キャップ層は、GaAs,InGaAs,InAlAs,InAlGaAsの中より選択したIII−V族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 請求項1記載のヘテロ接合バイポーラトランジスタにおいて、
前記キャップ層は、前記第2エミッタ層に接して形成された下部キャップ層および前記下部キャップ層の上に接して形成された上部キャップ層から構成され、
前記下部キャップ層は、前記第2エミッタ層および前記上部キャップ層に対して選択的にウェットエッチングできるIII−V族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 請求項3記載のヘテロ接合バイポーラトランジスタにおいて、
前記第1エミッタ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、
前記第2エミッタ層は、GaAs,InGaAs,InAlAs,InAlGaAs,InGaAsP,InAsP,GaAsPの中より選択したIII−V族化合物半導体から構成され、
前記下部キャップ層は、InP,InAlP,InGaPの中より選択したIII−V族化合物半導体から構成され、
前記上部キャップ層は、GaAs,InGaAs,InAlAs,InAlGaAsの中より選択したIII−V族化合物半導体から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
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