JP3179087B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、微細な電極構造を有する半導体装置、及び
それを用いた集積回路およびその製造方法に関するもの
である。

（従来の技術） 従来の半導体装置の電極形成方法を説明するために半
導体装置としてヘテロ接合バイポーラトランジスタ（HB
T）を例にとって説明する。

ヘテロ接合バイポーラトランジスタは優れた高周波特
性をもつため高速集積回路への応用が期待されている。
電界効果型トランジスタ（FET）と比較した場合、電流
駆動能力に勝る一方、縦型トランジスタゆえにウエハに
生ずる大きな段差がヘテロ接合バイポーラトランジスタ
集積回路の実現のために大きな課題になっている。現在
AlGaAs/GaAs系材料を用いたHBTがデジタル集積回路応用
において主流になっているが、近年InPに格子整合したI
nGaAsをもちいるHBTがその高速性と低消費電力との観点
から注目されている。しかしながら、InGaAsは素子間分
離法が大きな課題でありAlGaAs/GaAs系材料においてよ
く用いられているイオン注入は有効な手段にはなり得て
いない。

以下に、第７図から第10図を用いて従来のヘテロ接合
バイポーラトランジスタの製造方法を説明する。第７図
は従来のInP/InGaAsHBTの構造を示す図である。HBTは半
絶縁性InP基板１の上にn⁺−InGaAs（Si不純物濃度;1×1
0¹⁹cm^-3）からなる厚み400nmのコレクタ・コンタクト層
２、n^-−InGaAs（Si不純物濃度;5×10¹⁶cm^-3）からなる
厚み500nmのコレクタ層３、p⁺−InGaAs（Be不純物濃度;
2×10¹⁹cm^-3）からなる厚み100nmのベース層４、Ｎ−In
P（Si不純物濃度;5×10¹⁷cm^-3）からなる厚み300nmのエ
ミッタ層５、n⁺−InGaAs（Si不純物濃度;1×10¹⁹cm^-3）
からなる厚み100nmのエミッタ・キャップ層5cが有機金
属気相成長法（MOCVD）によって順次成長された構造に
なっている。この従来例では素子間分離のために半絶縁
性InP基板１までメサ・エッチングを行なっているため
ウエハの段差が非常に大きくなっている。そこで配線の
ために必要な平坦性はポリイミド膜21の塗布によって確
保されている。その後O₂とCF₄との混合ガスを用いる反
応性イオンエッチング（RIE）によりポリイミド膜21を
エッチングし、エミッタ電極6eが露出したところで再び
RIEを用いてベース電極6bとコレクタ電極6cの各引出し
部7b、7cの上にコンタクトホール10b、10cを開口する。
最後に電極6e、6b、6cからの各引出し配線9e、9b、9cの
金メッキによって形成されヘテロ接合バイポーラトラン
ジスタの製造工程が終了する。

第８図は従来のAlGaAs/GaAsHBTの構造を示す図であ
る。このヘテロ接合バイポーラトランジスタは半絶縁性
基板１の上にn⁺−GaAs（Si不純物濃度;5×10¹⁸cm^-3）か
らなる厚み400nmのコレクタ・コンタクト層２、n^-−GaA
s（Si不純物濃度;5×10¹⁶cm^-3）からなる厚み500nmのコ
レクタ層３、p⁺−GaAs（Be不純物濃度;2×10¹⁹cm^-3）か
らなる厚み100nmのベース層４、Ｎ−Al_0.3Ga_0.7As（Si
不純物濃度;5×10¹⁷cm^-3）からなる厚み300nmのエミッ
タ層５、n⁺−GaAs（Si不純物濃度;5×10¹⁸cm^-3）からな
る厚み100nmのエミッタ・キャップ層5cが分子線エピタ
キシー法（MBE）によって順次成長された構造になって
いる。この従来例のAlGaAs/GaAsHBTにおいてはプロント
注入によって素子周辺に半絶縁化領域11を形成して素子
間分離がなされており、上記のInP/InGaAsHBTのように
半絶縁性基板までメサ分離する方法と比較するとウエハ
の凹凸の問題は少ないといえる。しかしコレクタ電極6c
を形成するために深いコンタクトホールが彫られるので
配線上の問題がなお残っている。この従来例においても
第７図に示す従来例同様、深いコンタクトホールを介す
る引出し配線を金メッキによって形成し配線の段切れを
防止している。

第９図は従来方法による厚い絶縁膜の下に設けられた
電極へのメッキ配線接続法を説明する図である。第９図
（ａ）に示すように厚いポリイミド膜21の下にオーミッ
ク電極６がある場合、コンタクト・ホール10を開口し給
電メタル15をスパッタ蒸着する（第９図（ｂ））。この
ときコンタクト・ホール10のポリイミド膜断面に確実に
給電メタル15を付着させるためにはコンタクト・ホール
10の断面形状はすり鉢状になっている必要がある。次に
フォトレジスト20を用いて所望の配線領域をパターニン
グし、引出し配線９を金メッキする（第９図（ｃ））。
最後にフォトレジスト20を除去し不要な給電メタルをイ
オンミリングすれば引出し配線形成の工程は終了する。
（第９図（ｄ））。

第10図は従来のHBT回路の多層配線形成方法を示す断
面図である。上述のようにInGaAs系HBTの場合素子間分
離半絶縁膜基盤までのメサエッチングに頼るので多層配
線における下層配線はコレクタ・オーミック電極で形成
するのが便利な方法である。素子間分離工程の後ポリイ
ミド膜21によるウエハ平坦化を行い上層配線91とオーミ
ック電極の下層配線61が接続されるが接続はポリイミド
膜21に開口した深いコンタクトホール10を介するので、
段切れ防止のために上層配線91は第９図に示した従来の
メッキ法により形成される。

（発明が解決しようとする課題） 上に述べた従来のヘテロ接合バイポーラトランジスタ
等の半導体装置の製造方法における問題点は、（１）素
子の微細化集積化を妨げる要因と（２）素子の高速特性
を制限する要因とに分けられるので、解決すべき問題点
を分けて述べる。

（１）上記のようにウエハの平坦性を確保する方法とし
て、InGaAs系HBTならばメサエッチング素子間分離後ポ
リイミド膜を塗布する方法があり、またAlGaAs/GaAs系H
BTならばイオン注入によって素子周辺を半絶縁化する方
法がある。しかしながら、いずれの場合もエミッタ層か
ら約１ミクロンもの深さに位置するコレクタ・コンタク
ト層から引出し配線を形成するためには金メッキ工程が
不可欠である。第９図に示すような従来の金メッキ配線
形成方法では給電メタルのスパッタリングの際、コンタ
クトホールのサイズが小さいと給電メタルがコレクタ電
極6cまで到達しにくいのである程度コンタクトホールを
広くする必要がある。またコンタクトホールの壁への給
電メタル付着不良、いわゆる段切れが生じないようにす
るにはコンタクトホールの断面形状がすり鉢状になって
いる必要がありこのこともコレクタ電極の引出し部を大
きくし、素子の微細化・集積化の妨げとなる。さらに最
大約１ミクロンもの深いコンタクトホールのある領域に
おいてフォトレジストを塗布するとコンタクトホールの
部分だけフォトレジストの膜厚が厚くなるので現像工程
でフォトレジストの抜け不良を起こす可能性がありブロ
セスの信頼性上からも従来のメッキ配線形成法は好まし
くない。

同様のことがコレクタ電極メタルを下層配線に用いる
従来の多層配線形成方法についてもいえ、従来のメッキ
方法では上層配線・下層配線の接続部を大きくなり素子
の集積化を妨げている。

（２）ヘテロ接合バイポーラトランジスタにおいてはベ
ース・コレクタ間接合容量が素子の高速特性を大きく左
右する要素である。上に述べたようにInGaAs系HBTに関
してはイオン注入による半絶縁化方法が確立されていな
いので、第７図においてベース電極6bの引出し部7bの下
はベース・コレクタ間接合容量が残ったままになってい
る。従ってこのベース電極引出し部7bの面積は極力小さ
くする必要がある。ところが上に指摘した問題点（１）
と同じ理由で従来の引出し配線方法ではコンタクトホー
ルを大きくする必要があること、さらに電極引出し部7b
とコンタクトホールとの位置合わせのずれを見込んだマ
ージン分13だけ電極引出し部領域をコンタクトホールよ
りも広くする必要があることからベース電極引出し部7b
の微細化には限界がある。エミッタのサイズがある程度
大きいとはベース電極引出し部下の容量は問題にならな
いが、エミッタの微細化が進み、エミッタ面積に対する
ベース電極引出し部の面積が相対的に大きくなるにつれ
てこの容量が素子の高速特性に与える影響は深刻にな
る。

本発明の目的は、ヘテロ接合バイポーラトランジスタ
をはじめとする半導体装置のコレクタ電極引出し部や上
下配線の接続部を大きくすることなく深いコンタクトホ
ールからの引出し配線を信頼性よく、かつ容易に形成す
る方法と、ベース電極引出し部の面積を最小限に抑えて
素子の高速特性劣化を防止する方法を提供することにあ
る。

（課題を解決するための手段） 本発明のバイポーラトランジスタの製造方法は、半導
体基板上に積層されたコレクタ層、ベース層およびエミ
ッタ層をそれぞれ所定の形状に加工してコレクタ領域、
ベース領域およびエミッタ領域を形成するバイポーラト
ランジスタの製造方法において、前記エミッタ層のエミ
ッタ領域となる部分以外の領域を除去して前記ベース層
を露出することによりエミッタ領域を形成する工程と、
前記露出したベース層上の前記エミッタ領域およびその
近傍を除く全面にベース電極となる導電層を形成する工
程と、前記ベース電極となる導電層の所定領域のみが露
出するレジストを形成し、引き続き前記ベース電極とな
る導電層を給電メタルとしたメッキにより、ベース電極
引出し部を形成する工程と、前記ベース電極となる導電
層の所定領域及び前記ベース電極引出し部の少なくとも
一部分を覆うエッチング保護膜を形成した後、前記ベー
ス電極となる導電層をエッチングしてベース電極を形成
する工程とを備え、前記ベース層を露出させない状態で
前記メッキを行うことにより、前記給電メタルのための
導電層を用意することがないことを特徴とする。

また、前記ベース電極を形成する工程において、前記
ベース電極となる導電層とともに前記ベース層及び前記
コレクタ層の一部をエッチングすることによりベース領
域を同時に形成することを特徴とする。

また、本発明のバイポーラトランジスタの製造方法
は、半導体基板上にコレクタ・コンタクト層を介して積
層されたコレクタ層、ベース層およびエミッタ層をそれ
ぞれ所定の形状に加工してコレクタ領域、ベース領域お
よびエミッタ領域を形成するバイポーラトランジスタの
製造方法において、エミッタ領域およびベース領域を形
成した後に前記コレクタ層のコレクタ領域となる部分以
外の領域を除去して前記コレクタ・コンタクト層を露出
することによりコレクタ領域を形成する工程と、前記露
出したコレクタ・コンタクト層上の前記コレクタ領域お
よびその近傍を除く全面にコレクタ電極となる導電層を
形成する工程と、前記コレクタ電極となる導電層の所定
領域のみが露出するレジストを形成し、引き続き前記コ
レクタ電極となる導電層を給電メタルとしたメッキによ
り、コレクタ電極引出し部を形成する工程と、前記コレ
クタ電極となる導電層の所定領域及び前記コレクタ電極
引出し部の少なくとも一部分を覆うエッチング保護膜を
形成した後、前記コレクタ電極となる導電層をエッチン
グしてコレクタ電極を形成する工程とを備え、前記コレ
クタ層を露出させない状態で前記メッキを行うことによ
り、前記給電メタルのための導電層を用意することがな
いことを特徴とする。

また、本発明のバイポーラトランジスタの製造方法
は、半導体基板上にコレクタ・コンタクト層を介して積
層されたコレクタ層、ベース層およびエミッタ層をそれ
ぞれ所定の形状に加工してコレクタ領域、ベース領域お
よびエミッタ領域を形成するバイポーラトランジスタの
製造方法において、エミッタ領域およびベース領域を形
成した後に、少なくとも前記エミッタ領域、前記ベース
領域、およびコレクタとして用いる領域を除く部分の前
記コレクタ・コンタクト層よりも上部に積層された半導
体層に半絶縁化してコレクタ領域を形成する工程と、前
記半絶縁化された半導体層の所定領域にコンタクト・ホ
ールを開口して前記コレクタ・コンタクト層を露出する
工程と、露出した前記コレクタ・コンタクト層上にコレ
クタ電極を形成し、さらにコレクタ・コンタクト層を給
電パスとして前記コンタクト・ホールをメッキで埋め込
んでコレクタ電極引出し部を形成する工程と、前記エミ
ッタ領域、ベース領域、コレクタ領域およびコレクタ電
極として用いる領域を除く部分の前記コレクタ・コンタ
クト層を半絶縁化する工程とを備え、前記コレクタ層を
露出させない状態で前記メッキを行うことにより、前記
給電メタルのための導電層を用意することがないことを
特徴とする。

あるいは本発明のバイポーラトランジスタの製造方法
は、半導体基板上にコレクタコンタクト層を介して積層
されたコレクタ層、ベース層およびエミッタ層をそれぞ
れ所定の形状に加工してコレクタ領域、ベース領域およ
びエミッタ領域を形成するバイポーラトランジスタの製
造方法において、エミッタ領域およびベース領域を形成
した後に前記コレクタ層のコレクタ領域となる部分以外
の領域を除去して前記コレクタ・コンタクト層を露出す
ることによりコレクタ領域を形成する工程と、前記露出
したコレクタ・コンタクト層上の前記コレクタ領域およ
びその近傍を除く全面にコレクタ電極および下層配線と
なる導電層を形成する工程と、前記コレクタ電極および
下層配線となる導電層の所定領域のみが露出するレジス
トを形成し、引き続き前記コレクタ電極となる導電層を
給電メタルとしたメッキによりコレクタ電極引出し部お
よび下層配線引出し部を同時に形成する工程と、前記コ
レクタ電極となる導電層の所定領域及び前記ベース電極
引出し部の少なくとも一部を覆うエッチング保護膜、お
よび前記下層配線となる導電層の所定領域および前記下
層配線引出し部の少なくとも一部を覆うエッチング保護
膜を形成した後、前記コレクタ電極および下層配線とな
る導電層、およびコレクタ・コンタクト層をエッチング
してコレクタ電極を形成すると同時に下層配線を形成す
る工程とを備え、前記コレクタ層を露出させない状態で
前記メッキを行うことにより、前記給電メタルのための
導電層を用意することがないことを特徴とする。

（作用） 本発明によれば、半導体装置のオーミック電極の引出
し部をメッキする工程においてメッキの給電メタルとし
てオーミック電極、あるいははじめから半導体基板に備
わっている導電性半導体層そのものを利用する。そのた
め深いコンタクトホールを通して絶縁膜や半絶縁性半導
体の外からメッキする従来方法と比較して、コンタクト
ホール領域の確保のために素子面積が大きくすることな
く微細な電極引出しを形成することができる。ヘテロ接
合バイポーラトランジスタのように縦型素子の構造上コ
レクタは深いところにありオーミック電極からの引出し
は容易ではないが、本発明の方法によってあらかじめメ
ッキで高い引出し部を形成しておけば容易にオーミック
電極へのコンタクトがとれる。

本発明のメッキ方法をヘテロ接合バイポーラトランジ
スタのベース電極引出し部の形成に応用すれば、従来の
ヘテロ接合バイポーラトランジスタのようにベース電極
全面積において引出し部の面積が大部を占めるという欠
点が解決される。これによりベース・コレクタ接合容量
が低減されヘテロ接合バイポーラトランジスタの高速特
性改善に大きく寄与する。

本発明のメッキ方法を集積回路等の多層配線における
上層配線・下層配線の接続に応用すると上下配線に挟ま
れる絶縁膜が厚い場合も接続部が大きくなることなく信
頼性のよい接続がとれる。

（実施例） 第１図から第６図を参照して本発明の実施例を示す。
本発明の製造方法をヘテロバイポーラトランジスタ（HB
T）に適用した例を、第１図を用いて説明す。第１図はI
nP/InGaAsHBT製造工程を示す図である。まず、半絶縁性
InP基板１の上にn⁺−InGaAs（Si不純物濃度;1×10¹⁹cm
^-3）からなる厚み400nmのコレクタ・コンタクト層２、n
^-−InGaAs（Si不純物濃度;5×10¹⁶cm^-3）からなる厚み5
00nmのコレクタ層３、p⁺−InGaAs（Be不純物濃度;2×10
¹⁹cm^-3）からなる厚み100nmのベース層４、Ｎ−InP（Si
不純物濃度;5×10¹⁷cm^-3）からなる厚み300nmのエミッ
タ層５、n⁺−InGaAs（Si不純物濃度;1×10¹⁹cm^-3）から
なる厚み100nmのエミッタ・キャップ層5cを有機金属気
相成長法（MOCVD）によって順次成長した。次にエミッ
タ・キャップ層5cの上にエミッタ電極6eを形成した後
（第１図（ａ））、エミッタ電極6eをマスクとしてベー
ス層４を表出し、次いでベース電極6bを蒸着する（第１
図（ｂ））。次にベース電極引出し部7bのみ開口するフ
ォトレジスト20によるパターンを設け、ベース電極6bを
給電メタルとしてベース電極引出し部7bに金メッキ8bを
形成する（第１図（ｃ））。次にいったんフォトレジス
ト20を除去した後、新たに形成するフォトレジスタ20に
よってヘテロ接合バイポーラトランジスタのベース電極
領域を保護し不要なベース電極6bをアルゴンガスを用い
るイオンミリングにより除去する（第１図（ｄ））。そ
の際ベース電極6b下にあるｐ型導電性を有するベース層
４も同時にエッチングすればベース電極6b外のpn接合容
量は全て除去され素子の高速特性が改善される。イオン
ミリングの後、フォトレジスト20を除去する。次に素子
のエミッタ、コレクタ以外の領域においてコレクタ・コ
ンタクト層２を表出しコレクタ電極6cを設けた後、コレ
クタ電極引出し部を露出するようにフォトレジスト20を
形成し、前記コレクタ電極材を給電メタルとしてコレク
タ電極引出し部に金メッキ8cを形成する（第１図
（ｅ））。この時電極引出し部の金メッキは高さがほぼ
エミッタ電極6eと同じになるように形成する。メッキの
後、フォトレジスト20は除去する。ベース電極の場合と
同様、再度形成するフォトレジスト20をマスクとして不
要なコレクタ電極6c、さらにその下のコレクタ・コンタ
クト層２をイオンミリングによって除去すれば、素子の
コレクタ電極形成と同時に素子間分離が完了する（第１
図（ｆ））。その際ベース電極6b下にあるｐ型導電性を
有するベース層４も同時にエッチングすればベース電極
6b外のpn接合容量は全て除去され素子の高速特性が改善
される。次に素子のエミッタ、コレクタ以外の領域にお
いてコレクタ・コンタクト層２を表出しコレクタ電極6c
を設けた後このコレクタ電極材を給電メタルとしてコレ
クタ電極引出し部に金メッキ8cを形成する（第１図
（ｅ））。このとき電極引出し部の金メッキは高さがほ
ぼエミッタ電極6eと同じになるように形成する。ベース
電極の場合と同様、フォトレジスト20をマスクとして不
要なコレクタ電極6c、さらにその下のコレクタ・コンタ
クト層２をイオンミリングによって除去すれば、素子の
コレクタ電極形成と同時に素子間分離が完了する（第１
図（ｆ））。最後にウエハを平坦化するためポリイミド
膜21を塗布した後、エミッタ電極6e、ベース電極引出し
メッキ8b、コレクタ電極引出しメッキ8cが表出するまで
ポリイミド膜21をO₂とCF₄との混合ガスを用いる反応性
イオンエッチング（RIE）によりエッチングする。露出
したエミッタ、ベース、コレクタの各電極6e、6b、6cへ
それぞれ金メッキ配線9e、9b、9cを施せばヘテロ接合バ
イポーラトランジスタの製造は完了する（第１図
（ｇ））。本実施例では本発明の方法により微細な電極
引出しが容易に作製でき、歩留りも良い。また、コンタ
クトホール領域を小さくできるので集積化に適してい
る。更に請求項２の方法によりベース層の不要な部分が
除去できる寄生容量を低減できる。またコレクタ層まで
除去することにより素子分離が容易に歩留り良くでき
る。

第２図は本発明によるベース電極引出し部の形成方法
の第２の実施例を示す図である。第３図（ａ）は本発明
製造方法によるヘテロ接合バイポーラトランジスタの平
面図、および第３図（ｂ）は第３図（ａ）中の一点鎖線
ABに沿う素子断面図を示す図である。ベース電極6bを給
電メタルとしてベース電極引出し部にメッキ8bを形成す
る工程は第１図（ａ）に示す工程と同じである（第２図
（ａ））。次に不要なベース電極をイオンミリング14に
よって除去する工程において、第２図（ａ）におけるフ
ォトレジスト20を除去した後再度形成したフォトレジス
ト20のエッチングマスクはエミッタ電極6eを取り囲む領
域とベース電極引出し部の一部のみ覆う。これによりイ
オンミリング後はベース電極引出し部はメッキ8bのみと
なりメッキ周辺の余分なオーミック電極は自己整合的に
除去される（第２図（ｂ）、第３図（ａ）、（ｂ））。
この結果ベース電極引出し部7bの面積、従ってベース・
コレクタ接合容量は必要最小限の大きさに抑えられる。
これにより高速特性を、改善したHBTが得られる。

第４図は本発明によるAlGaAs/GaAsを用いたHBTの製造
方法の実施例を示す図である。まず、半絶縁性基板１の
上にn⁺−GaAa（Si不純物濃度;5×10¹⁸cm^-3）からなる厚
み400nmのコレクタ・コンタクト層２、n^-−GaAs（Si不
純物濃度;5×10¹⁶cm^-3）からなる厚み500nmのコレクタ
層３、p⁺−GaAs（Be不純物濃度;2×10¹⁹cm^-3）からなる
厚み100nmのベース層４、Ｎ−Al_0.3Ga_0.7As（Si不純物
濃度;5×10¹⁷cm^-3）からなる厚み300nmのエミッタ層
５、n⁺−GaAs（Si不純物濃度;5×10¹⁸cm^-3）からなる厚
み100nmのエミッタ・キャップ層5cを分子線エピタキシ
ー法（MBE）によって順次成長した。次にエミッタ・キ
ャップ層5cの上にエミッタ電極6eを形成した後（第４図
（ａ））、ベース、エミッタ形成予定部以外の場所を被
覆して形成したフォトレジスト20とエミッタ電極6eをマ
スクとしてベース層４を表出し、次いでベース電極6bを
蒸着する（第４図（ｂ））。次に、いったんフォトレジ
スト20を除去した後素子のエミッタ、ベースが保護され
るようにフォトレジスト20を形成し、この保護された領
域以外の領域にプロトン（H⁺）を注入する（第４図
（ｃ））。イオン注入エネルギーはプロトンがコレクタ
層３までを半絶縁化したコレクタ・コンタクト層２に達
しないように選択するのでこの段階ではコレクタ・コン
タクト層２はウエハ全面にわたって導電性を有する。プ
ロトン注入の後、フォトレジスト20を除去する。次にエ
ミッタ層５、ベース層４、コレクタ層３が半絶縁化され
た領域11においてコレクタ電極となる所定の領域を開口
するフォトレジスト20を形成し、これをマスクとしてエ
ッチングしてコレクタ・コンタクト層２を表出し、次い
でコレクタ電極6cを蒸着する（第４図（ｄ））。その
後、フォトレジスト20を除去することによりフォトレジ
スト20上に堆積した不要な電極材料をリフトオフする。
ここでウエハ全面にわたって導電性を有するコレクタ・
コンタクト層２をメッキの給電メタルの代わりに用いコ
レクタ電極6cに金メッキ8cを施す（第４図（ｅ））。金
メッキ8cはコレクタ電極6cのために空けられた穴を完全
に埋め込まれる。金メッキ8cは素子のベースと挟む半導
体結晶と接触するが、その部分の結晶は半絶縁化されて
いるので、コレクタとベース、もしくはコレクタとエミ
ッタが電気的に短絡する恐れはない。最後に素子領域を
覆うフォトレジスト20を形成し、これをマスクとして素
子領域外を高いエネルギーで深いプロトン注入を行い素
子間分離を図り（第４図（ｆ））、半絶縁化層11の上に
配線9cを施せばヘテロ接合バイポーラトランジスタの製
造は完了する（第４図（ｇ））。以上この本発明実施例
に示すように、ウエハに小さなコンタクト・ホールを空
けるだけで容易にコレクタ電極が引出される。本実施例
では第４図（ｃ）で示した工程においてプロトン注入に
より半導体層を高抵抗化したが、この工程は必ずしも必
要でなく、例えばコレクタ電極6cを小さく蒸着して回り
の半導体層と接触しないようにしてもよい。しかし本実
施例の方が工程が簡単で制御性も良い。

第５図は請求項５の本発明によるHBT回路の多層配線
形成方法の実施例を示す図である。ヘテロ接合バイポー
ラトランジスタの製造工程の中でコレクタ・コンタクト
層２を表出しコレクタ電極6cを蒸着する。次にヘテロ接
合バイポーラトランジスタ素子を製造する共通のリソグ
ラフィー工程でHBTのコレクタ電極引出し部となるべき
領域と、下層配線・上層配線接続部となるべき領域とに
それぞれ金メッキ8cと8lを設ける（第５図（ａ））。ヘ
テロ接合バイポーラトランジスタのコレクタ電極6cとな
るべき領域と下層配線となるべき領域61とをフォトレジ
スト20でマスクしその間の不要なコレクタ電極6cをイオ
ンミリングにより除去する。この際コレクタ・コンタク
ト層２をエッタング除去して半絶縁性基盤１を露出すれ
ば、素子間分離も同時に完了する（第５図（ｂ））。最
後にポリイミド膜21によるウエハ平坦化の後、ヘテロ接
合バイポーラトランジスタのコレクタ電極の引出しメッ
キ8c、下層配線61の引出しメッキ81をポリイミド膜21か
ら露出させ、各々上層配線と接続すればHBT回路の制作
が完了する（第５図（ｃ））。この方法によれば上下配
線が簡単な工程で歩留り良く形成できる。また接続部も
小さいので集積化に適し、信頼性も優れる。

第６図はHBT回路の多層配線形成方法にかかわる請求
項５の本発明の第２の実施例を示す図である。第５図に
示す実施例によれば下層配線61はコレクタのオーミック
電極6cのみからなるので場合によってはマイグレーショ
ン劣化防止に必要な配線厚みを確保できないのが難点で
ある。本実施例においては、ヘテロ接合バイポーラトラ
ンジスタのコレクタ電極の引出しメッキを形成する工程
において下層配線の全領域がメッキ部81になる（第６図
（ａ））。第２図（ｂ）に示す工程同様、不要なコレク
タ電流6cとコレクタ・コンタクト層２を除去する工程に
おいて下層配線の接続部を除く本体部分も同時にイオン
ミリング14でエッチングする。下層配線が設計した厚み
になったところでイオンミリングを停止し（第６図
（ｂ））、同じフォトレジスト20を残しコレクタ・コン
タクト層２をウェット・エッチングにより除去する。最
後にポリイミド膜21によるウエハ平坦化の後、ヘテロ接
合バイポーラトランジスタのコレクタ電極の引出しメッ
キ8c、下層配線61の引出しメッキ81をポリイミド膜21か
ら露出させ、各々上層配線と接続すればHBT回路の制作
が完了する（第６図（ｃ））。本実施例は第５図に示す
本発明実施例と比較して、工程数をほとんど増やすこと
なく厚い配線を形成することができる。従って配線電流
密度の増大に起因するマイグレーション劣化を恐れるこ
となく配線面積を低減することができる。

（発明の効果） 以上述べたように本発明は、厚い絶縁層を通す電極か
らの引出し配線を素子の微細化を損なうことなく形成で
きる。引出し配線のメッキ工程は、従来のように深いコ
ンタクトホールの上から蒸着される給電メタルを用い
ず、メッキされるオーミック電極そのものを給電メタル
として使用するので製造工程は容易かつ信頼性の高いも
のである。本発明の引出し配線製造方法は素子サイズ全
体を小さくして素子集積密度向上に寄与するのみなら
ず、電極引出し部面積の縮小が寄生容量低減につながる
のでヘテロ接合バイポーラトランジスタの高速特性を改
善する。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）、第２図（ａ）、（ｂ）、第４図
（ａ）〜（ｇ）、第５図（ａ）〜（ｃ）、第６図（ａ）
〜（ｃ）はそれぞれ本発明のヘテロ接合バイポーラトラ
ンジスタの製造方法の一実施例の製造工程を示す図であ
る。第３図（ａ）、（ｂ）はそれぞれ本発明の一実施例
の装置の平面図と断面図である。第７図（ｂ）、第８
図、第10図はそれぞれ従来の方法によるヘテロ接合バイ
ポーラトランジスタの構造図であり、第７図（ａ）は平
面図である。第９図（ａ）〜（ｄ）は従来方法による電
極引出し配線のメッキ形成方法を示す工程図である。 図において、 １……半絶縁性半導体基板、２……コレクタ・コンタク
ト層、３……コレクタ層、４……ベース層、５……エミ
ッタ層、5c……エミッタキャップ層、６、6e、6c、6b…
…金属電極、61……下層配線、7b、7c……電極引出し
部、8b、8c、8e……電極引出し用メッキ、81……メッキ
部、9b、9c、9e、９……引出し配線（メッキ）、10、10
b、10c、10e……コンタクトホール、11……イオン注入
半絶縁化領域、12……絶縁膜、13……リソグラフィー位
置合わせマージン、14……イオンミリング、15……給電
メタル、20……フォトレジスト、21……ポリイミド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭63−16666（ＪＰ，Ａ) 特開 昭64−53496（ＪＰ，Ａ) 特開 昭61−64163（ＪＰ，Ａ) 特開 昭63−301562（ＪＰ，Ａ) 特開 平１−296667（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に積層されたコレクタ層、ベ
   ース層およびエミッタ層をそれぞれ所定の形状に加工し
   てコレクタ領域、ベース領域およびエミッタ領域を形成
   するバイポーラトランジスタの製造方法において、 前記エミッタ層のエミッタ領域となる部分以外の領域を
   除去して前記ベース層を露出することによりエミッタ領
   域を形成する工程と、 前記露出したベース層上の前記エミッタ領域およびその
   近傍を除く全面にベース電極となる導電層を形成する工
   程と、 前記ベース電極となる導電層の所定領域のみが露出する
   レジストを形成し、引き続き前記ベース電極となる導電
   層を給電メタルとしたメッキにより、ベース電極引出し
   部を形成する工程と、 前記ベース電極となる導電層の所定領域及び前記ベース
   電極引出し部の少なくとも一部分を覆うエッチング保護
   膜を形成した後、前記ベース電極となる導電層をエッチ
   ングしてベース電極を形成する工程とを備え、 前記ベース層を露出させない状態で前記メッキを行うこ
   とにより、前記給電メタルのための導電層を用意するこ
   とがないことを特徴とするバイポーラトランジスタの製
   造方法。
2. 【請求項２】前記ベース電極を形成する工程において、
   前記ベース電極となる導電層とともに前記ベース層及び
   前記コレクタ層の一部をエッチングすることによりベー
   ス領域を同時に形成することを特徴とする請求項１に記
   載のバイポーラトランジスタの製造方法。
3. 【請求項３】半導体基板上にコレクタ・コンタクト層を
   介して積層されたコレクタ層、ベース層およびエミッタ
   層をそれぞれ所定の形状に加工してコレクタ領域、ベー
   ス領域およびエミッタ領域を形成するバイポーラトラン
   ジスタの製造方法において、 エミッタ領域およびベース領域を形成した後に前記コレ
   クタ層のコレクタ領域となる部分以外の領域を除去して
   前記コレクタ・コンタクト層を露出することによりコレ
   クタ領域を形成する工程と、 前記露出したコレクタ・コンタクト層上の前記コレクタ
   領域およびその近傍を除く全面にコレクタ電極となる導
   電層を形成する工程と、 前記コレクタ電極となる導電層の所定領域のみが露出す
   るレジストを形成し、引き続き前記コレクタ電極となる
   導電層を給電メタルとしたメッキにより、コレクタ電極
   引出し部を形成する工程と、 前記コレクタ電極となる導電層の所定領域及び前記コレ
   クタ電極引出し部の少なくとも一部分を覆うエッチング
   保護膜を形成した後、前記コレクタ電極となる導電層を
   エッチングしてコレクタ電極を形成する工程とを備え、 前記コレクタ層を露出させない状態で前記メッキを行う
   ことにより、前記給電メタルのための導電層を用意する
   ことがないことを特徴とするバイポーラトランジスタの
   製造方法。
4. 【請求項４】半導体基板上にコレクタ・コンタクト層を
   介して積層されたコレクタ層、ベース層およびエミッタ
   層をそれぞれ所定の形状に加工してコレクタ領域、ベー
   ス領域およびエミッタ領域を形成するバイポーラトラン
   ジスタの製造方法において、 エミッタ領域およびベース領域を形成した後に、少なく
   とも前記エミッタ領域、前記ベース領域、およびコレク
   タとして用いる領域を除く部分の前記コレクタ・コンタ
   クト層よりも上部に積層された半導体層に半絶縁化して
   コレクタ領域を形成する工程と、 前記半絶縁化された半導体層の所定領域にコンタクト・
   ホールを開口して前記コレクタ・コンタクト層を露出す
   る工程と、 露出した前記コレクタ・コンタクト層上にコレクタ電極
   を形成し、さらにコレクタ・コンタクト層を給電パスと
   して前記コンタクト・ホールをメッキで埋め込んでコレ
   クタ電極引出し部を形成する工程と、 前記エミッタ領域、ベース領域、コレクタ領域およびコ
   レクタ電極として用いる領域を除く部分の前記コレクタ
   ・コンタクト層を半絶縁化する工程とを備え、 前記コレクタ層を露出させない状態で前記メッキを行う
   ことにより、前記給電メタルのための導電層を用意する
   ことがないことを特徴とするバイポーラトランジスタの
   製造方法。
5. 【請求項５】半導体基板上にコレクタコンタクト層を介
   して積層されたコレクタ層、ベース層およびエミッタ層
   をそれぞれ所定の形状に加工してコレクタ領域、ベース
   領域およびエミッタ領域を形成するバイポーラトランジ
   スタの製造方法において、 エミッタ領域およびベース領域を形成した後に前記コレ
   クタ層のコレクタ領域となる部分以外の領域を除去して
   前記コレクタ・コンタクト層を露出することによりコレ
   クタ領域を形成する工程と、 前記露出したコレクタ・コンタクト層上の前記コレクタ
   領域およびその近傍を除く全面にコレクタ電極および下
   層配線となる導電層を形成する工程と、 前記コレクタ電極および下層配線となる導電層の所定領
   域のみが露出するレジストを形成し、引き続き前記コレ
   クタ電極となる導電層を給電メタルとしたメッキにより
   コレクタ電極引出し部および下層配線引出し部を同時に
   形成する工程と、 前記コレクタ電極となる導電層の所定領域及び前記ベー
   ス電極引出し部の少なくとも一部を覆うエッチング保護
   膜、および前記下層配線となる導電層の所定領域および
   前記下層配線引出し部の少なくとも一部を覆うエッチン
   グ保護膜を形成した後、前記コレクタ電極および下層配
   線となる導電層、およびコレクタ・コンタクト層をエッ
   チングしてコレクタ電極を形成すると同時に下層配線を
   形成する工程とを備え、 前記コレクタ層を露出させない状態で前記メッキを行う
   ことにより、前記給電メタルのための導電層を用意する
   ことがないことを特徴とするバイポーラトランジスタの
   製造方法。