JPH03296222A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、微細な電極構造を有する半導体装置、及びそ
れを用いた集積回路およびその製造方法に関するもので
ある。

（従来の技術） 従来の半導体装置の電極形成方法を説明するために半導
体装置としてヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）を例にとって説明する。

ヘテロ接合バイポーラトランジスタは優れた高周波特性
をもつため高速集積回路への応用が期待されている。電
界効果型トランジスタ（ＦＥＴ）と比較した場合、電流
駆動能力に勝る一方、縦型トランジスタゆえにウェハに
生ずる大きな段差かへテロ接合バイポーラトランジスタ
集積回路の実現のために大きな課題になっている。現在
ＡｌＧａＡｓ／ＧａＡｓ系材料を用いたＨＢＴがデジタ
ル集積回路応用において主流になっているが、近年Ｉｎ
Ｐに格子整合したＩｎＧａＡｓをもちいるＨＢＴがその
高速性と低消費電力との観点から注目されている。しか
しながら、ｒｎＧａＡｓは素子間分離法が大きな課題で
ありＡｌＧａＡｓ／ＧａＡｓ系利旧］こおいてよく用い
られているイオン注入は有効な手段にはなり得ていない
。

以下に、第７図から第１０図を用いて従来のへテロ接合
バイポーラトランジスタの製造方法を説明する。第７図
は従来のＩｎＰ／ＩｎＧａＡｓＨＢＴの構造を示す図で
ある。ＨＢＴは半絶縁性ＩｎＰ基板１の上にｎ＋−Ｉｎ
ＧａＡｓ（Ｓｉ不純物濃度；１×１０１９ｃｍ−３）か
らなる厚み４００ｎｍのコレクタ・コンタクト層２、ｎ
　−ＩｎＧａＡｓ（Ｓｉ不純物濃度；５　Ｘ　１０１６
ｃｍ−３）からなる厚み５００ｎｍのコレクタ層３　、
ｐ＋−ＩｎＧａＡｓ（Ｂｅ不純物濃度；２×１０１９ｃ
ｍ−３）からなる厚み１１００ｎのベース層４、Ｎ−Ｉ
ｎＰ（Ｓｉ不純物濃度；５×１０１７ｃｍ−３）からな
る厚み３００ｎｍのエミッタ層５、ｎ　＋−Ｉｎ　Ｇａ
Ａｓ（Ｓｉ不純物濃度：１×１０１９ｃｍ−３）からな
る厚み１１００ｎのエミッタ・キャップ層５ｃが有機金
属気相成長法（ＭＯＣＶＤ）によって順次成長された構
造になっている。この従来例では素子間分課°のために
半絶縁性ＩｎＰ基板１までメサ・エツチングを行なって
いるためウェハの段差が非常に大きくなっている。そこ
で配線のために必要な平坦性はポリイミド膜２１の塗布
によって確保されている。その後０２とＣＦ４との混合
ガスを用いる反応性イオンエツチング（ＲＩＥ）により
ポリイミド膜２１をエツチングし、エミッタ電極６ｅが
露出したところで再びＲＩＥを用いてベース電極６ｂと
コレクタ電極６ｃの各引出し部７ｂ、７ｃの上にコンタ
クトポール１０ｂ、１０ｃを開口する。最後に電極６ｅ
、６ｂ、６Ｃからの各引出し配線９ｅ、９ｂ、９ｃの金
メッキによって形成されヘテロ接合バイポーラトランジ
スタの製造工程が終了する。

第８図は従来のＡｌＧａＡｓ／ＧａＡｓ　ＨＢＴの構造
を示す図である。このヘテロ接合バイポーラトランジス
タは半絶縁性基板１の上にｎ　＋−ＧａＡｓ（Ｓｉ不純
物濃度；５Ｘ１い８ｃｍ−３）からなる厚み４００ｎｍ
のコレクタ・コンタクト層２、ｎ　−ＧａＡｓ（Ｓｉ不
純物濃度；５　Ｘ　１０１６ｃｍ　”）からなる厚み５
００ｎｍのコレクタ層３、ｐ　−ＧａＡｓ（Ｂｅ不純物
濃度；２　Ｘ　１０１９ｃｍ−３）からなる厚み１１０
０ｎのベース層４　、Ｎ−ＡＩ（３３Ｇａ□、７Ａｓ（
Ｓｉ不純物濃度；５×１０１７ｃｍ−３）からなる厚み
３００ｎｍのエミッタ層５、ｎ　＋−ＧａＡｓ（Ｓｉ不
純物濃度；５×１０１８ｃｍ−３）からなる厚み１１０
０ｎのエミッタ・キャップ層５ｃが分子線エピタキシー
法（ＭＢＥ）によって順次成長された構造になっている
。この従来例のＡｌＧａＡｓ／ＧａＡｓ　ＨＢＴにおい
てはプロント注入によって素子周辺に半絶縁化領域１１
を形成して素子間分離がなされており、」―記のＩｎＰ
／ＩｎＧａＡｓ　ＨＢＴのように半絶縁性基板までメサ
分離する方法と比較するとウェハの凹凸の問題は少ない
といえる。しかしコレクタ電極６ｃを形成するために深
いコンタクトポールが彫られるので配線上の問題がなお
残っている。この従来例においても第７図に示す従来例
同様、深いコンタクトポールを介する引出し配線を金メ
ッキによって形成し配線の段切れを防止している。

第９図は従来方法による厚い絶縁膜の下に設けられた電
極へのメッキ配線接続法を説明する図である。第９図（
ａ）に示すように厚いポリイミド膜２１の下にオーミッ
ク電極６がある場合、コンタクトホール１０を開口し給
電メタル１５をスパッタ蒸着する（第９図（ｂ））。こ
のときコンタクトホール１０のポリイミド膜１析面に確
実に給電メタル１５を何着さぜるためにはコンタクト・
ホール１０の断面形状はずり林状になっている必要があ
る。次にフオ）・レジスト２０を用いて所望の配線領域
をパターニングし、引出し配線９を金メッキする（第９
図（Ｃ））。最後にフォトレジスト２０を除去し不要な
給電メタルをイオンミリングすれば引出し配線形成の工
程は終了する。（第９図（ｄ））。

第１０図は従来のＨＢＴ回路の多層配線形成方法を示ず
１断面図である。上述のようにＩｎＧａＡｓ系ＨＢＴの
場合素子間分離半絶縁性基盤までのメサエッチングに頼
るので多層配線における下層配線はコレクタ・オーミッ
ク電極で形成するのが便利な方法である。素子間分離工
程の後ポリイミド膜２１によるウェハ平坦化を行い」二
層配線９１とオーミック電極の下層配線６１が接続され
るが接続はポリイミド膜２１に開口した深いコンタクト
ホール１０を介するので、段切れ防止のために」１層配
線９１は第９図に示した従来のメッキ法により形成され
る。

（発明が解決しようとする課題） 上に述べた従来のへテロ接合バイポーラトランジスタ等
の半導体装置の製造方法における問題点は、（１）素子
の微細化集積化を妨げる要因と（２）素子の高速特性を
制限する要因とに分けられるので、解決すべき問題点を
分けて述べる。

（１）上記のようにウェハの平坦性を確保する方法とし
て、ＩｎＧａＡｓ系ＨＢＴならばメサエッチング素子間
分離後ポリイミド膜を塗布する方法があり、またＡｌＧ
ａＡｓ／ＧａＡｓ系ＨＢＴならばイオン注入によって素
子周辺を半絶縁化する方法がある。しかしながら、いず
れの場合もエミッタ層から約１ミクロンもの深さに位置
するコレクタ・コンタクト層から引出し配線を形成する
ためには金メッギ工程が不可欠である。第９図に示すよ
うな従来の金メッキ配線形成方法では給電メタルのスパ
ッタリングの際、コンタクトホールのサイズが小さいと
給電メタルがコレクタ電極６ｃまで到達しにくいのであ
る程度コンタクトホールを広くする必要がある。またコ
ンタクトホールの壁への給電メタル付着不良、いわゆる
段切れが生じないようにするにはコンタクトホールの断
面形状がすり林状になっている必要がありこのこともコ
レクタ電極の引出し部を大きくし、素子の微細化・集積
化の妨げとなる。さらに最大約１ミクロンもの深いコン
タクトホールのある領域においてフ第１・レジストを塗
布するとコンタクトホールの部分だけフォトレジストの
膜厚が厚くなるので現豫工稈でフォトレジストの抜は不
良を起こす可能性がありプロセスの信頼性上からも従来
のメッギ配線形成法は好ましくない。

同様のことがコレクタ電極メタルを下層配線に用いる従
来の多層配線形成方法についてもいえ、従来のメッキ方
法では上層配線・下層配線の接続部を大きくなり素子の
集積化を妨げている。

（２）へテロ接合バイポーラトランジスタにおいてはベ
ース・コレクタ間接合容量が素子の高速特性を大きく左
右する要素である。上に述べたようにＩｎＧａＡｓ系Ｈ
ＢＴに関してはイオン注入による半絶縁化方法が確立さ
れていないので、第７図においてベース電極６ｂの引出
し部７ｂの下はベース・コレクタ間接合容量が残ったま
まになっている。従ってこのベース電極引出し部７ｂの
面積は極ノＪ小さくする必要がある。ところカ月−に指
摘した問題点（１）と同じ理由で、従来の引出し配線方
法ではコンタクトホールを大きくする必要があること、
さらに電極引出し部７ｂとコンタクトホールとの位置合
わせのずれを見込んだマージン分１３だけ電極引出し部
領域をコンタクトポールよりも広くする必要があること
からベース電極引出し部７ｂの微細化には限界がある。

エミッタのサイズがある程度大きいとはベース電極引出
し部下の容量は問題にならないが、エミッタの微細化が
進み、エミッタ面積に対するベース電極引出し部の面積
が相対的に大きくなるにつれてこの容量が素子の高速特
性に与える影響は深刻になる。

本発明の目的は、ヘテロ接合バイポーラトランジスタを
はじめとする半導体装置のコレクタ電極引出し部や」二
層配線の接続部を大きくすることなく深いコンタクトホ
ールからの引出し配線を信頼性よく、かつ容易に形成す
る方法と、ベース電極引出し部の面積を最小限に抑えて
素子の高速特性改善を防止する方法を提供することにあ
る。

（課題を解決するための手段） 本発明の半導体装置の製造方法はオーミック電極を給電
メタルとして所定の領域をメッキし、次いで前記給電メ
タルをエツチングする工程のエツチングマスクが前記オ
ーミック電極領域を規定し、前記メッキされた領域の少
なくとも一部を前記エツチングマスクで覆ってエツチン
グすることを特徴とする。

あるいは第一の導電型半導体層」二に設けられたオーミ
ック電極からなる給電メタルをエツチングする工程にお
いて、第二の導電型半導体層もしくは半絶縁半導体層が
露出するまで前記第一の導電型半導体層をエツチングす
る工程を備えたことを特徴とする。ヘテロ接合バイポー
ラトランジスタの場合について具体的には、ｐ型ベース
層上のオーミック電極をエツチングする工程においてオ
ーミック電極の下のｎ型半導体層が露出するまで該ベー
ス層を同時にエツチングすることを特徴とする。またｎ
型コレクタ層上の不要な部分のオーミック電極をエツチ
ングする工程において半絶縁性層（基板）が露出するま
でコレクタ層も同時にエツチングすることを特徴とする
。

また本発明の半導体装置はベース・オーミック電極の引
出し部がメッキされており、前記引出し部周辺の少なく
とも一部において前記ベース・オーミック電極が除去さ
れていることを特徴とするヘテロ接合バイポーラトラン
ジスタの構造である。

その製造方法は半絶縁性半導体基板」二に、コレクタ・
コンタクト層、コレクタ層、ベース層、エミッタ層の主
要な半導体層が順次積まれているヘテロ接合バイポーラ
トランジスタにおいて、所定のコレクタ・オーミック電
極領域のエミッタ層、ベース層、コレクタ層をエツチン
グしてコレクタ・コンタクト層を露出し、次いでコレク
タ・オーミック電極を形成する工程と前記コレクタ・コ
ンタクト層をメッキ給電パスとして前記コレクタ・オー
ミック領域全体をメッキで埋め込む工程を備えることを
特徴とする。

（１１） また本発明の半導体装置の製造方法は二層以上の配線を
有する半導体装置集積回路の製造方法の最下層配線と」
二層配線とを接続する工程において、オーミック電極を
給電メタルとして所定の下層配線領域をメッキし、次に
前記給電メタルをエツチングする工程においてエツチン
グ保護膜が配線接続部領域を覆い、前記下層配線のメッ
キ厚み部分の一部と前記給電メタルとを同時にエツチン
グする工程を備えることを特徴とする。

（作用） 本発明によれば、半導体装置のオーミック電極の引出し
部をメッキする工程においてメッキの給電メタルとして
オーミック電極、あるいははじめから半導体基板に備わ
っている導電性半導体層そのものを利用する。そのため
深いコンタクトホールを通して絶縁膜や半絶縁性半導体
の外からメッキする従来方法と比較して、コンタクトホ
ール領域の確保のために素子面積が大きくすることなく
微細な電極引出しを形成することができる。ヘテロ接合
バイポーラトランジスタのように縦型素子（１２） の構造上コレクタは深いところにありオーミック電極か
らの引出しは容易ではないが、本発明の方法によってあ
らかじめメッキで高い引出し部を形成しておけば容易に
オーミック電極へのコンタクトがとれる。

本発明のメッキ方法をヘテロ接合バイポーラトランジス
タのベース電極引出し部の形成に応用すれば、従来のへ
テロ接合バイポーラトランジスタのようにベース電極全
面積において引出し部の面積が大部を占めるという欠点
が解決される。これによりベース・コレクタ接合容量が
低減されヘテロ接合バイポーラトランジスタの高速特性
改善に大きく寄与する。

本発明のメッキ方法を集積回路等の多層配線における上
層配線・下層配線の接続に応用すると上下配線に挾まれ
る絶縁膜が厚い場合も接続部が大きくなることなく信頼
性のよい接続がとれる。

（実施例） 第１図から第６図を参照して本発明の実施例を示す。請
求項１及び２の発明をヘテロバイボーラドうンシスタ（
ＨＢＴ）に適用した例を、第１図を用いて説明する。第
１図はＩｎＰｎｎＧａＡｓＨＢＴ製造工程を示す図であ
る。まず、半絶縁性ＺｎＰ基板１の上にｎ＋−ＩｎＧａ
Ａｓ（Ｓｉ不、Ｉ＋１ｊ物濃度；１刈ｏ１９ｃｍ−３）
からなる厚み４００ｎｍのコレクタ・コンタク）・層２
、ｎ　ＪｎＧａＡｓ（Ｓｉ不純物濃度；５×１０１６ｃ
ｍ　”）からなる厚み５００ｎｍのコレクタ層３、耐−
ＩｎＧａＡｓ（Ｂｅ不純物濃度；２刈０１９ｃｍ−３）
からなる厚み１１００ｎのベース層４、Ｎ−ＩｎＰ（Ｓ
ｉ不純物濃度；５刈０１７ｃｍ−３）からなる厚み３０
０ｎｍのエミッタ層５、ｎ　＋−ＩｎＧａＡｓ（Ｓｉ不
純物濃度；１×１０１９ｃｍ−３）からなる厚み１１０
０ｎのエミッタ・キャンプ層５ｃを有機金属気相成長法
（ＭＯＣＶＤ）によって順次成長した。次にエミッタ・
キャップ層５ｃの」−にエミッタ電極６ｅを形成した後
（第１図（ａ））、エミッタ電極６ｅをマスクとしてベ
ース層４を表出し、次いでベース電極６ｂを蒸着する（
第１図（ｂ））。次にベース電極引出し部７ｂのみ開口
するホトレジスト２０によるパターンを設け、ベース電
極６ｂを給電メタルとしてベース電極引出し部７ｂに金
メッキ８ｂを形成する（第１図（Ｃ））。次にホトレジ
スト２０によってヘテロ接合バイポーラトランジスタの
ベース電極領域を保護し不要なベース電極６ｂをアルゴ
ンガスを用いるイオンミリングにより除去する（第１図
（ｄ））。その際ベース電極６ｂ下にあるｐ型導電性を
有するベース層４も同時にエツチングすればベース電極
６ｂ外のｐｎ接合容量は全て除去され素子の高速特性が
改善される。次に素子のエミッタ、コレクタ以外の領域
においてコレクタ・コンタクト層２を表出しコレクタ電
極６ｃを設けた後このコレクタ電極材を給電メタルとし
てコレクタ電極づ出し部に金メッキ８ｃを形成する（第
１図（ｅ））。このとき電極引出し部の金メッキは高さ
がほぼエミッタ電極６ｅと同じになるように形成する。

ベース電極の場合と同様、フォトレジスト２ｏをマスク
として不要なコレクタ電極６ｃ、さらにその下のコレク
タ・コンタクト層２をイオンミリングによって除去すれ
ば、素子のコレクタ電極形成と同時に素子間分離が完了
する（第１図（０）。最後にウェハを平坦化するためポ
リイミド膜２１を塗布した後□、エミッタ電極６ｅ、ベ
ース電極引出しメッキ８ｂ、コレクタ電極引出しメッキ
８ｃが表出するまでポリイミド膜２１をｏ２（１５） とＣＦ４との混合ガスを用いる反応性イオンエツチング
（ＲＩＥ）によりエツチングする。露出したエミッタ、
ベース、コレクタの各電極６ｅ、　６ｂ、　６ｃへそれ
ぞれ金メッキ配線９ｅ、９ｂ、９ｃを施ぜばヘテロ接合
バイポーラトランジスタの製造は完了する（第１図（ｇ
））。本実施例では請求項１の方法により微細な電極引
出しが容易に作製でき、歩留りも良い。また、コンタク
）・ホール領域を小さくできるので集積化に適している
。更に請求項２の方法によりベース層の不要な部分が除
去でき寄生容量を低減できる。またコレクタ層まで除去
することにより素子分離が容易に歩留り良くできる。

第２図は本発明によるベース電極引出し部の形成方法の
第２の実施例を示す図で請求項３に対応する。第３図（
ａ）は本発明製造方法によるヘテロ接合バイポーラトラ
ンジスタの平面図、および第３図（ｂ）は第３図（ａ）
中の一点鎖線ＡＢに沿う素子断面図を示す図である。ベ
ース電極６ｂを給電メタルとしてベース電極引出し部に
メッキ８ｂを形成する工程は第１図（ａ）に示す工程と
同じである（第２図（ａ））。次に不要な（１６） ベース電極をイオンミリング１４によって除去する工程
において、フォトレジスト２０のエツチングマスクはエ
ミッタ電極６ｅを取り囲む領域とベース電極引出し、部
の一部のみ覆う。これによりイオンミリング後はベース
電極引出し部はメッキ８ｂのみとなりメッキ周辺の余分
なオーミック電極は自己整合的に除去される（第２図（
ｂ）、第３図（ａ）、（ｂ））。この結果ベース電極引
出し部７ｂの面積、従ってベース・コレクタ接合容量は
必要最小限の大きさに抑えられる。これにより高速特性
を、改善したＨＢＴが得られる。

第４図は本発明の請求項４によるＡｌＧａＡｓ／ＧａＡ
ｓを用いたＨＢＴの製造方法の実施例を示す図である。

まず、半絶縁性基板１の上にｎ　＋−ＧａＡｓ（Ｓｉ不
純物濃度；５刈０１８ｃｍ−３）からなる厚み４００ｎ
ｍのコレクタ・コンタクト層２、ｎ　−ＧａＡｓ（Ｓｉ
不純物濃度；５×１０１６ｃｍ３）からなる厚み５００
ｎｍのコレクタ層３、ｐ＋−ＧａＡｓ（Ｂｅ不純物濃度
；２×１０１９ｃｍ−３）からなる厚み１１００ｎのベ
ース層４　、Ｎ−Ａｌｏ、３Ｇａｏ、７Ａｓ（Ｓｉ不純
物濃度；５×１０１７ｃｍ−３）からなる厚み３００ｎ
ｍのエミッタ層５、ｎ＋−ＧａＡｓ（Ｓｉ不純物濃度；
５　Ｘ　１０１８ｃｍ　”）からなる厚み１１００ｎの
エミッタ・キャンプ層５ｃを分子線エピタキシー法（Ｍ
ＢＥ）によって順次成長した。次にエミッタ・キャンプ
層５ｃの上にエミッタ電極６ｅを形成した後（第４図（
ａ））、フォトレジスト２０とエミッタ電極６ｅをマス
クとしてベース層４を表出し、次いでベース電極６ｂを
蒸着する（第４図（ｂ））。次に素子のエミッタ、ベー
スがフォトレジスト２０で保護された領域以外の領域に
プロトン（Ｈ＋）を注入する（第４図（Ｃ））。

イオン注入エネルギーはプロトンがコレクタ層３までを
半絶縁化したコレクタ・コンタクト層２に達しないよう
に選択するのでこの段階ではコレクタ・コンタクト層２
はウェハ全面にわたって導電性を有する。次にエミッタ
層５、ベース層４、コレクタ層３が半絶縁化された領域
１１を所定の領域においてエツチングしてコレクタ・コ
ンタクト層２を表出しコレクタ電極６ｃをリフトオフす
る（第４図（ｄ））。ここでウェハ全面にわたって導電
性を有するコレクタ・コンタクト層２をメッキの給電メ
タル化わりに用いコレクタ電極６ｃに金メッキ８ｃを施
す（第４図（ｅ））。金メッキ８ｃはコレクタ電極６ｃ
のために空けられた穴を完全に埋め込まれる。金メッキ
８ｃは素子のベースと挾む半導体結晶と接触するが、そ
の部分の結晶は半絶縁化されているので、コレクタとベ
ース、もしくはコレクタとエミッタが電気的に短絡する
恐れはない。最後に素子領域外を高いエネルギーで深い
プロトン注入行い素子間分離を図り（第４図（０）、半
絶縁化層１１の上に配線９ｃを施せばヘテロ接合バイポ
ーラトランジスタの製造は完了する（第４図（ｇ））。

以上この本発明実施例に示すように、ウェハに小さなコ
ンタクト・ホールを空けるだけで容易にコレクタ電極力
弓１出される。本実施例では第４図（Ｃ）で示した工程
においてプロトン注入により半導体層を高抵抗化したが
、この工程は必ずしも必要でなく、例えばコレクタ電極
６ｃを小さく蒸着して回りの半導体層と接触しないよう
にしてもよい。しかし本実施例の方が工程が簡単で制御
性も良い。

第５図は請求項５の本発明によるＨＢＴ回路の多層配線
形成方法の実施例を示す図である。ヘテロ接合バイポー
ラトランジスタの製造工程の中でコレ（１９） フタ・コンタクト層２を表出しコレクタ電極６Ｃを蒸着
する。次にヘテロ接合バイポーラトランジスタ素子を製
造する共通のリソグラフィー工程でＨＢＴのコレクタ電
極引出し部となるべき領域と、下層配線、上層配線接続
部となるべき領域とにそれぞれ金メッキ８ｃと８１を設
ける（第５図（ａ））。ヘテロ接合バイポーラトランジ
スタのコレクタ電極６ｃとなるべき領域と下層配線とな
るべき領域６１とをフ第１・レジスト２０でマスクしそ
の間の不要なコレクタ電極６Ｃをイオンミリングにより
除去する。この際コレクタ・コンタクト層２をエノタン
グ除去して半絶縁性基盤１を露出すれば、素子間分離も
同時に完了する（第５図（ｂ））。最後にポリイミド膜
２１によるウェハ平坦化の後、ヘテロ接合バイポーラト
ランジスタのコレクタ電極の引出しメッキ８ｃ、下層配
線６１の引出しメッキ８１をポリイミド膜２１から露出
させ、各々上層配線と接続すればＨＢＴ回路の制作が完
了する（第５図（Ｃ））。この方法によれば上下配線が
簡単な工程で歩留り良く形成できる。また接続部も小さ
いので集積化に適し、信頼性も優れる。

（２０） 第６図はＨＢＴ回路の多層配線形成方法にかかわる請求
項５の本発明の第２の実施例を示す図である。

第５図に示す実施例によれば下層配線６１はコレクタの
オーミソグミ極６ｃのみからなるので場合によってはマ
イグレーション劣化防止に必要な配線厚みを確保できな
いのが難点である。本実施例においては、ヘテロ接合バ
イポーラトランジスタのコレクタ電極の引出しメッキを
形成する工程において下層配線の全領域がメッキ部８１
になる（第６図（ａ））。第２図（ｂ）に示す工程同様
、不要なコレクタ電極６Ｃとコレクタ・コンタクト層２
を除去する工程において下層配線の接続部を除く本体部
分も同時にイオンミリング１４でエツチングする。下層
配線が設計した厚みになったところでイオンミリングを
停止しく第６図（ｂ））、同じフォトレジスト２０を残
しコレクタ・コンタクト層２をウェットエツチングによ
り除去する。最後にボイリミド膜２１によるウェハ平坦
化の後、ヘテロ接合バイポーラトランジスタのコレクタ
電極の引出しメッキ８ｃ、下層配線６１の引出しメッキ
８１をポリイミド膜２１から露出させ、各々上層配線と
接続ずればＨＢＴ回路の制作が完了する（第６図（Ｃ）
）。本実施例は第５図に示す本発明実施例と比較して、
工程数をほとんど増やすことなく厚い配線を形成するこ
とができる。従って配線電流密度の増大に起因するマイ
グレーション劣化を恐れることなく配線面積を低減する
ことができる。

（発明の効果） 以上述べたように本発明は、厚い絶縁層を通す電極から
の引出し配線を素子の微細化を損なうことなく形成でき
る。引出し配線のメッキ工程は、従来のように深いコン
タクトホールの上から蒸着される給電メタルを用いず、
メッキされるオーミック電極そのものを給電メタルとし
て使用するので製造工程は容易かつ信頼性の高いもので
ある。本発明の引出し配線製造方法は素子サイズ全体を
小すくシて素子集積密度向上に寄与するのみならず、電
極引出し部面積の縮小が寄生容量低減につながるのでヘ
テロ接合バイポーラトランジスタの高速特性を改善する
。

【図面の簡単な説明】

第１図（ａ）−（ｇ）、第２図（ａ）、（ｂ）、第４図
（ａ）−（ｇ）、第５図（ａ）〜（ｃ）、第６図（ａ）
〜（ｅ）はそれぞ゛れ本発明のへテロ接合バイポーラト
ランジスタの製造方法の一実施例の製造工程を示す図で
ある。第３図（ａ）、（ｂ）はそれぞれ本発明の一実施
例の装置の平面図と断面図である。第７図（ｂ）、第８
図、第１０図はそれぞれ従来の方法によるヘテロ接合バ
イポーラトランジスタの構造図であり、第７図（ａ）は
平面図である。第９図（ａ）〜（ｄ）は従来方法による
電極引出し配線のメッキ形成方法を示す工程図である。 図において、 １・・・半絶縁性半導体基板、２．・・コレクタ、コン
タクト層、３・・・コレクタ層、４・・・ベース層、５
・・・エミッタ層、５ｃ・・・エミッタキャップ層、６
．６ｅ、６Ｃ１６ｂ、−８金属電極、６１・・・下層配
線、７ｂ、７Ｃ・・・電極引出し部、８ｂ、８ｃ、８ｅ
・・・電極引出し用メッキ、８１・２．メッキ部、９ｂ
、９ｃ、　９ｅ、９・・・引出し配線（メッキ）、１０
．１０ｂ、１０ｃ、１０ｅ・・・コンタクＩ・ホール、
１１・・・イオン注入半絶縁化領域、１２・・・絶縁膜
、１３・・・リソグラフィー位置合（２３）

Claims (5)

【特許請求の範囲】
1. （１）オーミック電極を給電メタルとして所定の領域を
   メッキする工程と、エッチングマスクが前記オーミック
   電極領域を規定し、前記メッキされた領域の少なくとも
   一部を前記エッチングマスクで覆って給電メタルをエッ
   チングする工程を備えることを特徴とする半導体装置の
   製造方法。
2. （２）第一の導電型半導体層上に設けられたオーミック
   電極からなる給電メタルをエッチングする工程において
   、第二の導電型半導体層もしくは半絶縁半導体層が露出
   するまで前記第一の導電型半導体層をエッチングする工
   程を備えたことを特徴とする特許請求の範囲第一項記載
   の半導体装置の製造方法。
3. （３）ベース・オーミック電極の引出し部がメッキされ
   ており、前記引出し部の周辺の少なくとも一部の前記ベ
   ース・オーミック電極が除去されていることを特徴とす
   るヘテロ接合バイポーラトランジスタ。
4. （４）半絶縁性半導体基板上に、コレクタ・コンタクト
   層、コレクタ層、ベース層、エミッタ層の主要な半導体
   層が順次積層する工程と所定のコレクタ・オーミック電
   極領域のエミッタ層、ベース層、コレクタ層をエッチン
   グしてコレクタ・コンタクト層を露出し、次いでコレク
   タ・オーミック電極を形成する工程と、前記コレクタ・
   コンタクト層をメッキ給電パスとして前記コレクタ・オ
   ーミック領域全体をメッキで埋め込む工程を備えること
   を特徴とするヘテロ接合バイポーラトランジスタの製造
   方法。
5. （５）二層以上の配線を有する半導体装置集積回路の製
   造方法の下層配線と上層配線とを接続する工程において
   、オーミック電極を給電メタルとして所定の下層配線領
   域をメッキする工程とエッチング保護膜が配線接続部領
   域を覆い、前記下層配線のメッキ厚み部分の一部と前記
   給電メタルとを同時にエッチングにより除去する工程を
   備えることを特徴とする半導体装置の製造方法。