JP2550715B2 - 半導体装置 - Google Patents
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- JP2550715B2 JP2550715B2 JP1201631A JP20163189A JP2550715B2 JP 2550715 B2 JP2550715 B2 JP 2550715B2 JP 1201631 A JP1201631 A JP 1201631A JP 20163189 A JP20163189 A JP 20163189A JP 2550715 B2 JP2550715 B2 JP 2550715B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にヘテロ接合型バイポ
ーラトランジスタに関する。
ーラトランジスタに関する。
微細化されたエミッタトップ型のHBTにおいては、外
部ベース抵抗低減のため、エミッタ層に対し１μｍ以下
の微小な間隔を保ってベース電極を自己整合的に形成す
る方法がとられている。
部ベース抵抗低減のため、エミッタ層に対し１μｍ以下
の微小な間隔を保ってベース電極を自己整合的に形成す
る方法がとられている。
この微小間隔を保つ方法としては、SiO2膜等の側壁を
用いる方法やエミッタ層のサイドエッチを利用する方法
などがあるが、基本的には第４図に示す構造になってい
る。第４図（ａ）は従来構造のエミッタトップ型のHBT
の平面配置図、第４図（ｂ）は第４図（ａ）におけるA
A′線の矢視図である。
用いる方法やエミッタ層のサイドエッチを利用する方法
などがあるが、基本的には第４図に示す構造になってい
る。第４図（ａ）は従来構造のエミッタトップ型のHBT
の平面配置図、第４図（ｂ）は第４図（ａ）におけるA
A′線の矢視図である。
半絶縁性GaAs基板１上にエピタキシャル成長法により
順次成長したｎ型GaAsコレクタ層2,p型GaAsベース層3,n
型AlGaAs/GaAsエミッタ層４の不要領域がプロトンイオ
ン注入ダメージ層５となり高抵抗化されている。エミッ
タ層４の上面にはエミッタ長lEより長い（両端がプロト
ンイオン注入ダメージ層５上に延在した形で）エミッタ
電極6,ベース層３上面所定部分には一端がプロトンイオ
ン注入ダメージ層５上に延在した形でのベース電極7,コ
レクタ層２上面所定部分にはコレクタ電極８が形成さ
れ、電極6,7,8は層間絶縁膜13に開孔されたスルーホー
ル12によりエミッタ配線層9,ベース配線層10,コレクタ
配線層11に接続されている。ここで、電極6,7に対する
スルーホール12はプロトンイオン注入ダメージ層５の上
部に設けられている。また、電極６の上面において、ス
ルーホール12を有する側のプロトンイオン注入ダメージ
層５の上部以外は絶縁膜14が形成されている。
順次成長したｎ型GaAsコレクタ層2,p型GaAsベース層3,n
型AlGaAs/GaAsエミッタ層４の不要領域がプロトンイオ
ン注入ダメージ層５となり高抵抗化されている。エミッ
タ層４の上面にはエミッタ長lEより長い（両端がプロト
ンイオン注入ダメージ層５上に延在した形で）エミッタ
電極6,ベース層３上面所定部分には一端がプロトンイオ
ン注入ダメージ層５上に延在した形でのベース電極7,コ
レクタ層２上面所定部分にはコレクタ電極８が形成さ
れ、電極6,7,8は層間絶縁膜13に開孔されたスルーホー
ル12によりエミッタ配線層9,ベース配線層10,コレクタ
配線層11に接続されている。ここで、電極6,7に対する
スルーホール12はプロトンイオン注入ダメージ層５の上
部に設けられている。また、電極６の上面において、ス
ルーホール12を有する側のプロトンイオン注入ダメージ
層５の上部以外は絶縁膜14が形成されている。
なお、ベース電極７はエミッタ層４およびエミッタ電
極６の側壁に形成されたSiO2側壁15を介し、エミッタ電
極６のスルーホールのある端を避けたコの字形でエミッ
タ層４およびエミッタ電極８に対し自己整合的に形成さ
れている。これはエミッタ電極６が微細な幅で形成され
ているためエミッタ電極６上のスルーホール12がエミッ
タ電極６の幅より広くなり、ベース電極７がエミッタ電
極６の全周に自己整合的に形成された場合、エミッタ電
極６に対するスルーホール12の内部でエミッタ配線層９
によりエミッタとベースが短絡してしまうのを避けるた
めである。
極６の側壁に形成されたSiO2側壁15を介し、エミッタ電
極６のスルーホールのある端を避けたコの字形でエミッ
タ層４およびエミッタ電極８に対し自己整合的に形成さ
れている。これはエミッタ電極６が微細な幅で形成され
ているためエミッタ電極６上のスルーホール12がエミッ
タ電極６の幅より広くなり、ベース電極７がエミッタ電
極６の全周に自己整合的に形成された場合、エミッタ電
極６に対するスルーホール12の内部でエミッタ配線層９
によりエミッタとベースが短絡してしまうのを避けるた
めである。
一方、ベース電極７はエミッタ電極６周辺に自己整合
的に形成するため、リフトオフ法で形成される。第５図
（ａ）〜（ｅ）はベース電極７の形成工程を説明するた
めの図であり、第４図（ａ）におけるAA′線での工程順
矢視図である。
的に形成するため、リフトオフ法で形成される。第５図
（ａ）〜（ｅ）はベース電極７の形成工程を説明するた
めの図であり、第４図（ａ）におけるAA′線での工程順
矢視図である。
まず、第５図（ａ）に示すように、半絶縁性GaAs基板
１上にエピタキシャル成長法によりｎ型GaAsコレクタ層
2,p型GaAsベース層3,n型AlGaAs/GaAsエミッタ層４を順
次成長し、不要領域をプロトンイオン注入により高抵抗
化してプロトンイオン注入ダメージ層５とする。更に、
エミッタ電極６を形成し、SiO2等の絶縁膜14を成長す
る。
１上にエピタキシャル成長法によりｎ型GaAsコレクタ層
2,p型GaAsベース層3,n型AlGaAs/GaAsエミッタ層４を順
次成長し、不要領域をプロトンイオン注入により高抵抗
化してプロトンイオン注入ダメージ層５とする。更に、
エミッタ電極６を形成し、SiO2等の絶縁膜14を成長す
る。
その後、第５図（ｂ）に示すように、所望のフォトレ
ジストパターンを用いて、絶縁膜14,エミッタ電極6,エ
ミッタ層４をドライエッチングし、ベース層３を露出さ
せる。ここで、エミッタ電極６とベース電極とを微細の
間隔で保つ方法として、SiO2膜をCVDで全面に成長した
後、エッチバックすることにより、エミッタ層４周辺に
SiO2側壁15を形成する。
ジストパターンを用いて、絶縁膜14,エミッタ電極6,エ
ミッタ層４をドライエッチングし、ベース層３を露出さ
せる。ここで、エミッタ電極６とベース電極とを微細の
間隔で保つ方法として、SiO2膜をCVDで全面に成長した
後、エッチバックすることにより、エミッタ層４周辺に
SiO2側壁15を形成する。
その後、第５図（ｃ）に示すように、エミッタ電極６
とエミッタ配線層とのコンタクトをとるスルーホールの
形成部分を含んだベース電極の形成が不要な部分をフォ
トレジスト16で覆い、全面にベース電極７を真空蒸着法
により形成する。ベース電極７は真空蒸着において基板
１に垂直の方向から付着するため、SiO2側壁15やフォト
レジスト16の側面には本来ならば付着せず、フォトレジ
スト16の上面，エミッタ電極６の上部，エミッタ層４周
辺部にのみ付着する。フォトレジスト16上のベース電極
７はリフトオフ処理により除去される。ここで、フォト
レジスト16の下地形状や露光，現像条件により、フォト
レジスト16の側面が垂直にならずに裾を引く場合には、
バリ状のベース電極7aが形成されることになる。
とエミッタ配線層とのコンタクトをとるスルーホールの
形成部分を含んだベース電極の形成が不要な部分をフォ
トレジスト16で覆い、全面にベース電極７を真空蒸着法
により形成する。ベース電極７は真空蒸着において基板
１に垂直の方向から付着するため、SiO2側壁15やフォト
レジスト16の側面には本来ならば付着せず、フォトレジ
スト16の上面，エミッタ電極６の上部，エミッタ層４周
辺部にのみ付着する。フォトレジスト16上のベース電極
７はリフトオフ処理により除去される。ここで、フォト
レジスト16の下地形状や露光，現像条件により、フォト
レジスト16の側面が垂直にならずに裾を引く場合には、
バリ状のベース電極7aが形成されることになる。
次に、エミッタ電極６上部の不要なベース電極７を除
去するため、フォトレジスト17を塗布して平坦化した後
O2ドライエッチでエッチバックし、エミッタ層４の上部
を露出させる。この時、ベース電極７は金系の金属で構
成されているためO2ドライエッチではほとんどエッチン
グされることがないのに対し、エミッタ層４上部のベー
ス電極７で覆われない部分の絶縁膜14aは、第５図
（ｄ）に示すように薄くなる。
去するため、フォトレジスト17を塗布して平坦化した後
O2ドライエッチでエッチバックし、エミッタ層４の上部
を露出させる。この時、ベース電極７は金系の金属で構
成されているためO2ドライエッチではほとんどエッチン
グされることがないのに対し、エミッタ層４上部のベー
ス電極７で覆われない部分の絶縁膜14aは、第５図
（ｄ）に示すように薄くなる。
更に、この状態でイオンミリングによりエミッタ層４
上部のベース電極７を除去するが、この際、絶縁膜14a
もエッチング除去され、第５図（ｅ）に示すように、薄
くなったエミイッタ電極6aが露出する。
上部のベース電極７を除去するが、この際、絶縁膜14a
もエッチング除去され、第５図（ｅ）に示すように、薄
くなったエミイッタ電極6aが露出する。
上述した従来のHBTの構造は、第５図（ｃ）および
（ｄ）に示したように、ベース電極形成の際のリフトオ
フ工程でベース電極にバリが発生しやすく、また、第５
図（ｅ）に示したように、スルーホール側のエミッタ電
極が薄くなりやすいことから、エミッタ電極とベース電
極との短絡，エミッタ電極の断線が起りやすいという問
題点がある。
（ｄ）に示したように、ベース電極形成の際のリフトオ
フ工程でベース電極にバリが発生しやすく、また、第５
図（ｅ）に示したように、スルーホール側のエミッタ電
極が薄くなりやすいことから、エミッタ電極とベース電
極との短絡，エミッタ電極の断線が起りやすいという問
題点がある。
本発明のエミッタトップ型のヘテロ接合型バイポーラ
トランジスタは、エミッタ層の側面に設けられた絶縁膜
側壁を介してエミッタ層に自己整合的に形成されたベー
ス電極がエミッタ層の全周に渡ってベース層の表面上に
形成され、エミッタ層の上面上に形成されたエミッタ電
極の上面がエミッタ電極を周辺を覆う絶縁膜の上面から
露出し、かつ、エミッタ配線層がエミッタ電極の上面を
覆う姿態を有してエミッタ電極に接続する構造を有して
いる。
トランジスタは、エミッタ層の側面に設けられた絶縁膜
側壁を介してエミッタ層に自己整合的に形成されたベー
ス電極がエミッタ層の全周に渡ってベース層の表面上に
形成され、エミッタ層の上面上に形成されたエミッタ電
極の上面がエミッタ電極を周辺を覆う絶縁膜の上面から
露出し、かつ、エミッタ配線層がエミッタ電極の上面を
覆う姿態を有してエミッタ電極に接続する構造を有して
いる。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例のエミッタトッ
プ型のヘテロ接合型バイポーラトランジスタの平面配置
図、第１図（ｂ）は第１図（ａ）におけるBB′線の矢視
図である。
プ型のヘテロ接合型バイポーラトランジスタの平面配置
図、第１図（ｂ）は第１図（ａ）におけるBB′線の矢視
図である。
ｎ型GaAsコレクタ層2,p型GaAsベース層3,n型AlGaAs/G
aAsエミッタ層４は半絶縁性GaAs基板１上にエピタキシ
ャル成長法により形成されており、素子間絶縁および素
子寸法を規定するため不要部分はプロトンイオン注入の
ダメージにより高抵抗化してプロトンイオン注入のダメ
ージ層５となる。
aAsエミッタ層４は半絶縁性GaAs基板１上にエピタキシ
ャル成長法により形成されており、素子間絶縁および素
子寸法を規定するため不要部分はプロトンイオン注入の
ダメージにより高抵抗化してプロトンイオン注入のダメ
ージ層５となる。
エミッタ電極６はベース層３を露出する際に同時に加
工するため、エミッタ層４と同じ平面形状になってい
る。なお、この加工の際の目合せずれによるエミッタサ
イズの減小を防ぐため、エミッタ電極６は注入ダメージ
層５の幅よりも目合せずれを許容できる程度（例えば１
μｍ以上）両端が長くなっている。従って、エミッタ長
lEは注入ダメージ層５の間隔で規定される。
工するため、エミッタ層４と同じ平面形状になってい
る。なお、この加工の際の目合せずれによるエミッタサ
イズの減小を防ぐため、エミッタ電極６は注入ダメージ
層５の幅よりも目合せずれを許容できる程度（例えば１
μｍ以上）両端が長くなっている。従って、エミッタ長
lEは注入ダメージ層５の間隔で規定される。
ベース電極７は、エミッタ層４周辺全体にSiO2側壁15
を介して自己整合による微小な間隔を保って形成されて
いる。コレクタ電極８は、エミッタ層４の両脇のベース
層３をエッチングして部分的にコレクタ層２を露出させ
た面の一部分上に形成されている。
を介して自己整合による微小な間隔を保って形成されて
いる。コレクタ電極８は、エミッタ層４の両脇のベース
層３をエッチングして部分的にコレクタ層２を露出させ
た面の一部分上に形成されている。
GaAs基板表面はSiO2等の層間絶縁膜13で覆われてお
り、コレクタ配線層11とコレクタ電極８およびベース配
線層10とベース電極７は各々層間絶縁膜13に設けられた
スルーホール12を介して接続されているのに対し、エミ
ッタ配線層９は平坦な層間絶縁膜13の上に露出したエミ
ッタ電極６の全面を覆う形で接続されている。
り、コレクタ配線層11とコレクタ電極８およびベース配
線層10とベース電極７は各々層間絶縁膜13に設けられた
スルーホール12を介して接続されているのに対し、エミ
ッタ配線層９は平坦な層間絶縁膜13の上に露出したエミ
ッタ電極６の全面を覆う形で接続されている。
第２図は本実施例のHBTと従来のHBTとを比較するため
の図であり、第１図（ａ）におけるBB′線に相当する部
分の工程順矢視図である。
の図であり、第１図（ａ）におけるBB′線に相当する部
分の工程順矢視図である。
絶縁膜14,エミッタ電極6,エミッタ層４を加工してベ
ース層３を露出する工程までは、従来例と同じである。
また、エミッタ層４とベース電極７との間隔を微小に保
つ手法も、従来例と同様にSiO2側壁15を用いる。
ース層３を露出する工程までは、従来例と同じである。
また、エミッタ層４とベース電極７との間隔を微小に保
つ手法も、従来例と同様にSiO2側壁15を用いる。
第２図（ａ）はその後フォトレジスト16をパターンニ
ングしてベース電極７を真空蒸着した直後の図である。
この時のフォトレジストパターンは従来のようにエミッ
タ層４と交差する部分がないので、フォトレジストの側
面形状は平坦な部分での露光，現像条件のみを考慮すれ
ば良く、比較的垂直な側面形状が得られる。従って、従
来に比べバリ状のベース電極7aの発生は起りにくくな
る。
ングしてベース電極７を真空蒸着した直後の図である。
この時のフォトレジストパターンは従来のようにエミッ
タ層４と交差する部分がないので、フォトレジストの側
面形状は平坦な部分での露光，現像条件のみを考慮すれ
ば良く、比較的垂直な側面形状が得られる。従って、従
来に比べバリ状のベース電極7aの発生は起りにくくな
る。
次に、リフトオフ処理によりフォトレジスト16上のベ
ース電極７を除去した後、エミッタ電極６上部の不要な
ベース電極７を除去するためにフォトレジスト17を塗布
して平坦化し、O2ドライエッチでエッチバックを行な
い、エミッタ層４上部を露出させる。この時、第２図
（ｂ）に示すように、エミッタ層４上部は全面がベース
電極７で覆われているので従来のように絶縁膜14が部分
的に薄くなることはない。
ース電極７を除去した後、エミッタ電極６上部の不要な
ベース電極７を除去するためにフォトレジスト17を塗布
して平坦化し、O2ドライエッチでエッチバックを行な
い、エミッタ層４上部を露出させる。この時、第２図
（ｂ）に示すように、エミッタ層４上部は全面がベース
電極７で覆われているので従来のように絶縁膜14が部分
的に薄くなることはない。
従って、イオンミリングによりエミッタ層４上部のベ
ース電極７を除去しても、第２図（ｃ）に示すようにエ
ミッタ電極６の一部が露出することはなく、エミッタ電
極６が部分的に薄くなる危惧はなくなる。しかしなが
ら、微細なエミッタ電極６上にスルーホール12を設ける
ことは困難であり、また、従来のようなスルーホール12
によるエミッタ配線層９への接続は出来ない。
ース電極７を除去しても、第２図（ｃ）に示すようにエ
ミッタ電極６の一部が露出することはなく、エミッタ電
極６が部分的に薄くなる危惧はなくなる。しかしなが
ら、微細なエミッタ電極６上にスルーホール12を設ける
ことは困難であり、また、従来のようなスルーホール12
によるエミッタ配線層９への接続は出来ない。
そこで、第２図（ｄ），（ｅ）のような方法をとる。
即ち、エミッタの両脇のベース層３をエッチングしてコ
レクタ層（図示せず）を露出させコレクタ電極（図示せ
ず）を形成した後、全面にSiO2膜等からなる層間絶縁膜
13を成長させる。次に、第２図（ｄ）に示すように、フ
ォトレジスト18を塗布して平坦化し、CF4とO2の混合ガ
ス等によりフォトレジスト18と層間絶縁膜13とが同じエ
ッチングレートになる条件でエッチバックを行ない、エ
ミッタ電極６を完全に露出させる。
即ち、エミッタの両脇のベース層３をエッチングしてコ
レクタ層（図示せず）を露出させコレクタ電極（図示せ
ず）を形成した後、全面にSiO2膜等からなる層間絶縁膜
13を成長させる。次に、第２図（ｄ）に示すように、フ
ォトレジスト18を塗布して平坦化し、CF4とO2の混合ガ
ス等によりフォトレジスト18と層間絶縁膜13とが同じエ
ッチングレートになる条件でエッチバックを行ない、エ
ミッタ電極６を完全に露出させる。
その後、第２図（ｅ）に示すように、ベース電極7,コ
レクタ電極（図示せず）に対するスルーホール12を開孔
してから全面に配線層用の金属膜を蒸着し、これをパタ
ーンニングしてエミッタ配線層9,ベース配線層10,コレ
クタ配線層（図示せず）を形成することにより、第１図
に示す構造のHBTが完成する。
レクタ電極（図示せず）に対するスルーホール12を開孔
してから全面に配線層用の金属膜を蒸着し、これをパタ
ーンニングしてエミッタ配線層9,ベース配線層10,コレ
クタ配線層（図示せず）を形成することにより、第１図
に示す構造のHBTが完成する。
このようなエミッタ電極へのコンタクトの方法は、エ
ミッタ配線の電流容量不足を補うのにも有効である。即
ち、従来構造のエミッタ配線の電流容量はエミッタ電極
により制限されるが、エミッタ層の微細化が進むにつれ
てエミッタ電極自体も微細化され、電流容量不足の問題
が生じる。しかしながら、本実施例の構造においては、
エミッタ電極の全面にエミッタ配線層が覆うような形で
コンタクトをとるので電流容量はむしろエミッタ配線層
で決定される。このエミッタ配線層は例えば金メッキで
形成することも可能で１μｍ以上の厚い金配線を形成す
ることが出来るので、配線による電流不足はほとんど考
慮する必要がなくなる。
ミッタ配線の電流容量不足を補うのにも有効である。即
ち、従来構造のエミッタ配線の電流容量はエミッタ電極
により制限されるが、エミッタ層の微細化が進むにつれ
てエミッタ電極自体も微細化され、電流容量不足の問題
が生じる。しかしながら、本実施例の構造においては、
エミッタ電極の全面にエミッタ配線層が覆うような形で
コンタクトをとるので電流容量はむしろエミッタ配線層
で決定される。このエミッタ配線層は例えば金メッキで
形成することも可能で１μｍ以上の厚い金配線を形成す
ることが出来るので、配線による電流不足はほとんど考
慮する必要がなくなる。
第３図（ａ）は本発明の第２の実施例のHBTの平面配
置図、第３図（ｂ）は第３図（ａ）におけるCC′線の矢
視図である。
置図、第３図（ｂ）は第３図（ａ）におけるCC′線の矢
視図である。
ｎ型GaAsコレクタ層2,p型GaAsベース層3,n型AlGaAs/G
aAsエミッタ層４は半絶縁性GaAs基板１上にエピタキシ
ャル成長法により形成されており、素子間絶縁および素
子寸法を規定するために不要部分はプロトンイオン注入
のダメージにより高抵抗化してプロトンイオン注入ダメ
ージ層５となる。
aAsエミッタ層４は半絶縁性GaAs基板１上にエピタキシ
ャル成長法により形成されており、素子間絶縁および素
子寸法を規定するために不要部分はプロトンイオン注入
のダメージにより高抵抗化してプロトンイオン注入ダメ
ージ層５となる。
ベース電極７は、エミッタ層４周辺全体にSiO2側壁15
を介して自己整合による微小な間隔を保って形成されて
いる。コレクタ電極８は、エミッタ層４の両脇のベース
層３をエッチングして部分的にコレクタ層２を露出させ
た面の一部分上に形成されている。
を介して自己整合による微小な間隔を保って形成されて
いる。コレクタ電極８は、エミッタ層４の両脇のベース
層３をエッチングして部分的にコレクタ層２を露出させ
た面の一部分上に形成されている。
GaAs基板表面はSiO2等の層間絶縁膜13で覆われてお
り、コレクタ配線層11とコレクタ電極８およびベース配
線層10とベース電極７は各々層間絶縁膜13に設けられた
スルーホール12を介して接続されているのに対し、エミ
ッタ配線層９は平坦な層間絶縁膜13の上に露出したエミ
ッタ電極６の全面を覆う形で接続されている。
り、コレクタ配線層11とコレクタ電極８およびベース配
線層10とベース電極７は各々層間絶縁膜13に設けられた
スルーホール12を介して接続されているのに対し、エミ
ッタ配線層９は平坦な層間絶縁膜13の上に露出したエミ
ッタ電極６の全面を覆う形で接続されている。
第１の実施例では、エミッタ電極６およびエミッタ層
４の加工の際の目合せずれによるエミッタサイズのばら
つきを防ぐため、エミッタ電極６は注入ダメージ層５の
幅より両端を長くしたのに対し、本実施例では、エミッ
タ電極６の両端を注入ダメージ層５の幅より短くしてあ
り、エミッタ長lEは注入ダメージ層５の間隔ではなくエ
ミッタ電極６の長さにより規定される。
４の加工の際の目合せずれによるエミッタサイズのばら
つきを防ぐため、エミッタ電極６は注入ダメージ層５の
幅より両端を長くしたのに対し、本実施例では、エミッ
タ電極６の両端を注入ダメージ層５の幅より短くしてあ
り、エミッタ長lEは注入ダメージ層５の間隔ではなくエ
ミッタ電極６の長さにより規定される。
この構造では、エミッタ層４に対し自己整合的に形成
されるベース電極７は、エミッタ層４の両脇のみではな
く、エミッタ層４の周辺全体でベース層３とのコンタク
トをとることになる。従って、エミッタ面積が同じ場
合、エミッタ層４周囲長が長くなり、特にlEが短いトラ
ンジスタにおいて、高電流密度動作や高周波動作に対し
有利になる。
されるベース電極７は、エミッタ層４の両脇のみではな
く、エミッタ層４の周辺全体でベース層３とのコンタク
トをとることになる。従って、エミッタ面積が同じ場
合、エミッタ層４周囲長が長くなり、特にlEが短いトラ
ンジスタにおいて、高電流密度動作や高周波動作に対し
有利になる。
以上説明したように本発明のエミッタトップ型のヘテ
ロ接合型バイポーラトランジスタは、ベース電極をエミ
ッタ層の周辺全体に渡って自己整合的に形成し、エミッ
タ配線層とエミッタ電極とのコンタクトをエミッタ層で
電極表面全体に自己整合的に形成することにより、ベー
ス電極形成におけるバリ状のベース電極の発生を抑え、
エミッタ電極が局部的に薄くなることがなく、エミッタ
電極とベース電極との短絡，エミッタ電極の断線の抑止
に対し効果がある。
ロ接合型バイポーラトランジスタは、ベース電極をエミ
ッタ層の周辺全体に渡って自己整合的に形成し、エミッ
タ配線層とエミッタ電極とのコンタクトをエミッタ層で
電極表面全体に自己整合的に形成することにより、ベー
ス電極形成におけるバリ状のベース電極の発生を抑え、
エミッタ電極が局部的に薄くなることがなく、エミッタ
電極とベース電極との短絡，エミッタ電極の断線の抑止
に対し効果がある。
【図面の簡単な説明】 第１図（ａ）は本発明の第１の実施例の平面配置図、第
１図（ｂ）は第１図（ａ）におけるBB′線の矢視図、第
２図（ａ）〜（ｅ）は第１図（ａ）におけるBB′線に相
当する部分の工程順矢視図、第３図（ａ）は第２の実施
例の平面配置図、第３図（ｂ）は第３図（ａ）における
CC′線の矢視図、第４図（ａ）は従来のHBTの平面配置
図、第４図（ｂ）は第４図（ａ）におけるAA′線の矢視
図、第５図（ａ）〜（ｅ）は第４図（ａ）におけるAA′
線に相当する部分の工程順矢視図である。 １……半絶縁性GaAs基板、２……ｎ型GaAsコレクタ層、
３……ｐ型GaAsベース層、４……ｎ型AlGaAs/GaAsエミ
ッタ層、５……プロトンイオン注入ダメージ層、6,6a…
…エミッタ電極、7,7a……ベース電極、８……コレクタ
電極、９……エミッタ配線層、10……ベース配線層、11
……コレクタ配線層、12……スルーホール、13……層間
絶縁膜、14,14a……絶縁膜、15……SiO2側壁、16,17,18
……フォトレジスト。
１図（ｂ）は第１図（ａ）におけるBB′線の矢視図、第
２図（ａ）〜（ｅ）は第１図（ａ）におけるBB′線に相
当する部分の工程順矢視図、第３図（ａ）は第２の実施
例の平面配置図、第３図（ｂ）は第３図（ａ）における
CC′線の矢視図、第４図（ａ）は従来のHBTの平面配置
図、第４図（ｂ）は第４図（ａ）におけるAA′線の矢視
図、第５図（ａ）〜（ｅ）は第４図（ａ）におけるAA′
線に相当する部分の工程順矢視図である。 １……半絶縁性GaAs基板、２……ｎ型GaAsコレクタ層、
３……ｐ型GaAsベース層、４……ｎ型AlGaAs/GaAsエミ
ッタ層、５……プロトンイオン注入ダメージ層、6,6a…
…エミッタ電極、7,7a……ベース電極、８……コレクタ
電極、９……エミッタ配線層、10……ベース配線層、11
……コレクタ配線層、12……スルーホール、13……層間
絶縁膜、14,14a……絶縁膜、15……SiO2側壁、16,17,18
……フォトレジスト。
Claims (1)
- 【請求項１】コレクタ層，ベース層，エミッタ層の各層
がエピタキシャル成長により形成されたヘテロ接合型バ
イポーラトランジスタにおいて、前記エミッタ層の側面
に設けられた絶縁膜側壁を介して該エミッタ層に自己整
合的に形成されたベース電極が該エミッタ層の全周に渡
って前記ベース層の表面上に形成され、前記エミッタ層
の上面上に形成されたエミッタ電極の上面が該エミッタ
電極の周辺を覆う絶縁膜の上面から露出し、かつ、エミ
ッタ配線層が前記エミッタ電極の上面を覆う姿態を有し
て該エミッタ電極に接続することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201631A JP2550715B2 (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201631A JP2550715B2 (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364928A JPH0364928A (ja) | 1991-03-20 |
| JP2550715B2 true JP2550715B2 (ja) | 1996-11-06 |
Family
ID=16444276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201631A Expired - Fee Related JP2550715B2 (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550715B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637658A (en) * | 1979-09-05 | 1981-04-11 | Hitachi Ltd | Semiconductor device |
| JPS6365670A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | バイポ−ラトランジスタの製造方法 |
-
1989
- 1989-08-02 JP JP1201631A patent/JP2550715B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364928A (ja) | 1991-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |