JP3420475B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシリコン基板上に化合物半導体から成る
活性層を形成した半導体装置の製造方法に関する。 【０００２】 【従来の技術および発明が解決しようとする課題】化合
物半導体を用いたＭＥＳＦＥＴなどは、携帯電話などの
急速な市場拡大に伴ってその需要が著しく増加してい
る。このような化合物半導体を用いた半導体装置は、通
常は化合物半導体基板上に形成されるが、化合物半導体
は大口径化が困難であり、大口径化が可能なシリコン基
板を用いることが注目されている。 【０００３】ところが、基板としてシリコン基板を用い
ると、化合物半導体層をエピタキシャル成長させる際
に、シリコン基板からバッファー層にシリコンがオート
ドープし、化合物半導体層が低抵抗化して動作領域周辺
の寄生容量が大きくなり、トランジスタの動作速度が遅
くなって高周波特性が悪化するという問題があった。ま
た、シリコン基板の抵抗率は、高くても１×１０3 〜１
０4 Ωｃｍ程度であり、電極を形成するための下地層と
しては絶縁性が不十分であるという問題があった。 【０００４】そこで、特開平８−５１１２１号公報で
は、図５に示すように、シリコン基板５１上にバッファ
ー層５２を形成し、このバッファー層５２上にメサ状に
活性層５３を形成して、このメサ状の活性層５３の表面
部以外の領域に窒化シリコン（ＳｉＮx ）膜などから成
る絶縁膜５７を形成し、この活性層５３の表面部から絶
縁膜５７上にかけてゲート電極５５やソース・ドレイン
電極５６などの配線材料を形成した半導体装置が開示さ
れている。 【０００５】この半導体装置は、図６に示すように、シ
リコン基板５１上に、ＧａＡｓやＡｌＧａＡｓなどから
成るバッファ層５２と活性層５３をエピタキシャル成長
させて、活性層５３の一部にレジスト膜５８を塗布し
（同図（ａ）参照）、次に素子分離のために活性層５３
がメサ状に残るように他の部分をエッチング除去し（同
図（ｂ）参照）、次にレジスト膜５８を除去して基板５
１上の全面に窒化シリコン膜などから成る絶縁膜５７を
ＣＶＤ法などで形成し（同図（ｃ）参照）、次に絶縁膜
５７上にレジスト膜５９を塗布して、フォトリソグラフ
ィーおよびエッチングにより、活性層５３上の絶縁膜５
７をエッチング除去することにより形成することが開示
されている。この絶縁膜５７のエッチングは、ドライエ
ッチングやウエットエッチングで行われる。その後、活
性層５３の露出部分から絶縁膜５７上にかけてゲート電
極５５やソース・ドレイン電極５６を形成する（図５参
照）。 【０００６】ところが、この従来の半導体装置の製造方
法では、活性層５３がメサ状に残るように他の部分をエ
ッチング除去して、メサ状部上のレジスト膜５８を除去
し、さらに基板５１上の全面に絶縁膜５７を形成した後
に、この絶縁膜５７上にレジスト膜５９を塗布して、活
性層５３上の絶縁膜５７をエッチング除去することか
ら、この絶縁膜５７を形成するための工程数が多くなる
という問題があった。 【０００７】また、この従来の半導体装置の製造方法で
は、基板５１上の全面に絶縁膜５７を形成した後に、こ
の絶縁膜５７上にレジスト膜５９を塗布して、ドライエ
ッチング法やウエットエッチング法で活性層５３上の絶
縁膜５７を除去することから、絶縁膜５７の端部５７ａ
が切り立ってエッチングされ、後工程で活性層５３上か
ら絶縁膜５７上にかけて形成されるゲート電極５５やソ
ース・ドレイン電極５６に断線などを誘発しやすくなる
という問題があった。 【０００８】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、活性層の一部が露出するよう
に絶縁膜を形成する際の工程数が多く、また絶縁膜の一
部を除去した端部が切り立ってゲート電極やソース・ド
レイン電極が断線しやすくなるという従来方法の問題点
を解消した半導体装置の製造方法を提供することを目的
とする。 【０００９】 【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法では、シリコン
基板上にガリウム砒素やアルミニウムガリウム砒素から
なるバッファ層と活性層を積層して形成し、この活性層
の一部が帯状に残るようにこの活性層の他の部分をエッ
チングした後、この活性層上にゲート電極を形成する半
導体装置の製造方法において、前記活性層の他の部分を
過酸化水素水と水の混合液でメサエッチングした後、こ
のエッチングの際に使用したマスク材料を残したまま前
記シリコン基板上に絶縁膜を被着形成することによって
前記活性層の頂部近傍の側壁部には絶縁膜を薄く被着形
成し、しかる後このマスク材料を除去してこのマスク材
料上に被着した前記絶縁膜の一部を除去し、次いで前記
活性層上に前記ゲート電極を形成する。 【００１０】 【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。図１は、本発明に係る製造方法により
製造される半導体装置を示す平面図であり、図２は図１
のＡ−Ａ’線断面図である。図１および図２において、
１はシリコン基板、２はバッファー層、３は活性層、４
はコンタクト層、５はゲート電極、６はソース・ドレイ
ン電極である。 【００１１】シリコン基板１は（１００）面にそって切
り出された比抵抗が1 ×１０3 〜１０4 Ωｃｍ程度の高
抵抗シリコン基板が用いられる。バッファー層２はシリ
コン基板１と活性層３との格子定数の相違に基づくミス
フィット転位を減少させるために設けるものであり、
０．１〜５μｍ程度の厚みを有するガリウム砒素やアル
ミニウムガリウム砒素などから成る。活性層３はトラン
ジスタの動作領域として機能するものであり、キャリア
密度として１×１０16〜５×１０17ａｔｏｍｓ・ｃｍ-3
のｎ型半導体不純物を含有し、０．１〜２μｍ程度の厚
みを有するガリウム砒素やアルミニウムガリウム砒素な
どから成る。コンタクト層４はソース・ドレイン電極６
を活性層３にオーミックコンタクトさせるために設ける
ものであり、キャリア密度として１×１０18ａｔｏｍｓ
・ｃｍ-3以上のｎ型半導体不純物を含有する。このコン
タクト層４は、オーミックコンタクトを良好にするため
の層であり、コンタクト抵抗を充分低くできる場合は不
要である。 【００１２】ゲート電極５はＴｉとＡｌの二層膜などか
ら成り、Ｔｉは２００〜５００Å程度の厚みに、またＡ
ｌは３０００〜５０００Å程度の厚みに形成される。ソ
ース・ドレイン電極６は、ＡｕＧｅとＮｉとＡｕ等の積
層膜などから成り、ＡｕＧｅは５００〜１５００Åの厚
みに、Ｎｉは２００〜５００Åの厚みに、またＡｕは２
０００〜５０００Å程度の厚みに形成される。 【００１３】前記活性層３はバッファー層２上に帯状Ｍ
に形成され、この活性層３上からシリコン基板１上にか
けて櫛歯状のゲート電極５とソース・ドレイン電極６が
形成され、ゲート電極５の櫛歯部分の両側にソース・ド
レイン電極６の櫛歯部分が位置するように形成される。 【００１４】次に、本発明に係る半導体装置の製造方法
における絶縁膜８の形成工程を図３に示す。図３は図１
のＣ−Ｃ’線部分の断面図である。 【００１５】まず、図３（ａ）に示すように、シリコン
基板１上に、バッファー層２、活性層３、必要に応じて
コンタクト層４を形成し、通常のフォトリソグラフィを
用いて所望のメサ領域をフォトレジスト膜７で限定す
る。バッファー層２、活性層３、およびコンタクト層４
はＭＯＣＶＤ法やＭＢＥ法などで形成される。 【００１６】次に、図３（ｂ）に示すように、フォトレ
ジスト膜７をエッチングマスクとし、過酸化水素水と水
の混合液をエッチャントとし、コンタクト層４、活性層
３、およびバッファー層２の一部が帯状に残るようにエ
ッチングする。 【００１７】次に、図３（ｃ）に示すように、高周波ス
パッタリング法により、絶縁膜８を１０００〜５０００
Å程度の厚みに成膜する。この絶縁膜８はＳｉＮx 膜や
ＳｉＮy Ｏz などから成る。次のリフトオフ工程でレジ
スト膜７が剥離できるように、基板１の温度はレジスト
膜７のポストベーク温度以下とする。この場合、半導体
層２〜４はレジスト膜７よりも内側にくい込んでエッチ
ングされることから、半導体層２〜４の頂部近傍の側壁
部には絶縁膜８は薄く被着する。 【００１８】次に、図３（ｄ）に示すように、レジスト
膜７を剥離し、メサ部上の絶縁膜８をリフトオフする。 【００１９】このように、メサエッチングのレジスト膜
と絶縁膜８をパターニングするためのレジスト膜を共用
すると、フォトリソ工程を簡略化することができる。ま
た、メサエッチングのレジスト膜７を残したまま絶縁膜
８を被着形成することから、絶縁膜８の一部を除去した
端部が切り立たない。 【００２０】次に、絶縁膜８を形成した後の工程を図４
を用いて説明する。なお、図４は図１のＢ−Ｂ’線部分
の断面図である。まず、図４（ａ）に示すように、Ｓｉ
Ｏ2などから成る第２の絶縁膜９をプラズマＣＶＤ法な
どで、２０００〜５０００Å程度の厚みに成膜して、帯
状部の両側にフォトレジスト１０を塗布する。 【００２１】次に、図４（ｂ）に示すように、ＨＦ系エ
ッチング液にて、ＳｉＯ2 などから成る第２の絶縁膜９
をエッチングする。なお、この際、下地層の絶縁膜８
は、ＳｉＮx やＳｉＮy Ｏz などから成ることから、Ｓ
ｉＯ2 などから成る第２の絶縁膜９とエッチングの選択
性をもたせることができ、第２の絶縁膜９をオーバーエ
ッチングしても、化合物半導体から成るバッファー層２
まで貫通することはない。 【００２２】次に、図４（ｃ）に示すように、硫酸、過
酸化水素、水の混合液でリセスエッチングを行う。この
とき、コンタクト層４は完全に除去し、活性層３の膜厚
はそのキャリア密度、ゲート長Ｌｇなどによって所望の
動作周波数に応じて、エッチングを行う。 【００２３】次に、図４（ｄ）に示すように、ゲート電
極５を真空蒸着法により成膜する。このとき、活性層３
とショットキー接合するＴｉを２００〜５００Å成膜
し、続いてＡｌ電極を２０００〜５０００Å成膜する。
このＴｉは、ＳｉＮx またはＳｉＮy Ｏz などから成る
絶縁膜８との密着層としても機能する。 【００２４】次に、図４（ｅ）に示すように、レジスト
膜１０を剥離することによって、その上のゲート電極５
の材料をリフトオフする。 【００２５】次に、図４（ｆ）に示すように、基板１の
全面にＳｉＯ2 、ＳｉＮx 、ＳｉＮy Ｏz などの第３の
絶縁膜１１を１０００〜５０００Å程度の厚みに成膜す
る。また、ゲート電極５のパッドが形成される領域にコ
ンタクトホール１１ａを形成する。なお、図示されてい
ないが、ソース・ドレイン電極６を形成する部分にもコ
ンタクトホールを同時に形成する。 【００２６】次に、図４（ｇ）に示すように、コンタク
トホール１１ａ部分にゲート電極５のパッド１２を形成
する。このパッド１２は、ＡｕＧｅ、Ｎｉ、およびＡｕ
の積層膜などで構成され、ＡｕＧｅは５００〜１５００
Å程度の厚みに、Ｎｉは２００〜５００Å程度の厚み
に、またＡｕは２０００〜５０００Å程度の厚みに形成
される。このゲート電極５のパッド１２は、図示されて
いないが、ソース・ドレイン電極６と同時に形成される
ものである。 【００２７】次に、図４（ｈ）に示すように、パッド１
２などにＡｕメッキするために、ＳｉＯ2 、ＳｉＮx 、
ＳｉＮy Ｏz などの第３の絶縁膜１３を１０００〜５０
００Å程度の厚みに形成して、Ａｕ（不図示）を２〜５
μｍ電解メッキして、図１と図２に示すＴＦＴを完成さ
せる。 【００２８】 【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、シリコン基板上にガリウム砒素や
アルミニウムガリウム砒素からなるバッファ層と活性層
を積層して形成し、この活性層の一部が帯状に残るよう
にこの活性層の他の部分をエッチングした後、この活性
層上にゲート電極を形成する半導体装置の製造方法にお
いて、前記活性層の他の部分を過酸化水素水と水の混合
液でメサエッチングした後、このエッチングの際に使用
したマスク材料を残したまま前記シリコン基板上に絶縁
膜を被着形成することによって前記活性層の頂部近傍の
側壁部には絶縁膜を薄く被着形成し、しかる後このマス
ク材料を除去してこのマスク材料上に被着した前記絶縁
膜の一部を除去し、次いで前記活性層上に前記ゲート電
極を形成することから、絶縁膜をパターニングする工程
が簡略化される。また、メサエッチングのレジスト膜を
残したまま絶縁膜を被着形成することから、絶縁膜の端
部が切り立たず、ゲート電極やソース・ドレイン電極の
断線なども防止できる。
法に関し、特にシリコン基板上に化合物半導体から成る
活性層を形成した半導体装置の製造方法に関する。 【０００２】 【従来の技術および発明が解決しようとする課題】化合
物半導体を用いたＭＥＳＦＥＴなどは、携帯電話などの
急速な市場拡大に伴ってその需要が著しく増加してい
る。このような化合物半導体を用いた半導体装置は、通
常は化合物半導体基板上に形成されるが、化合物半導体
は大口径化が困難であり、大口径化が可能なシリコン基
板を用いることが注目されている。 【０００３】ところが、基板としてシリコン基板を用い
ると、化合物半導体層をエピタキシャル成長させる際
に、シリコン基板からバッファー層にシリコンがオート
ドープし、化合物半導体層が低抵抗化して動作領域周辺
の寄生容量が大きくなり、トランジスタの動作速度が遅
くなって高周波特性が悪化するという問題があった。ま
た、シリコン基板の抵抗率は、高くても１×１０3 〜１
０4 Ωｃｍ程度であり、電極を形成するための下地層と
しては絶縁性が不十分であるという問題があった。 【０００４】そこで、特開平８−５１１２１号公報で
は、図５に示すように、シリコン基板５１上にバッファ
ー層５２を形成し、このバッファー層５２上にメサ状に
活性層５３を形成して、このメサ状の活性層５３の表面
部以外の領域に窒化シリコン（ＳｉＮx ）膜などから成
る絶縁膜５７を形成し、この活性層５３の表面部から絶
縁膜５７上にかけてゲート電極５５やソース・ドレイン
電極５６などの配線材料を形成した半導体装置が開示さ
れている。 【０００５】この半導体装置は、図６に示すように、シ
リコン基板５１上に、ＧａＡｓやＡｌＧａＡｓなどから
成るバッファ層５２と活性層５３をエピタキシャル成長
させて、活性層５３の一部にレジスト膜５８を塗布し
（同図（ａ）参照）、次に素子分離のために活性層５３
がメサ状に残るように他の部分をエッチング除去し（同
図（ｂ）参照）、次にレジスト膜５８を除去して基板５
１上の全面に窒化シリコン膜などから成る絶縁膜５７を
ＣＶＤ法などで形成し（同図（ｃ）参照）、次に絶縁膜
５７上にレジスト膜５９を塗布して、フォトリソグラフ
ィーおよびエッチングにより、活性層５３上の絶縁膜５
７をエッチング除去することにより形成することが開示
されている。この絶縁膜５７のエッチングは、ドライエ
ッチングやウエットエッチングで行われる。その後、活
性層５３の露出部分から絶縁膜５７上にかけてゲート電
極５５やソース・ドレイン電極５６を形成する（図５参
照）。 【０００６】ところが、この従来の半導体装置の製造方
法では、活性層５３がメサ状に残るように他の部分をエ
ッチング除去して、メサ状部上のレジスト膜５８を除去
し、さらに基板５１上の全面に絶縁膜５７を形成した後
に、この絶縁膜５７上にレジスト膜５９を塗布して、活
性層５３上の絶縁膜５７をエッチング除去することか
ら、この絶縁膜５７を形成するための工程数が多くなる
という問題があった。 【０００７】また、この従来の半導体装置の製造方法で
は、基板５１上の全面に絶縁膜５７を形成した後に、こ
の絶縁膜５７上にレジスト膜５９を塗布して、ドライエ
ッチング法やウエットエッチング法で活性層５３上の絶
縁膜５７を除去することから、絶縁膜５７の端部５７ａ
が切り立ってエッチングされ、後工程で活性層５３上か
ら絶縁膜５７上にかけて形成されるゲート電極５５やソ
ース・ドレイン電極５６に断線などを誘発しやすくなる
という問題があった。 【０００８】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、活性層の一部が露出するよう
に絶縁膜を形成する際の工程数が多く、また絶縁膜の一
部を除去した端部が切り立ってゲート電極やソース・ド
レイン電極が断線しやすくなるという従来方法の問題点
を解消した半導体装置の製造方法を提供することを目的
とする。 【０００９】 【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法では、シリコン
基板上にガリウム砒素やアルミニウムガリウム砒素から
なるバッファ層と活性層を積層して形成し、この活性層
の一部が帯状に残るようにこの活性層の他の部分をエッ
チングした後、この活性層上にゲート電極を形成する半
導体装置の製造方法において、前記活性層の他の部分を
過酸化水素水と水の混合液でメサエッチングした後、こ
のエッチングの際に使用したマスク材料を残したまま前
記シリコン基板上に絶縁膜を被着形成することによって
前記活性層の頂部近傍の側壁部には絶縁膜を薄く被着形
成し、しかる後このマスク材料を除去してこのマスク材
料上に被着した前記絶縁膜の一部を除去し、次いで前記
活性層上に前記ゲート電極を形成する。 【００１０】 【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。図１は、本発明に係る製造方法により
製造される半導体装置を示す平面図であり、図２は図１
のＡ−Ａ’線断面図である。図１および図２において、
１はシリコン基板、２はバッファー層、３は活性層、４
はコンタクト層、５はゲート電極、６はソース・ドレイ
ン電極である。 【００１１】シリコン基板１は（１００）面にそって切
り出された比抵抗が1 ×１０3 〜１０4 Ωｃｍ程度の高
抵抗シリコン基板が用いられる。バッファー層２はシリ
コン基板１と活性層３との格子定数の相違に基づくミス
フィット転位を減少させるために設けるものであり、
０．１〜５μｍ程度の厚みを有するガリウム砒素やアル
ミニウムガリウム砒素などから成る。活性層３はトラン
ジスタの動作領域として機能するものであり、キャリア
密度として１×１０16〜５×１０17ａｔｏｍｓ・ｃｍ-3
のｎ型半導体不純物を含有し、０．１〜２μｍ程度の厚
みを有するガリウム砒素やアルミニウムガリウム砒素な
どから成る。コンタクト層４はソース・ドレイン電極６
を活性層３にオーミックコンタクトさせるために設ける
ものであり、キャリア密度として１×１０18ａｔｏｍｓ
・ｃｍ-3以上のｎ型半導体不純物を含有する。このコン
タクト層４は、オーミックコンタクトを良好にするため
の層であり、コンタクト抵抗を充分低くできる場合は不
要である。 【００１２】ゲート電極５はＴｉとＡｌの二層膜などか
ら成り、Ｔｉは２００〜５００Å程度の厚みに、またＡ
ｌは３０００〜５０００Å程度の厚みに形成される。ソ
ース・ドレイン電極６は、ＡｕＧｅとＮｉとＡｕ等の積
層膜などから成り、ＡｕＧｅは５００〜１５００Åの厚
みに、Ｎｉは２００〜５００Åの厚みに、またＡｕは２
０００〜５０００Å程度の厚みに形成される。 【００１３】前記活性層３はバッファー層２上に帯状Ｍ
に形成され、この活性層３上からシリコン基板１上にか
けて櫛歯状のゲート電極５とソース・ドレイン電極６が
形成され、ゲート電極５の櫛歯部分の両側にソース・ド
レイン電極６の櫛歯部分が位置するように形成される。 【００１４】次に、本発明に係る半導体装置の製造方法
における絶縁膜８の形成工程を図３に示す。図３は図１
のＣ−Ｃ’線部分の断面図である。 【００１５】まず、図３（ａ）に示すように、シリコン
基板１上に、バッファー層２、活性層３、必要に応じて
コンタクト層４を形成し、通常のフォトリソグラフィを
用いて所望のメサ領域をフォトレジスト膜７で限定す
る。バッファー層２、活性層３、およびコンタクト層４
はＭＯＣＶＤ法やＭＢＥ法などで形成される。 【００１６】次に、図３（ｂ）に示すように、フォトレ
ジスト膜７をエッチングマスクとし、過酸化水素水と水
の混合液をエッチャントとし、コンタクト層４、活性層
３、およびバッファー層２の一部が帯状に残るようにエ
ッチングする。 【００１７】次に、図３（ｃ）に示すように、高周波ス
パッタリング法により、絶縁膜８を１０００〜５０００
Å程度の厚みに成膜する。この絶縁膜８はＳｉＮx 膜や
ＳｉＮy Ｏz などから成る。次のリフトオフ工程でレジ
スト膜７が剥離できるように、基板１の温度はレジスト
膜７のポストベーク温度以下とする。この場合、半導体
層２〜４はレジスト膜７よりも内側にくい込んでエッチ
ングされることから、半導体層２〜４の頂部近傍の側壁
部には絶縁膜８は薄く被着する。 【００１８】次に、図３（ｄ）に示すように、レジスト
膜７を剥離し、メサ部上の絶縁膜８をリフトオフする。 【００１９】このように、メサエッチングのレジスト膜
と絶縁膜８をパターニングするためのレジスト膜を共用
すると、フォトリソ工程を簡略化することができる。ま
た、メサエッチングのレジスト膜７を残したまま絶縁膜
８を被着形成することから、絶縁膜８の一部を除去した
端部が切り立たない。 【００２０】次に、絶縁膜８を形成した後の工程を図４
を用いて説明する。なお、図４は図１のＢ−Ｂ’線部分
の断面図である。まず、図４（ａ）に示すように、Ｓｉ
Ｏ2などから成る第２の絶縁膜９をプラズマＣＶＤ法な
どで、２０００〜５０００Å程度の厚みに成膜して、帯
状部の両側にフォトレジスト１０を塗布する。 【００２１】次に、図４（ｂ）に示すように、ＨＦ系エ
ッチング液にて、ＳｉＯ2 などから成る第２の絶縁膜９
をエッチングする。なお、この際、下地層の絶縁膜８
は、ＳｉＮx やＳｉＮy Ｏz などから成ることから、Ｓ
ｉＯ2 などから成る第２の絶縁膜９とエッチングの選択
性をもたせることができ、第２の絶縁膜９をオーバーエ
ッチングしても、化合物半導体から成るバッファー層２
まで貫通することはない。 【００２２】次に、図４（ｃ）に示すように、硫酸、過
酸化水素、水の混合液でリセスエッチングを行う。この
とき、コンタクト層４は完全に除去し、活性層３の膜厚
はそのキャリア密度、ゲート長Ｌｇなどによって所望の
動作周波数に応じて、エッチングを行う。 【００２３】次に、図４（ｄ）に示すように、ゲート電
極５を真空蒸着法により成膜する。このとき、活性層３
とショットキー接合するＴｉを２００〜５００Å成膜
し、続いてＡｌ電極を２０００〜５０００Å成膜する。
このＴｉは、ＳｉＮx またはＳｉＮy Ｏz などから成る
絶縁膜８との密着層としても機能する。 【００２４】次に、図４（ｅ）に示すように、レジスト
膜１０を剥離することによって、その上のゲート電極５
の材料をリフトオフする。 【００２５】次に、図４（ｆ）に示すように、基板１の
全面にＳｉＯ2 、ＳｉＮx 、ＳｉＮy Ｏz などの第３の
絶縁膜１１を１０００〜５０００Å程度の厚みに成膜す
る。また、ゲート電極５のパッドが形成される領域にコ
ンタクトホール１１ａを形成する。なお、図示されてい
ないが、ソース・ドレイン電極６を形成する部分にもコ
ンタクトホールを同時に形成する。 【００２６】次に、図４（ｇ）に示すように、コンタク
トホール１１ａ部分にゲート電極５のパッド１２を形成
する。このパッド１２は、ＡｕＧｅ、Ｎｉ、およびＡｕ
の積層膜などで構成され、ＡｕＧｅは５００〜１５００
Å程度の厚みに、Ｎｉは２００〜５００Å程度の厚み
に、またＡｕは２０００〜５０００Å程度の厚みに形成
される。このゲート電極５のパッド１２は、図示されて
いないが、ソース・ドレイン電極６と同時に形成される
ものである。 【００２７】次に、図４（ｈ）に示すように、パッド１
２などにＡｕメッキするために、ＳｉＯ2 、ＳｉＮx 、
ＳｉＮy Ｏz などの第３の絶縁膜１３を１０００〜５０
００Å程度の厚みに形成して、Ａｕ（不図示）を２〜５
μｍ電解メッキして、図１と図２に示すＴＦＴを完成さ
せる。 【００２８】 【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、シリコン基板上にガリウム砒素や
アルミニウムガリウム砒素からなるバッファ層と活性層
を積層して形成し、この活性層の一部が帯状に残るよう
にこの活性層の他の部分をエッチングした後、この活性
層上にゲート電極を形成する半導体装置の製造方法にお
いて、前記活性層の他の部分を過酸化水素水と水の混合
液でメサエッチングした後、このエッチングの際に使用
したマスク材料を残したまま前記シリコン基板上に絶縁
膜を被着形成することによって前記活性層の頂部近傍の
側壁部には絶縁膜を薄く被着形成し、しかる後このマス
ク材料を除去してこのマスク材料上に被着した前記絶縁
膜の一部を除去し、次いで前記活性層上に前記ゲート電
極を形成することから、絶縁膜をパターニングする工程
が簡略化される。また、メサエッチングのレジスト膜を
残したまま絶縁膜を被着形成することから、絶縁膜の端
部が切り立たず、ゲート電極やソース・ドレイン電極の
断線なども防止できる。
【図面の簡単な説明】
【図１】本発明に係る製造方法により製造される半導体
装置の平面図である。 【図２】図１のＡ−Ａ’線断面図である。 【図３】本発明に係る半導体装置の製造方法の一工程を
示す図である。 【図４】本発明に係る半導体装置の製造方法の他の工程
を示す図である。 【図５】従来の半導体装置を示す図である。 【図６】従来の他の半導体装置の製造工程を示す図であ
る。 【符号の説明】 １………シリコン基板、２………バッファ層、３………
活性層、４………コンタクト層、５………ゲート電極、
６………ソース・ドレイン電極、７………レジスト膜、
８………絶縁膜
装置の平面図である。 【図２】図１のＡ−Ａ’線断面図である。 【図３】本発明に係る半導体装置の製造方法の一工程を
示す図である。 【図４】本発明に係る半導体装置の製造方法の他の工程
を示す図である。 【図５】従来の半導体装置を示す図である。 【図６】従来の他の半導体装置の製造工程を示す図であ
る。 【符号の説明】 １………シリコン基板、２………バッファ層、３………
活性層、４………コンタクト層、５………ゲート電極、
６………ソース・ドレイン電極、７………レジスト膜、
８………絶縁膜
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 シリコン基板上にガリウム砒素やアルミ
ニウムガリウム砒素からなるバッファ層と活性層を積層
して形成し、この活性層の一部が帯状に残るようにこの
活性層の他の部分をエッチングした後、この活性層上に
ゲート電極を形成する半導体装置の製造方法において、
前記活性層の他の部分を過酸化水素水と水の混合液でメ
サエッチングした後、このエッチングの際に使用したマ
スク材料を残したまま前記シリコン基板上に絶縁膜を被
着形成することによって前記活性層の頂部近傍の側壁部
には絶縁膜を薄く被着形成し、しかる後このマスク材料
を除去してこのマスク材料上に被着した前記絶縁膜の一
部を除去し、次いで前記活性層上に前記ゲート電極を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20501297A JP3420475B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20501297A JP3420475B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154525A JPH1154525A (ja) | 1999-02-26 |
| JP3420475B2 true JP3420475B2 (ja) | 2003-06-23 |
Family
ID=16499996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20501297A Expired - Fee Related JP3420475B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420475B2 (ja) |
-
1997
- 1997-07-30 JP JP20501297A patent/JP3420475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154525A (ja) | 1999-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |