JPH0571171B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に化
合物半導体を用いたヘテロ接合バイポーラトラン
ジスタの製造方法に関するものである。

（従来の技術） 近年、半導体装置は、高集積化、高速化に向け
て、精力的な研究開発が進められている。特に、
化合物半導体等のヘテロ接合を利用したバイポー
ラトランジスタ（以下、HBTと称す）は、エミ
ツタ注入効率が高く、高利得かつ高速化が期待さ
れ次世代の半導体素子として注目されている。こ
のHBTは、分子線エピタキシヤル成長法、有機
金属熱分解気相成長法等により、化合物半導体の
薄膜多層結晶成長技術の進展に伴い、その実現が
可能となつた。

このHBTの製造においてはHBTの本来的に有
する高速性を最大限に引き出すため、及び、高集
積化のため微細電極の形成技術及び電極間の距離
を微細化する技術が極めて重要となる。即ち、例
えば、ベース電極とエミツタ領域の間隔の微小化
及びエミツタ領域の微細化は、それぞれベース寄
生抵抗の軽減及びエミツタ容量充電時間の短縮が
計られHBTの高速化が可能となる。この様に、
HBTの高速化には寄生容量や寄生抵抗を極力少
なくすることが重要である。

第２図は、ヘテロ接合としてGaAs−AlGaAs
を用いた従来のバイポーラトランジスタの断面を
示したものである。半絶縁性GaAs基板１上に、
ｎ型GaAsから成るコレクタ層２、ｐ型GaAsか
ら成るベース層３、ｎ型AlGaAsから成るエミツ
タ層４、ｎ型GaAsから成るエミツタキヤツプ層
５が順次エピタキシヤル成長され、エツチングに
よつて所定領域が露出されている。該露出部分に
は、エミツタ電極６、ベース電極７及びコレクタ
電極８が形成されている。

（発明が解決しようとする問題点） かかる構成では、エミツタ電極、ベース電極及
びコレクタ電極を形成する際、それぞれ異なるマ
スクが必要となるため、電極間隔の微小化には限
界があり、寄生抵抗や寄生容量の軽減が困難であ
る。

本発明の目的は、前記従来の問題点を解決し、
各電極間隔及び電極寸法を微小化し、寄生抵抗や
寄生容量を減少させ、高集積化が可能な半導体装
置の製造方法を提供することにある。

（問題点を解決するための手段） 本発明の半導体装置の製造方法は、半導体基板
上にコレクタ（又はエミツタ）となる第１導電型
の第１の半導体層、ベースとなる第２導電型の第
２の半導体層、エミツタ（又はコレクタ）となる
第１導電型の第３の半導体層を順次エピタキシヤ
ル成長する工程と、該第３の半導体層上にオーミ
ツク接触するエミツタ（又はコレクタ）電極膜及
び絶縁膜を順次成膜する工程と、所定パターンの
マスクにより、前記絶縁膜、前記電極膜及び前記
第３の半導体層を前記第２の半導体層が露出する
までエツチングし、前記半導体基板上に凸部状の
エミツタ（又はコレクタ）領域を形成する工程
と、前記凸部の側面を覆う第１の絶縁性側壁を形
成し、前記第２の半導体層にオーミツク接触する
ベース電極膜を成膜し、更に、前記凸部の側面を
覆う第２の絶縁性側壁を形成する工程と、前記第
２の絶縁性側壁をマスクとして、前記ベース電極
膜の露出面及び前記第２の半導体層の露出面をエ
ツチングし、前記第１の半導体層を露出させる工
程とから構成される。

（作用） 本発明ではエミツタ（又はコレクタ）となる第
３の半導体層上にこれをオーミツク接触するエミ
ツタ（又はコレクタ）電極膜及び絶縁膜とを順次
積層させ、これ等を同一マスクパターンにより一
括してエツチングすることにより、エミツタ（又
はコレクタ）電極寸法とエミツタ（又はコレク
タ）領域の寸法を略同一に規定している。即ち、
エミツタ（又はコレクタ）領域の寸法はエミツタ
（又はコレクタ）電極寸法と同程度に微細化がで
き、エミツタ抵抗の減少をもたらすことができ
る。

しかも、凸部状に形成されたエミツタ（又はコ
レクタ）領域の側面を覆う第１の絶縁性側壁を介
してベース電極膜を成膜し、更に第２の絶縁性側
壁を形成し、これをマスクとして露出されたベー
ス電極膜をエツチング除去することにより、第２
の絶縁性側壁の厚みに相当する領域と第１の絶縁
性側壁の側面に成膜された部分がベース電極とし
て残存する。従つて、ベース電極はエミツタ（又
はコレクタ）電極及び領域に対して自己整合的に
形成することができ、しかもその寸法は第２の絶
縁性側壁の厚みで制御されるためサブミクロンレ
ベルの微細電極を形成できる。

更に、該ベース電極は第１の絶縁性側壁の側面
にも残存しているため、微細化に伴う電極の電気
抵抗の増加がさけられる。

更に、本発明では、前記エミツタ（又はコレク
タ）領域の絶縁膜と、該領域の側面を覆う第１及
び第２の絶縁性側壁をマスクとして第１の半導体
層を露出させることによりコレクタ（又はエミツ
タ）領域を自己整合的に形成できるものである。

（実施例） 以下、本発明をnpn型エミツタトツプHBTを
例にとり、図面を用いて、その実施例を説明す
る。

第１図ａ及び第１図ｅは本発明にかかる製造工
程断面図である。まず、第１図ａにおいて、半絶
縁性GaAs基板１１上に、コレクタ層としてドナ
ー（例えばSi）をドープしたｎ型GaAs層１２を
厚さ、次いで、ベース層としてアクセプタ（例え
ばBe）をドープしたｐ型GaAs層１３を、更にエ
ミツタ層としてｎ型AlGaAs層１４及びｎ型
GaASから成るエミツタキヤツプ層１５を分子線
エピタキシヤル成長法、或いは有機金属熱分解気
相成長法等を用いて成長した後、エミツタキヤツ
プ層１５とオーミツク接触するエミツタ電極膜１
６（例えばAuGe）及び絶縁膜１７（例えば
SiO₂，Si₃N₄等）をスパツタ法、蒸着法等により
順次成膜する。次いで厚さ１及至3μm程度のフオ
トレジストにより、絶縁膜１７上に所定パターン
を有するエミツタマスク１８を形成する。

次に、第１図ｂに示す様に、エミツタマスク１
８をマスクとして、絶縁膜１７、エミツタ電極膜
１６、エミツタキヤツプ層１５、ｎ型AlGaAs層
１４をエツチング除去し、エミツタ電極１６Ａ及
びエミツタ領域を形成する。各層のエツチング
は、絶縁膜１７にSiO₂を用いた場合はCF₄ガスを
用いた反応性ドライエツチングにより絶縁膜１７
をエツチングした後、イオンミリングによりエミ
ツタ電極膜１６をエツチングしてエミツタ電極１
６Ａを形成する。その後、所定パターンに加工さ
れた絶縁膜１７をマスクとして、CCl₂F₂ガスと
不活性ガス（例えばHe，Ar等）の混合雰囲気中
での反応性ドライエツチングによりｎ型GaAsか
ら成るエミツタキヤツプ層１５を選択時にエツチ
ングし、ｎ型AlGaAs層を露出させる。次いで
BCl₃，Cl₂等のガスを用いた反応性ドライエツチ
ングにより、ｎ型AlGaAs層をエツチングしｐ型
GaAs層を露出させる。この様に反応性ガスによ
るエツチング材の選択性を利用して一担、エミツ
タキヤツプ層１５とｎ型AlGaAs１４の界面でエ
ツチングを停止させることにより、絶縁膜１７及
びエミツタ電極膜１６の膜厚変動に伴う、エツチ
ング深さのバラツキ、あるいは、絶縁膜１７及び
エミツタ電極膜１６の劣化したモホロジーがｐ型
GaAs層１３に転写されることを防ぐことができ
る。

以上によつて、第１図ｂに示す如く、気体上に
ｎ型AlGaAs層１４、エミツタキヤツプ層１５、
エミツタ電極１６及び絶縁膜１７から構成される
凸部が形成される。

次に、第１図ｃにおいて、化学気相成長法等の
ステツプカバーレイジの良好な成膜法を利用して
SiO₂等の絶縁膜を全面に被着し、上面からCF₄ガ
スを用いた反応性ドライエツチングによる異方性
エツチングにより、絶縁膜１７及びｐ型GaAs層
１３の平坦面部分の絶縁膜のみを選択的に除去
し、凸部の側面を覆う第１の絶縁性側壁１９を形
成する。更に、ｐ型GaAs層１３とオートミツク
接触するベース電極膜２１（例えばAuZn，Cr／
Au，Ti／Au等）をスパツタ法、蒸着法により基
体全面に被着する。次に、第１の絶縁性側壁を形
成するのと全く同様な方法により、第２の絶縁性
側壁２０を形成する。

次いで、第１図ｄに示す如く、第２の絶縁性側
壁２０をマスクとして、ベース電極膜２１の露出
領域をイオンミリング法等によりエツチング除去
する。この時、絶縁膜１７はイオンミリングによ
つてエミツタ電極１６Ａがエツチングされるのを
防止する機能がある。この結果、幅Ｗを有するベ
ース電極２１Ａが形成される。更に第２の絶縁性
側壁２０及びベース電極２１Ａをマスクとして
BCl₃ガス等を用いた反応性ドライエツチングに
よりｐ型GaAs層１３の露出領域及びｎ型GaAs
層１２の一部をエツチング除去しコレクタ層を露
出される。

最後に第１図ｅに示す如く、リフトオフ法を用
いてコレクタ電極２２を形成し、Ｈイオン、Ｂイ
オン、O₂イオン等を用いたイオン注入により絶
縁性領域２３を形成し、基体上の複数の素子間の
分離絶縁が達成される。

以上述べた、本発明の実施例では、エミツタ電
極１６Ａとエミツタ領域とが同一のマスクで形成
されるため、両者の寸法を略同一に設定できる。
従つて、エミツタマスク１８を微細化することに
より、エミツタ領域の微細化も可能となる。又、
エミツタ電極１６Ａに対してベース電極２１Ａは
第１の絶縁性側壁１９を介して自己整合的に配置
されるため、第１の絶縁性側壁１９の膜厚を小さ
く設定することにより、ベース電極２１Ａとエミ
ツタ領域との距離を小さくすることができ、寄生
ベース抵抗を大幅に軽減できる。

しかも、ベース電極２１Ａの幅Ｗは、第１の絶
縁性側壁１９におけるベース電極膜２１と第２の
絶縁性側壁２０の厚みの和で規定されるため、該
ベース電極膜２１もしくは第２の絶縁性側壁２０
の厚みを小さく設定することにより、幅Ｗは極め
て小さく設定できる。従つて、ベースコレクタ間
の寄生容量は大幅に軽減される。

更に、ベース電極２１Ａは第１の絶縁性側壁１
９の側面にも被着しているため、ベース電極２１
Ａの幅Ｗを小さく設定しても、ベース電極２１Ａ
の電気抵抗の増加が避けられる。これは、絶縁膜
１７の厚みを大きくし、第１の絶縁性側壁１９を
高く設定することにより、小さな値に設定でき
る。

（発明の効果） 以上説明した如く、本発明では、ヘテロ接合バ
イポーラトランジスタの各電極を自己整合的に配
置することがでぎる。従つて、素子が高集積化さ
れると伴に、寄生抵抗、寄生容量が大幅に軽減さ
れるため、高周波特性の改善及びスイツチング速
度の向上が計られる。

【図面の簡単な説明】

第１図ａ〜ｅは本発明の実施例を示す工程断面
図、第２図は従来のヘテロ接合バイポーラトラン
ジスタを示す断面図である。 １，１１……半絶縁性GaAs基板、１２……ｎ
型GaAs層、１３……ｐ型GaAs層、１４……ｎ
型AlGaAs層、１５……エミツタキヤツプ層、１
７……絶縁膜、１６Ａ……エミツタ電極、１９…
…第１の絶縁性側壁、２０……第２の絶縁性側
壁、２１Ａ……ベース電極。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板上にコレクタ（又はエミツタ）と
   なる第１導電型の第１の半導体層、ベースとなる
   第２導電型の第２の半導体層、エミツタ（又はコ
   レクタ）となる第１導電型の第３の半導体層を順
   次エピタキシヤル成長する工程と、該第３の半導
   体層上にオーミツク接触するエミツタ（又はコレ
   クタ）電極膜、及び絶縁膜を順次成膜する工程
   と、所定パターンのマスクにより、前記絶縁膜、
   前記電極膜及び前記第３の半導体層を前記第２の
   半導体層が露出するまでエツチングし、前記半導
   体基板上に凸部状のエミツタ（又はコレクタ）領
   域を形成する工程と、前記凸部の側面を覆う第１
   の絶縁性側壁を形成し、前記第２の半導体層にオ
   ーミツク接触するベース電極膜を成膜し、更に、
   前記凸部の側面を覆う第２の絶縁性側壁を形成す
   る工程と、前記第２の絶縁性側壁をマスクとし
   て、前記ベース電極膜の露出面、及び前記第２の
   半導体層の露出面をエツチングし、前記第１の半
   導体層を露出させる工程とを含むことを特徴とす
   る半導体装置の製造方法。