JPS634677A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に化合物半導
体を用いたヘテロ接合バイポーラトランジスタの製造方
法に関するものである。

（従来の技術） 近年、半導体装置は、高集積化、高速化に向けて、精力
的な研究開発が進められている。特に、化合物半導体等
のへテロ接合を利用したバイポーラトランジスタ（以下
、ＨＢＴと称す）は、エミッタ注入効率が高く、高利得
かつ高速化が期待され次址代の半導体素子として注目さ
れている。このＨＢＴは、分子線エピタキシャル成長法
、有機金属熱分解気相成長法等により、化合物半導体の
薄膜多層結晶成長技術の進展に伴い、その実現が可能と
なった。

このＨＢＴの製造においてはＨＢＴの本来的に有する高
速性を最大限に引き出すため、及び、高集積化のため微
細電極の形成技術及び電極間の距離を微細化する技術が
極めて重要となる。即ち、例えば、ベース電極とエミッ
タ領域の間隔の微小化及びエミッタ領域の微細化は、そ
れぞれベース寄生抵抗の軽減及びエミッタ容量充電時間
の短縮が計られＨＢＴの高速化が可能となる。この様に
、ＨＢＴの高速化には寄生容量や寄生抵抗を極力少なく
することが重要である。

第２図は、ヘテロ接合としてＧａＡｓ−ＡｌＧａＡｓを
用いた従来のバイポーラトランジスタの断面を示したも
のである。半絶縁性ＧａＡｓ基板１上に、ｎ型ＧａＡｓ
から成るコレクタ層２、ｐ型ＧａＡｓから成るベース層
３、ｎ型ＡｌＧａＡｓから成るエミツタ層４、ｎ型Ｇａ
Ａｓから成るエミッタキャップ層５が順次エピタキシャ
ル成長され、エツチングによって所定領域が露出されて
いる。該露出部分には、エミッタ電極６、ベース電極７
及びコレクタ電極８が形成されている。

（発明が解決しようとする問題点） かかる構成では、エミッタ電極、ベース電極及びコレク
タ電極を形成する際、それぞれ異なるマスクが必要とな
るため、電極間隔の微小化には限界があり、寄生抵抗や
寄生容量の軽減が困難である。

本発明の目的は、前記従来の問題点を解決し、各電極間
隔及び電極寸法を微小化し、寄生抵抗や寄生容量を減少
させ、高集積化が可能な半導体装置の製造方法を提供す
ることにある。

（問題点を解決するための手段） 本発明の半導体装置の製造方法は、半導体基板上にコレ
クタ（又はエミッタ）となる第１導電型の第１の半導体
層、ベースとなる第２導電型の第２の半導体層、エミッ
タ（又はコレクタ）となる第１導電型の第３の半導体層
を順次エピタキシャル成長する工程と、該第３の半導体
層上にオーミック接触するエミッタ（又はコレクタ）電
極膜及び絶縁膜を順次成膜する工程と、所定パターンの
マスクにより、前記絶縁膜、前記電極膜及び前記第３の
半導体層を前記第２の半導体層が露出するまでエツチン
グし、前記半導体基板上に凸部状のエミッタ（又はコレ
クタ）領域を形成する工程と、前記凸部の側面を覆う第
１の絶縁性側壁を形成し、前記第２の半導体層にオーミ
ック接触するベース電極膜を成膜し、更に、前記凸部の
側面を覆う第２の絶縁性側壁を形成する工程と、前記第
２の絶縁性側壁をマスクとして、前記ベース電極膜の露
出面及び前記第２の半導体層の露出面をエツチングし、
前記第１の半導体層を露出させる工程とから構成される
。

（作用） 本発明ではエミッタ（又はコレクタ）となる第３の半導
体層上にこれをオーミック接触するエミッタ（又はコレ
クタ）電極膜及び絶縁膜とを順次積層させ、これ等を同
一マスクパターンにより一括してエツチングすることに
より、エミッタ（又はコレクタ）電極寸法とエミッタ（
又はコレクタ）領域の寸法を略同−に規定している。即
ち、エミッタ（又はコレクタ）領域の寸法はエミッタ（
又はコレクタ）電極寸法と同程度に微細化ができ、エミ
ッタ抵抗の減少をもたらすことができる。

しかも、凸部状に形成されたエミッタ（又はコレクタ）
領域の側面を覆う第１の絶縁性側壁を介してベース電極
膜を成膜し、更に第２の絶縁性側壁を形成し、これをマ
スクとして露出されたベース電極膜をエツチング除去す
ることにより、第２の絶縁性側壁の厚みに相当する領域
と第１の絶縁性側壁の側面に成膜された部分がベース電
極として残存する。従って、ベース電極はエミッタ（又
はコレクタ）電極及び領域に対して自己整合的に形成す
ることができ、しかもその寸法は第２の絶縁性側壁の厚
みで制御されるためサブミクロンレベルの微細電極を形
成できる。

更に、該ベース電極は第１の絶縁性側壁の側面にも残存
しているため、微細化に伴う電極の電気抵抗の増加がさ
けられる。

更に、本発明では、前記エミッタ（又はコレクタ）領域
の絶縁膜と、該領域の側面を覆う第１及び第２の絶縁性
側壁をマスクとして第１の半導体層を露出させることに
よりコレクタ（又はエミッタ）領域を自己整合的に形成
できるものである。

（実施例） 以下、本発明をｎｐｎ型エミッタトップＨＢＴを例にと
り、図面を用いて、その実施例を説明する。

第１図（ａ）及び第１図（ｅ）は本発明にかかる製造工
程断面図である。まず、第１図（ａ）において、半絶縁
性ＧａＡｓ基板１１上に、コレクタ層としてドナー（例
えばＳｉ）をドープしたｎ型ＧａＡｓ層１２を厚さ、次
いで、ベース層としてアクセプタ（例えばＢｅ）をドー
プしたｐ型ＧａＡｓ層１３を、更にエミツタ層としてｎ
型ＡｌＧａＡｓ層１４及びｎ型ＧａＡＳから成るエミッ
タキャップ層１５を分子線エピタキシャル成長法、或い
は有機金属熱分解気相成長法等を用いて成長した後、エ
ミッタキャップ層１５とオーミック接触するエミッタ電
極膜１６（例えばＡｕＧｅ）及び絶縁膜１７（例えば５
ｉ０２．Ｓｉ３Ｎ４等）をスパッタ法、蒸着法等により
順次成膜する。次いで厚さ１及至３１１ｍ程度のフォト
レジストにより、絶縁膜１７上に所定パターンを有する
エミッタマスク１８を形成する。

次に、第１図（ｂ）に示す様に、エミッタマスク１８を
マスクとして、絶縁膜１７、エミッタ電極膜１６、エミ
ッタキャップ層１５、ｎ型ＡｌＧａＡｓ層１４をエツチ
ング除去し、エミッタ電極１６Ａ及びエミッタ領域を形
成する。各層のエツチングは、絶縁膜１７に５ｉ０２を
用いた場合はＣＦ４ガスを用いた反応性ドライエツチン
グにより絶縁膜１７をエツチングした後、イオンミリン
グによりエミッタ電極膜１６をエツチングしてエミッタ
電極１６Ａを構成する。その後、所定パターンに加工さ
れた絶縁膜１７をマスクとして、ＣＣｌ２Ｆ２ガスと不
活性ガス（例えばＨｅ、Ａｒ等）の混合雰囲気中での反
応性ドライエツチングによりｎ型ＧａＡｓから成るエミ
ッタキャップ層１５を選択時にエツチングし、ｎ型Ａｌ
ＧａＡｓ層を露出させる。次いでＢＣｌ３．Ｃ１２等の
ガスを用いた反応性ドライエツチングにより、ｎ型Ａｌ
ＧａＡｓ層をエツチングしｐ型ＧａＡｓ層を露出させる
。この様に反応性ガスによるエツチング材の選択性を利
用して一部、エミッタキャップ層１５とｎ型ＡｌＧａＡ
ｓ１４の界面でエツチングを停止させることにより、絶
縁膜１７及びエミッタ電極膜１６の膜厚変動に伴う、エ
ツチング深さのバラツキ、あるいは、絶縁膜１７及びエ
ミッタ電極膜１６の劣化したモホロジーがｐ型ＧａＡｓ
層１３に転写されることを防ぐことができる。

以上によって、第１図（ｂ）に示す如く、気体上にｎ型
ＡｌＧａＡｓ層１４、エミッタキャップ層１５、エミッ
タ電極１６及び絶縁膜１７から構成される凸部が形成さ
れる。

次に、第１図（ｃ）において、化学気相成長法等のステ
ップカバーレイジの良好な成膜法を利用して５ｉ０２等
の絶縁膜を全面に被着し、上面からＣＦ４ガスを用いた
反応性ドライエツチングによる異方性エツチングにより
、絶縁膜１７及びｐ型ＧａＡｓ層１３の平坦面部分の絶
縁膜のみを選択的に除去し、凸部の側面を覆う第１の絶
縁性側壁１９を形成する。更に、ｐ型ＧａＡｓ層１３と
オーミック接触するベース電極膜２１（例えばＡｕＺｎ
、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等）をスパッタ法、蒸着法に
より基体全面に被着する。次に、第１の絶縁性側壁を形
成するのと全く同様な方法により、第２の絶縁性側壁２
０を形成する。

次いで、第１図（ｄ）に示す如く、第２の絶縁性側壁２
０をマスクとして、ベース電極膜２１の露出領域をイオ
ンミリング法等によりエツチング除去する。

この時、絶縁膜１７はイオンミリングによってエミッタ
電極１６Ａがエツチングされるのを防止する機能がある
。この結果、幅Ｗを有するベース電極２１Ａが形成され
る。更に第２の絶縁性側壁２０及びベース電極２１Ａを
マスクとしてＢＣｌ３ガス等を用いた反応性ドライエツ
チングによりｐ型ＧａＡｓ層１３の露出領域及びｎ型Ｇ
ａＡｓ層１２の一部をエツチング除去しコレクタ層を露
出される。

最後に第１図（ｅ）に示す如く、リフトオフ法を用いて
コレクタ電極２２を形成し、Ｈイオン、Ｂイオン、０２
イオン等を用いたイオン注入により絶縁性領域２３を形
成し、基体上の複数の素子間の分離絶縁が達成される。

以上述べた、本発明の実施例では、エミッタ電極１６Ａ
とエミッタ領域とが同一のマスクで形成されるため、両
者の寸法を路間−に設定できる。従って、エミッタマス
ク１８を微細化することにより、エミッタ領域の微細化
も可能となる。又、エミッタ電極１６Ａに対してベース
電極２１Ａは第１の絶縁性側壁１９を介して自己整合的
に配置されるため、第１の絶縁性側壁１９の膜厚を小さ
く設定することにより、ベース電極２１Ａとエミッタ領
域との距離を小さくすることができ、寄生ベース抵抗を
大幅に軽減できる。

しかも、ベース電極２１Ａの幅Ｗは、第１の絶縁性側壁
１９におけるベース電極膜２１と第２の絶縁性側壁２０
の厚みの和で規定されるため、該ベース電極膜２１もし
くは第２の絶縁性側壁２０の厚みを小さく設定すること
により、幅Ｗは極めて小さく設定できる。

従って、ベースコレクタ間の寄生容量は大幅に軽減され
る。

更に、ベース電極２１Ａは第１の絶縁性側壁１９の側面
にも被着しているため、ベース電極２１Ａの幅Ｗを小さ
く設定しても、ベース電極２１Ａの電気抵抗の増加が避
けられる。これは、絶縁膜１７の厚みを大きくし、第１
の絶縁性側壁１９を高く設定することにより、小さな値
に設定できる。

（発明の効果） 以上説明した如く、本発明では、ヘテロ接合バイポーラ
トランジスタの各電極を自己整合的に配置することかで
ざる。従って、素子が高集積化されると伴に、寄生抵抗
、寄生容量が大幅に軽減されるため、高周波特性の改善
及びスイッチング速度の向上が計られる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の実施例を示す工程断面
図、第２図は従来のへテロ接合バイポーラトランジスタ
を示す断面図である。 １．１１−・・半絶縁性ＧａＡｓ基板、１２・ｎ型Ｇａ
ＡｓＪｉ１３・・・ｐ型ＧａＡｓＪｉ、１４・・・ｎ型
ＡｌＧａＡｓ層１５・・・エミッタキャップ層、１７・
・・絶縁膜１６Ａ・・・エミッタ電極、１９・・・第１
の絶縁性側壁茅　Ｉ　凹 察　ｌ　国 （ｄ）

Claims (1)

【特許請求の範囲】
1. 半導体基板上にコレクタ（又はエミッタ）となる第１導
   電型の第１の半導体層、ベースとなる第２導電型の第２
   の半導体層、エミッタ（又はコレクタ）となる第１導電
   型の第３の半導体層を順次エピタキシャル成長する工程
   と、該第３の半導体層上にオーミック接触するエミッタ
   （又はコレクタ）電極膜、及び絶縁膜を順次成膜する工
   程と、所定パターンのマスクにより、前記絶縁膜、前記
   電極膜及び前記第３の半導体層を前記第２の半導体層が
   露出するまでエッチングし、前記半導体基板上に凸部状
   のエミッタ（又はコレクタ）領域を形成する工程と、前
   記凸部の側面を覆う第１の絶縁性側壁を形成し、前記第
   ２の半導体層にオーミック接触するベース電極膜を成膜
   し、更に、前記凸部の側面を覆う第２の絶縁性側壁を形
   成する工程と、前記第２の絶縁性側壁をマスクとして、
   前記ベース電極膜の露出面、及び前記第２の半導体層の
   露出面をエッチングし、前記第１の半導体層を露出させ
   る工程とを含むことを特徴とする半導体装置の製造方法
   。