JP2004327904A - バイポーラトランジスタおよびその製造方法 - Google Patents

バイポーラトランジスタおよびその製造方法 Download PDF

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Abstract

【課題】バイポーラトランジスタの特性を向上させる技術を提供する。
【解決手段】エミッタメサ（上部エミッタ層）６ａおよびベース電極８の下層のベースメサ４ａを、略矩形状の領域の端部に、突起領域（飛び出た部分）Ｐａ、ＰｂおよびＰｃを有する形状となるようエッチングする。即ち、略矩形状の領域、突起領域Ｐａ、ＰｂおよびＰｃ上に、マスク膜として例えば絶縁膜を形成し、この絶縁膜をマスクにベース層をエッチングすることによりベースメサ４ａを形成する。その結果、ベース電極８とエミッタメサ６ａとが対向している領域の端部において、ベース電極やエミッタメサに沿って異常エッチングが生じることを防止でき、ベース層とエミッタ層との間の高抵抗化を防止し、バイポーラトランジスタの特性を向上させることができる。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタ（半導体装置）およびその製造方法に関し、特に、メサ型の半導体層を有するバイポーラトランジスタに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、半導体基板上に下から順に形成されたコレクタ層、ベース層およびエミッタ層のトランジスタ領域以外の領域をエッチングにより除去した構造のバイポーラトランジスタが検討されている。
【０００３】
このようなバイポーラトランジスタは、コレクタ層、ベース層やエミッタ層の断面形状が台形（台地、ｍｅｓａ）となることからメサ型バイポーラトランジスタと呼ばれる。
【０００４】
一方、ガリウムヒ素（ＧａＡｓ）等のＩＩＩ−Ｖ族化合物半導体を用いたバイポーラトランジスタが検討されている。このような化合物半導体は、Ｓｉ（シリコン）に比べて移動度が大きく、半絶縁性結晶が得られること、混晶を造ることが可能で、それを用いてヘテロ接合を形成できる等の特徴を有する。
【０００５】
例えば、ガリウムヒ素を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、ＧａＡｓをベース層に、ＩｎＧａＰ（インジウムガリウムリン）等の異種半導体をエミッタ層に用いたバイポーラトランジスタである。このように、ヘテロ接合（異種接合）を用い、エミッタベース接合のエミッタ禁制帯幅をベースより大きくすることにより、電流増幅率を大きくする等、トランジスタ特性を向上させることができる。
【０００６】
例えば、特許文献１には、ベース・コレクタ間の容量を低減化したヘテロ接合バイポーラトランジスタが開示されている。本文献のベース電極（１）やエミッタ電極（２）は矩形状のパターンであり、これらは、矩形状のベース層（５）の上部に形成されている。
【０００７】
【特許文献１】
特開２００１−２３０２６１号公報（図１、図２）
【０００８】
【発明が解決しようとする課題】
本発明者らは、ＧａＡｓを用いたＨＢＴについて検討している。例えば、半導体基板上にｎ型ＧａＡｓ（コレクタ層）、ｐ型ＧａＡｓ（ベース層）およびｎ型ＩｎＧａＰ（エミッタ層）順次形成し、これらの層のうちトランジスタ領域以外の領域をエッチングすることによりトランジスタ毎の分離を図っている。
【０００９】
一方、このようなＨＢＴを用いた電力増幅器（増幅回路、アンプ）の性能向上、具体的には、電流付加効率や電流利得などの向上のためには、単位エミッタ面積当たりのベース・コレクタ容量の低減を図る必要がある。
【００１０】
即ち、エミッタ・ベース接合面積（Ｊｅｂ）に対するベース・コレクタ接合面積（Ｊｂｃ）の比（Ｊｂｃ／Ｊｅｂ）を小さくする必要がある。
【００１１】
この比を小さくするためには、追って詳細に説明するように、エミッタメサに対しベースメサをできるだけ小さくすることが好ましい（図１３等参照）。
【００１２】
また、このベースメサの上部には、ベース電極やエミッタメサが位置する。これらの形成の順序は、ベース電極やエミッタメサが形成された後、これらの下部のベース層をエッチングすることによりベースメサを形成する。
【００１３】
従って、ベース電極やエミッタメサの合成平面パターンの端部に沿ってベースメサを形成することによりベースメサを小さくすることができる。言い換えれば、前記合成平面パターンとほぼ同じ形状のベースメサとすることで、ベース・コレクタ容量の低減を図ることができる。
【００１４】
この場合、前記合成平面パターン上に絶縁膜等のマスクとなる膜を形成し、この膜をマスクにベース層をエッチングすることによりベースメサを形成するが、この際、エッチング液がベース電極に沿って進入し、許容されるオーバーエッチング量を超える異常エッチングが生じた。また、エミッタメサに沿っても同様の異常エッチングが起こる。なお、この異常エッチングについては、図１５〜図１９を参照しながら追って詳細に説明する。
【００１５】
このような異常エッチングが起こると、ベース層とエミッタ層との間が高抵抗化し、ベースエミッタ間電流（Ｉｂｅ）が減少する。その結果、コレクタ電流Ｉｃが低下する等、バイポーラトランジスタの特性を劣化させる。
【００１６】
本発明の目的は、バイポーラトランジスタの特性を向上させる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明のバイポーラトランジスタは、コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、（ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサであって、第１〜第４ベースメサ辺を有し、前記第１ベースメサ辺と前記第３ベースメサ辺、前記第３ベースメサ辺と前記第２ベースメサ辺、前記第２ベースメサ辺と前記第４ベースメサ辺および前記第４ベースメサ辺と前記第１ベースメサ辺がそれぞれ交わる方向に延在するベースメサと、（ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、（ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを有し、（ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、（ｄ２）前記第２ベースメサ辺は、前記第２ベース電極辺に沿って配置され、（ｄ３）前記第４ベースメサ辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第２ベースメサ辺および前記第２ベース電極辺と交わる方向に延在し、（ｄ４）前記第２ベースメサ辺と前記第２ベース電極辺との第１距離より、前記第１ベース電極辺の前記第４ベースメサ辺の側の端部と前記第４ベースメサ辺との第２距離が大きいものである。
【００２０】
ここで、第２エミッタメサ辺は例えばＥＭＬ２と、第１ベース電極辺は例えばＢＥＬ１と、第２ベースメサ辺は例えばＢＭＬ２と、第２ベース電極辺は例えばＢＥＬ２と、第４ベースメサ辺は、突起領域のＢＭＬ４と平行な辺と対応する。また、第１距離は例えばＬｂ２と、第２距離は例えばＬｂＦａと対応する。
【００２１】
本発明のバイポーラトランジスタは、コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、（ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサであって、第１〜第４ベースメサ辺を有し、前記第１ベースメサ辺と前記第３ベースメサ辺、前記第３ベースメサ辺と前記第２ベースメサ辺、前記第２ベースメサ辺と前記第４ベースメサ辺および前記第４ベースメサ辺と前記第１ベースメサ辺がそれぞれ交わる方向に延在するベースメサと、（ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、（ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを有し、（ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、（ｄ２）前記第１ベースメサ辺は、前記第１エミッタメサ辺に沿って配置され、（ｄ３）前記第４ベースメサ辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第１ベースメサ辺および前記第１エミッタメサ辺と交わる方向に延在し、（ｄ４）前記第１ベースメサ辺と前記第１エミッタメサ辺との第１距離より、前記第２エミッタメサ辺の前記第４ベースメサ辺側の端部と前記第４ベースメサ辺との第２距離が大きいものである。
【００２２】
ここで、第２エミッタメサ辺は例えばＥＭＬ２と、第１ベース電極辺は例えばＢＥＬ１と、第１ベースメサ辺はＢＭＬ１と、第１エミッタメサ辺は例えばＥＭＬ１と、第４ベースメサ辺は、例えば突起領域のＢＭＬ４と平行な辺と対応する。また、第１距離は例えばＬｅ１と、第２距離は例えばＬｅＦａと対応する。
【００２３】
本発明のバイポーラトランジスタの製造方法は、コレクタ、ベースおよびエミッタからなるバイポーラトランジスタを形成する工程であって、（ａ）第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在する第１領域上に、（ａ１）前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、（ａ２）第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを、（ａ３）前記第２エミッタメサ辺が、前記第１ベース電極辺と対向し、（ａ４）前記第２辺が、前記第２ベース電極辺に沿って配置され、（ａ５）前記第４辺が、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第２辺および前記第２ベース電極辺と交わる方向に延在するよう形成する工程と、（ｂ）前記エミッタメサおよび前記ベース電極の上部の前記第１領域および前記第１領域に接するよう配置された突起領域にマスク膜を形成する工程であって、（ｂ１）前記突起領域は、前記第２ベース電極辺と前記第２辺との第１距離より、前記第１ベース電極辺の前記第４辺側の端部、もしくは前記第１ベース電極辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられ、（ｃ）前記マスク膜をマスクに前記エミッタメサおよび前記ベース電極の下層の半導体層をエッチングすることにより前記ベースを構成するベースメサを形成する工程と、（ｄ）前記ベースメサの下層に前記コレクタを形成する工程と、を有するものである。
【００２４】
ここで、第２エミッタメサ辺は例えばＥＭＬ２と、第１ベース電極辺は例えばＢＥＬ１と、第２ベースメサ辺は例えばＢＭＬ２と、第２ベース電極辺は例えばＢＥＬ２と、第４ベースメサ辺は、突起領域のＢＭＬ４と平行な辺と対応する。また、第１距離は例えばＬｂ２と、第２距離は例えばＬｂＦａと対応する。
【００２５】
本発明のバイポーラトランジスタの製造方法は、コレクタ、ベースおよびエミッタからなるバイポーラトランジスタを形成する工程であって、（ａ）第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在する第１領域上に、（ａ１）前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、（ａ２）第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを、（ａ３）前記第２エミッタメサ辺が、前記第１ベース電極辺と対向し、（ａ４）前記第１辺が、前記第１エミッタメサ辺に沿って配置され、（ａ５）前記第４辺が、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第１辺および前記第１エミッタメサ辺と交わる方向に延在するよう形成する工程と、（ｂ）前記エミッタメサおよび前記ベース電極の上部の前記第１領域および前記第１領域に接するよう配置された突起領域にマスク膜を形成する工程であって、（ｂ１）前記突起領域は、前記第１エミッタメサ辺と前記第１辺との第１距離より、前記第２エミッタメサ辺の前記第４辺側の端部、もしくは前記第２エミッタメサ辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられ、（ｃ）前記マスク膜をマスクに前記エミッタメサおよび前記ベース電極の下層の半導体層をエッチングすることにより前記ベースを構成するベースメサを形成する工程と、（ｄ）前記ベースメサの下層に前記コレクタを形成する工程と、を有するものである。
【００２６】
ここで、第２エミッタメサ辺は例えばＥＭＬ２と、第１ベース電極辺は例えばＢＥＬ１と、第１ベースメサ辺はＢＭＬ１と、第１エミッタメサ辺は例えばＥＭＬ１と、第４ベースメサ辺は、例えば突起領域のＢＭＬ４と平行な辺と対応する。また、第１距離は例えばＬｅ１と、第２距離は例えばＬｅＦａと対応する。
【００２７】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
以下、本実施の形態の半導体装置（ＨＢＴ）の構造およびその製造工程を説明する。図１〜図１１は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
【００２９】
まず、本実施の形態の半導体装置（ＨＢＴ）の構造について説明する。なお、後述する製造方法の説明により、その構造がより明確となると思われるため、ここでは、特徴的な構成について説明する。
【００３０】
図４、図６および図７に示すように、本実施の形態の半導体装置（ＨＢＴ）は、このｐ型ＧａＡｓ層よりなるベースメサ４ａを有する。このベースメサ４ａの上部には、ｎ型ＩｎＧａＰ層（エミッタ層）５が位置し、ベースメサ４ａの下部には、ｎ型ＧａＡｓ層（コレクタ層）３が位置する。なお、ｐ型ＧａＡｓ層の部分とその下層のｎ型ＧａＡｓ層３の上層部（台形部）とを併せてベースメサ４ａと見てもよい。
【００３１】
ベースメサ４ａ上には、略矩形状のエミッタメサ（上部エミッタ層）６ａおよびＬ字状のベース電極８が形成されている（図７）。エミッタメサ６ａ上には、エミッタ電極７が形成されている。
【００３２】
さらに、ベースメサ４ａの両側には、コレクタ電極１５が形成され、このコレクタ電極１５は、ｎ型ＧａＡｓ層（コレクタ層）３とｎ＋型ＧａＡｓ層（サブコレクタ層）２を介して電気的に接続されている。
【００３３】
ここで、ベースメサ４ａは、略矩形状であって、矩形状の領域の端部に接するよう配置された突起領域（飛び出た部分）Ｐａ、ＰｂおよびＰｃを有する（図４）。矩形状の領域は、ベース電極８とエミッタメサ６ａの合成平面パターンである。
【００３４】
このような突起領域（Ｐａ、Ｐｂ）は、ベース電極８とエミッタメサ６ａとが対向している領域（図２０中の斜線部参照）、即ち、エミッタメサ６ａの辺ＥＭＬ３、ＥＭＬ２およびベース電極８の辺ＢＥＬ６、ＢＥＬ１で区画される領域の端部に設けられる。言い換えれば、前記４つの辺の端部と合成平面パターン（図２０中の破線）の辺との距離が短い箇所に突起領域を設け、前記端部とベースメサの端部との距離を大きくしている。また、言い換えれば、ベース電極８の延在する方向（Ｙ方向）に突起領域Ｐａが形成され、また、ベース電極８の延在する方向（Ｘ方向）に突起領域Ｐｂが形成されている。また、エミッタメサ６ａの延在する方向（Ｙ方向）に突起領域Ｐａが形成されている。なお、ベース電極８とエミッタメサ６ａとが対向している領域を必要に応じてＢＥと示す。
【００３５】
また、ベース電極８、エミッタ電極７およびコレクタ電極１５は、第１層配線や第２層配線を介して引き出される。
【００３６】
次いで、本実施の形態の半導体装置（ＨＢＴ）をその製造工程に従って説明する。
【００３７】
図１に示すように、厚さ約６００μｍの半絶縁性ＧａＡｓ基板（以下単に「基板」という）１上に、有機金属気相成長（ＭＯＣＶＤ：ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ＋型ＧａＡｓ層（サブコレクタ層）２を約７００ｎｍ成長させる。次いで、その上部に７００ｎｍ程度のｎ型ＧａＡｓ層（コレクタ層）３および１００ｎｍ程度のｐ型ＧａＡｓ層（ベース層）４を順次ＭＯＣＶＤ法で形成する。
【００３８】
次いで、３５ｎｍ程度のｎ型ＩｎＧａＰ層（エミッタ層）５をＭＯＣＶＤ法で堆積し、さらに、その上部に上部エミッタ層を４００ｎｍ形成する。この上部エミッタ層は、ｎ型ＧａＡｓ層とその上部のｎ型ＩｎＧａＡｓ層との積層膜よりなり、後述するエッチングによりエミッタメサ６ａとなる。上部エミッタ層中のｎ型ＩｎＧａＡｓ層は、後述するエミッタ電極７とのオーミックコンタクトを図るために用いられる。
【００３９】
このように、ベース層（ｐ型ＧａＡｓ層）４とエミッタ層（ｎ型ＩｎＧａＰ層）５とに異種の半導体（ヘテロ接合）を用いる。
【００４０】
次いで、導電性膜として例えばタングステンシリサイド（ＷＳｉ）膜を例えばスパッタ法を用いて３００ｎｍ程度堆積する。次いで、フォトリソグラフィーおよびドライエッチング技術を用いてＷＳｉ膜を加工し、エミッタ電極７を形成する。
【００４１】
次いで、エミッタ電極７をマスクに、上部エミッタ層をウエットエッチングしエミッタメサ６ａを形成する。このエッチングによりｎ型ＩｎＧａＰ（エミッタ層）５が露出する。なお、この際、ｎ型ＩｎＧａＰ層（エミッタ層）５をエッチングし、ｐ型ＧａＡｓ層（ベース層）４を露出させてもよい。また、この際、エミッタメサ６ａの平面パターンは、サイドエッチングのためエミッタ電極７の端部より０．３〜０．７μｍ程度小さくなる。なお、平面図によっては、便宜上、エミッタ電極７をエミッタメサ６ａと同様に表記する場合もある。
【００４２】
次いで、図２に示すように、下層から白金（Ｐｔ）、チタン（Ｔｉ）／モリブデン（Ｍｏ）／Ｔｉ、Ｐｔ、金（Ａｕ）およびＭｏの積層膜を堆積し、ベース電極８を形成する。その厚さは例えばＴｉ／Ｍｏ／Ｔｉがそれぞれ１０ｎｍ／２０ｎｍ／５０ｎｍ、Ｐｔが５０ｎｍ、Ａｕが１００ｎｍ、最上層のＭｏが１０ｎｍ程度である。また、最下層のＰｔは、その下部のｎ型ＩｎＧａＰ層（エミッタ層）５およびｐ型ＧａＡｓ層（ベース層）４と反応し、４０ｎｍ程度の反応部（アロイ部、合金部）８ａとなる。このベース電極８は、例えば、リフトオフ法により形成することができる。
【００４３】
即ち、ベース電極８の形成を予定している領域以外にフォトレジスト膜（以下単に「レジスト膜」という）を形成し、全面に前記積層膜を形成した後、前記レジストを除去すると共にその上部の前記積層膜も除去し、前記領域にのみパターンを残存させる。
【００４４】
この際、レジスト膜をベース電極８の形成を予定している領域に対し、オーバーハング状態（逆テーパー状態）とすることでレジスト膜の側壁等には、前記積層膜が形成されないようにする。その結果、前記積層膜がレジスト膜をベース電極８の形成を予定している領域とそれ以外の領域で分離し、また、レジスト膜の露出部から剥離液（エッチング液）が浸透し、所望の領域にのみ前記積層膜を残存させることができる。
【００４５】
なお、前記積層膜をスパッタ法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、エッチングによりベース電極８を形成してもよい。なお、Ａｕのような金属は、化学的にエッチングするガスや液が少なく、また、物理的にエッチングしようとする場合、下層の層とのエッチング選択比が取りがたいため、積層膜中にＡｕを含む場合には、リフトオフ法によるパターンの形成が好ましい。
【００４６】
その後、熱処理（アロイ処理）を施すことにより、ベース電極８の下層のＰｔとｎ型ＩｎＧａＰ層（エミッタ層）５およびｐ型ＧａＡｓ層（ベース層）４を反応させる。この反応部８ａによりベース電極８とｐ型ＧａＡｓ層（ベース層）４とをオーミック接続することができる。なお、図２の右上部は、ベース電極８部の拡大図（断面図）である。
【００４７】
図３に、ベース電極８形成後の基板の要部平面図を示す。図示するように、エミッタメサ（エミッタ電極７）６ａは、その平面パターンが矩形状であり、Ｙ方向に延在する辺ＥＭＬ１およびＥＭＬ２と、Ｘ方向に延在する辺ＥＭＬ３およびＥＭＬ４とを有する。
【００４８】
また、ベース電極８は、Ｌ字状のパターンであり、エミッタメサ６ａの辺ＥＭＬ２と平行な第１部と、エミッタメサ６ａの辺ＥＭＬ３と平行な第２部よりなる。第１部は、辺ＢＥＬ１、ＢＥＬ２およびＢＥＬ４で囲まれ、第２部は、辺ＢＥＬ６、ＢＥＬ３およびＢＥＬ５で囲まれている。なお、第２部には、ベース引き出し配線（Ｍ１ｂ）との接続部が配置される。
【００４９】
ここで、エミッタメサ６ａとベース電極８とが対向している領域（図２０の斜線部参照）ＢＥを介してベース電極８からエミッタメサ６ａ（エミッタ電極７）にベースエミッタ間電流（Ｉｂｅ）が流れる。前記領域ＢＥは、エミッタメサの辺ＥＭＬ３、ＥＭＬ２およびベース電極８の辺ＢＥＬ６、ＢＥＬ１で区画される。
【００５０】
次いで、エミッタメサ６ａとベース電極８の下層のベース層４を塩酸等を用いてエッチングすることによりベースメサを形成するのであるが、まず、本発明者らが検討した技術について説明する。なお、図１２〜図１９は、本実施の形態の効果を説明するための半導体装置もしくはその製造方法を示す基板の要部断面図もしくは要部平面図である。また、図２０および図２１は、本実施の形態の半導体装置（ＨＢＴ）のベースメサの形状を説明するための基板の要部平面図である。
【００５１】
前述したように、ベース電極８やエミッタメサ６ａの合成平面パターンとほぼ同じ形状にベースメサをエッチングすることで、ベース・コレクタ容量の低減を図ることができる。
【００５２】
そこで、ベース電極８やエミッタメサ６ａの合成平面パターン（前記領域ＢＥ含む）を仮想し、図３中に破線で示す。この合成平面パターンは矩形状であり、Ｙ方向に延在する辺ＢＭＬ１およびＢＭＬ２と、Ｘ方向に延在する辺ＢＭＬ３およびＢＭＬ４とを有する。この合成平面パターンを必要に応じてＰＡで示す。
【００５３】
従って、この合成平面パターンＰＡの辺ＢＭＬ３とベース電極の辺ＢＥＬ３との距離Ｌｂ３、辺ＢＭＬ２と辺ＢＥＬ２との距離Ｌｂ２、辺ＢＭＬ１と辺ＢＥＬ５との距離Ｌｂ１および辺ＢＭＬ４と辺ＢＥＬ４との距離Ｌｂ４は小さい方が望ましい。また、ベース・コレクタ容量の低減の観点からは、辺ＢＭＬ１とエミッタメサの辺ＥＭＬ１との距離Ｌｅ１および辺ＢＭＬ４と辺ＥＭＬ４との距離Ｌｅ４も小さい方が望ましい（図３、図２０の左部参照）。特に、ベース電極の端部とベースメサとの距離が小さくなるようベースメサを形成することが望ましい。
【００５４】
例えば、図１２に示すように、例えば距離Ｌｂ１、Ｌｂ２やＬｂ３を０．７〜１．５μｍ程度となるようベースメサを形成したバイポーラトランジスタより、例えば距離Ｌｂ１、Ｌｂ２やＬｂ３をを０．１μｍ程度としたバイポーラトランジスタの方が、単位エミッタ面積当たりのベース・コレクタ容量の低減を図ることができ、これを用いたアンプの電流付加効率や電流利得などを向上できる。なお、図１２の各部位の長さは、Ｌｂ１が１μｍ、Ｌｂ２が１μｍ、Ｌｂ３が１μｍ、Ｌｅ１が１．５μｍ、Ｌｅ４が１．５μｍである。
【００５５】
そこで、図１３に示すように、距離Ｌｂ１、距離Ｌｂ２、距離Ｌｂ３および距離Ｌｂ４が０．１μｍ程度となるようベースメサ（合成平面パターンＰＡ）を設定した。
【００５６】
即ち、図１４に示すように、マスク膜として例えば絶縁膜９を形成し、さらに、その上部にレジスト膜Ｒを形成し、フォトリソグラフィー技術によりレジスト膜Ｒを加工した後、このレジスト膜Ｒをマスクに絶縁膜９をエッチングする。その結果、合成平面パターン上に絶縁膜９が残存する。その後、レジスト膜Ｒを除去し、絶縁膜９をマスクにベース層４をエッチングする。なお、ベース層４のエッチング時にはレジスト膜Ｒは存在しないが、図１４においてはレジスト膜Ｒを記載してある（図１６〜図１９において同じ）。
【００５７】
この際、もちろんベース層４の横方向のオーバーエッチング量を考慮し、絶縁膜９を合成平面パターンより広めに形成し、エッチング後のベース層４（ベースメサ４ａ）の端部が合成平面パターンと一致するよう調整する。なお、このエッチングでは、ベース層４のみならずその下層のｎ型ＧａＡｓ層（コレクタ層）３もエッチングしてもよい。ここでは、ｎ型ＧａＡｓ層（コレクタ層）３を３００ｎｍ程度エッチングし、ｎ型ＧａＡｓ層（コレクタ層）３を４００ｎｍ程度残存させる。このエッチングにより、ベースメサ４ａが形成される。なお、エッチングされた台形状のｎ型ＧａＡｓ層（コレクタ層）３を含めてベースメサと考えてもよい。また、ここでは絶縁膜９をマスクにエッチングを行ったが、他の膜を用いてエッチングを行ってもよい。また、レジスト膜をマスクにエッチングを行ってもよい。
【００５８】
しかしながら、この場合図１５に示す、Ｂ部、Ｃ部およびＤ部において、異常エッチング部１０が見られた。なお、Ｆ部においても異常エッチング部が見られる場合があった。
【００５９】
図１６は、図１５のＢ１−Ｂ１断面図（Ｂ部およびＣ部のＸ方向の断面図）であり、図１７は、図１５のＢ２−Ｂ２断面図（Ｂ部のＹ方向の断面図）、図１８は、図１５のＣ−Ｃ断面図（Ｃ部のＹ方向の断面図）である。また、図１９は、図１５のＤ−Ｄ断面図（Ｄ部のＹ方向の断面図）である。
【００６０】
ここで、異常エッチングとは、許容されるオーバーエッチング量を超えたエッチングをいう。本発明者らが検討したところ、本エッチングでエッチングされる層の厚さ（例えば０．５μｍ程度）の２〜８倍（１〜４μｍ程度）の異常エッチングが確認された。即ち、縦方向と同等のエッチングが横方向にも同程度進むと考えた場合、その量の２〜８倍の横方向のエッチングが確認された。また、その深さは１００ｎｍ以上、例えばベースメサの厚さ以上となる（図１７参照）。
【００６１】
まず、Ｂ部の異常エッチングについて考察する（図１５〜図１７参照）。なお、図２０の左図は、図１５に示す各部位を各パターンの縦横比を変更して分かり易く記載した図であり、適宜本図を参照されたい。
【００６２】
Ｂ部において異常エッチング部１０が生じるのは、ベースメサ４ａを小さくするため、ベース電極（辺ＢＥＬ１）８の端部と絶縁膜９（辺ＢＭＬ４）の端部までの距離が小さく、絶縁膜９とベースメサ４ａとの間に浸透したエッチング液（例えば塩酸）が、ベース電極（辺ＢＥＬ１）８に沿って浸透し、加速的にエッチングを行うためと考えられる。
【００６３】
特に、ベース電極８を構成するＡｕやＰｔはレジスト膜や絶縁膜との密着性が悪くエッチング液が浸透し易い。また、反応部（アロイ部）８ａは、他の部位と比較しエッチングの選択比が取り難くエッチングされ易い。また、ベース電極８等の金属と半導体（例えばＧａＡｓ）との界面においては電池作用によりエッチングが進行しやすい。
【００６４】
上記要因等により、一度エッチング液が浸透し窪みが生じると、その窪みにさらにエッチング液が入り込み加速的にエッチングが進む。もちろんこのエッチング液によってベース電極８を構成する金属はエッチングされ難いため、ベース電極８の端部（辺ＢＥＬ１）に沿って異常エッチングが進むこととなる。
【００６５】
このような異常エッチングは、ベース電極８の平面パターンを構成する辺と合成平面パターン（絶縁膜９の形成領域）を構成する辺とが交わる部分において、これらの距離が小さい場合に生じる。即ち、辺ＢＥＬ１と辺ＢＭＬ４との交差部（Ｂ部）および辺ＢＥＬ６と辺ＢＭＬ１との交差部（Ｄ部）において異常エッチングが問題となる。なお、辺ＢＥＬ２と辺ＢＭＬ４との交差部や辺ＢＥＬ３と辺ＢＭＬ１との交差部においては、辺に沿って全体的にベースメサが後退するだけであるため異常エッチングとはならない。また、このような後退量（横方向のオーバーエッチング）は、絶縁膜９（レジスト膜Ｒ）の形成領域を調整するなどして制御可能であり、問題とならない。
【００６６】
また、エミッタメサ６ａの端部においても同様の異常エッチングが生じる。即ち、エミッタメサ６ａの平面パターンを構成する辺と合成平面パターン（絶縁膜９の形成領域）を構成する辺とが交わる部分において、これらの距離が小さい場合に生じる。例えば、辺ＥＭＬ２と辺ＢＭＬ４との交差部（Ｃ部）において異常エッチングが問題となる。また、Ｌｅ１が大きい場合には、辺ＥＭＬ３と辺ＢＭＬ４との交差部（Ｆ部）において異常エッチングが生じる。もちろん、このＦ部の異常エッチングについても対策を施した方がよいが、Ｆ部よえいＢ部、Ｃ部およびＤ部の異常エッチングは、後述するベース層とエミッタ層間の高抵抗化の原因となるため、その対策がより重要となる。この場合、辺ＥＭＬ３と辺ＢＭＬ１との交差部（図２０のＥ部）においては、その距離が大きいため異常エッチングが生じていない。
【００６７】
また、言い換えれば、異常エッチングは、ベース電極８とエミッタメサ６ａとが対向している領域（図２０中の斜線部参照）ＢＥ、即ち、エミッタメサ６ａの辺ＥＭＬ３、ＥＭＬ２およびベース電極８の辺ＢＥＬ６、ＢＥＬ１で区画される領域の端部において、絶縁膜９（レジスト膜Ｒ）の端部との距離が小さい場合に生じる。また、前記４つの辺の端部と合成平面パターン（ベースメサ）の辺との距離が短い箇所に生じる。
【００６８】
そこで、本実施の形態においては、図４に示すように、図１５のＢ部、Ｃ部およびＤ部に、突起領域（飛び出た部分）Ｐａ、Ｐｂを設けた。その様子を図２０に示す。
【００６９】
即ち、Ｂ部およびＣ部において、辺ＢＥＬ１と辺ＥＭＬ２の延在方向（ＢＭＬ４側）に突起領域Ｐａを設け、Ｄ部において、辺ＢＥＬ６の延在方向（ＢＭＬ１側）に突起領域Ｐｂを設けた。なお、Ｂ部およびＣ部のそれぞれに突起領域Ｐａを設けてもよいし、これらを繋げて単一の領域としてもよい。また、Ｂ部およびＣ部に対応する位置のみに突起領域Ｐａを設けてもよいが、図４では、辺ＢＭＬ４全域に突起領域Ｐａを設けている。この場合、Ｆ部の異常エッチングも防止できる。
【００７０】
また、本実施の形態においては、図４に示すように、Ｂ部の辺ＢＭＬ２側にも突起領域Ｐｃを設けている。これは、ベース電極８の幅（辺ＢＥＬ４の長さ）が小さい場合には、図２１の右図に示すように、異常エッチングが辺ＢＥＬ４から辺ＢＥＬ１に沿って進行する恐れがある。そこで、ベース電極８の平面パターンを構成する辺と合成平面パターンＰＡ（絶縁膜９形成領域）を構成する辺とが直交する部分（Ｂ部やＤ部）と、合成平面パターンＰＡを構成する辺までとの距離が小さい場合には、その辺（ここではＢＭＬ２側）にも突起領域を設ける。Ｄ部においては、辺ＢＭＬ３との距離が大きいためこの辺側には突起領域は設けられていない。
【００７１】
このように、本実施の形態においては、合成平面パターンＰＡに突起領域Ｐａ、ＰｂおよびＰｃを設けたので、ベース層のエッチング時の異常エッチングを防止することができる。
【００７２】
即ち、図５に示すように、合成平面パターンＰＡ、突起領域Ｐａ、ＰｂおよびＰｃ上に、マスク膜として例えば絶縁膜９を形成し、さらに、その上部にレジスト膜Ｒを形成し、フォトリソグラフィー技術によりレジスト膜Ｒを加工した後、このレジスト膜Ｒをマスクに絶縁膜９をエッチングする。その結果、合成平面パターン上に絶縁膜９が残存する。その後、レジスト膜Ｒを除去し、絶縁膜９をマスクにベース層４をエッチングする。
【００７３】
この際、もちろんベース層４の横方向のオーバーエッチング量を考慮し、絶縁膜９を合成平面パターンより広めに形成し、エッチング後のベース層４（ベースメサ４ａ）の端部が合成平面パターンと一致するよう調整する。なお、このエッチングでは、ベース層４のみならずその下層のｎ型ＧａＡｓ層（コレクタ層）３もエッチングしてもよい。ここでは、ｎ型ＧａＡｓ層（コレクタ層）３を３００ｎｍ程度エッチングし、残存するｎ型ＧａＡｓ層（コレクタ層）３の厚さを４００ｎｍ程度とした。このエッチングにより、ベースメサ４ａが形成される。なお、エッチングされた台形状のｎ型ＧａＡｓ層（コレクタ層）３を含めてベースメサと考えてもよい。また、ここでは絶縁膜９をマスクにエッチングを行ったが、他の膜を用いてエッチングを行ってもよい。また、レジスト膜をマスクにエッチングを行ってもよい。
【００７４】
その結果、異常エッチングが生じた場合と比較し、バイポーラトランジスタの特性を向上させることができる。
【００７５】
即ち、図１５〜図１９を参照して説明したような異常エッチング部１０は、窪み（ボイド）となるか、その内部に後述する絶縁膜が埋め込まれる。よって、ベース層とエミッタ層との間が高抵抗化し、ベースエミッタ間電流（Ｉｂｅ）が減少する。その結果、コレクタ電流Ｉｃが低下する等、バイポーラトランジスタの特性を劣化させる。
【００７６】
これに対し、本実施の形態によれば、異常エッチングを防止することができるため、ベース層とエミッタ層との間の高抵抗化を防止し、コレクタ電流Ｉｃを確保することができる等、バイポーラトランジスタの特性を向上させることができる。
【００７７】
また、本実施の形態によれば、異常エッチングが生じる部分にのみ突起領域を形成したので、単位エミッタ面積当たりのベース・コレクタ容量を例えば図１２に示す場合と比べ低減できる。
【００７８】
即ち、図４に示すように、ベース電極８から突起領域端部までの距離（ＬｂＦａ、ＬｂＦｂ、ＬｂＦｃ）は、Ｌｂ２やＬｂ３より大きい（ＬｂＦａ＞Ｌｂ２、ＬｂＦｂ＞Ｌｂ２、ＬｂＦｃ＞Ｌｂ２、ＬｂＦａ＞Ｌｂ３、ＬｂＦｂ＞Ｌｂ３、ＬｂＦｃ＞Ｌｂ３）。また、エミッタメサ６ａから突起領域端部までの距離（ＬｅＦａ）は、Ｌｂ２やＬｂ３より大きい（ＬｅＦａ＞Ｌｂ２、ＬｅＦａ＞Ｌｂ３）。また、ＬｅＦａは、Ｌｅ１より大きい。
【００７９】
なお、図４において、ベース電極８の辺ＢＥＬ５と突起領域Ｐｂとの間に異常エッチングが生じる恐れがあるが、かかる箇所における異常エッチングは、辺ＢＥＬ６側まで回り込まないため問題となり難い。また、ベース電極８の辺ＢＥＬ２と突起領域Ｐｃとの間に異常エッチングが生じる恐れがあるが、かかる箇所における異常エッチングは、辺ＢＥＬ１側まで回り込まないため問題となり難い。
【００８０】
次いで、ベース電極８から突起領域端部までの距離（ＬｂＦａ、ＬｂＦｂ、ＬｂＦｃ）について検討する。
【００８１】
上記異常エッチングは、距離Ｌｂ１、Ｌｂ２やＬｂ３を０．５μｍ以下とした場合に確認された（図１５参照）。
【００８２】
まず、ベース電極８とベースメサ４ａの端部との距離のばらつきｄＬｂについて検討する。
【００８３】
このばらつきｄＬｂの要因として、例えば（１）ベース電極とベースメサとの合わせ誤差ｄＬｂ１、（２）ベース電極の寸法誤差ｄＬｂ２および（３）ベースメサ形成用のレジスト膜の寸法誤差ｄＬｂ３などが挙げられる。例えば、ｄＬｂ１は、０．３μｍ程度、ｄＬｂ２は、０．１μｍ程度、ｄＬｂ３は、０．１μｍ程度である。さらに、（４）ベースメサのサイドエッチング（オーバーエッチング）寸法誤差ｄＬｂ４がばらつき要因として挙げられる。ｄＬｂ４は、０．４μｍ程度である。ここで、ベースメサのサイドエッチング寸法誤差は、エッチング条件により変化し、実際のサイドエッチングの量は、ベースメサ４ａ形成時の縦方向のエッチング量、言い換えれば、ベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層３の部分も含む：１００ｎｍ＋３００ｎｍ）の１０％前後であると考えられるが、ここでは、余裕を見て、ｄＬｂ４は、ベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層３の部分も含む）ＤＥと同程度とした。
【００８４】
よって、ばらつきｄＬｂの２乗は、各要因（ｄＬｂ１〜ｄＬｂ４）の２乗の和に等しい（（ｄＬｂ）２＝（ｄＬｂ１）２＋（ｄＬｂ２）２＋（ｄＬｂ３）２＋（ｄＬｂ４）２）ので、ばらつきｄＬｂの２乗は、０．１１とｄＬｂ４の２乗の和となり（（ｄＬｂ）２＝０．１１＋（ｄＬｂ４）２）、ばらつきｄＬｂは、０．５２μｍ程度となる。
【００８５】
従って、ベース電極８とベースメサ４ａの端部との距離、例えば図４のＬｂ１、Ｌｂ２やＬｂ３が０．５μｍとなるようあらかじめマスクを設定しても、実際の距離は、０．５±ｄＬｂ（−０．０２〜１．０２の間）となる。
【００８６】
上記距離が負ということは、ベースメサ４ａがベース電極８の端部より後退することを意味する。このような場合には、特に、エッチング液がしみ込み易く、異常エッチングが生じやすくなる。
【００８７】
なお、前述した通り、異常エッチングは、例えばベース電極に沿って１〜４μｍ程度進み、その深さは１００ｎｍ以上、例えばベースメサの厚さ以上となる（図１７参照）。
【００８８】
従って、上記ばらつきや異常エッチングの大きさを考慮して突起領域の大きさ（ＬｂＦａ、ＬｂＦｂ、ＬｂＦｃ）を定める必要がある。
【００８９】
そこで、本実施の形態においては、ＬｂＦａ、ＬｂＦｂもしくはＬｂＦｃをベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層３の部分も含む：１００ｎｍ＋３００ｎｍ）ＤＥに０．３μｍを加えた寸法以上とする。即ち、この場合ＬｂＦａ、ＬｂＦｂおよびＬｂＦｃを０．７（＝０．４＋０．３）μｍ以上とする。
【００９０】
次いで、エミッタメサ６ａから突起領域端部までの距離（ＬｅＦａ）について検討する。
【００９１】
上記異常エッチングは、エミッタメサ６ａに沿っても生じる。例えば、距離Ｌｅ４を０．５μｍ以下とした場合に異常エッチングが起こり得る（図１５参照）。
【００９２】
そこで、本実施の形態においては、ＬｅＦａをベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層３の部分も含む：１００ｎｍ＋３００ｎｍ）ＤＥに０．３μｍを加えた寸法以上とする。即ち、この場合ＬｅＦａを０．７（＝０．４＋０．３）μｍ以上とする。
【００９３】
また、エミッタメサの端部とベースメサの端部との距離が小さい場合には、エミッタ層とベース層との接合部のリーク電流が増加する恐れがある。従って、エミッタメサの端部とベースメサの端部との距離は、少なくとも０．５μｍ程度確保することが望ましい。
【００９４】
従って、リーク電流の低減のためには、Ｌｅ１を０．５μｍとし、また、ＬｅＦａを０．５μｍに、ベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層３の部分も含む：１００ｎｍ＋３００ｎｍ）ＤＥおよび０．３μｍを加えた寸法とする。即ち、この場合ＬｅＦａを１．２（＝０．５＋０．４＋０．３）μｍ程度とする。
言い換えれば、ＬｅＦａは、エミッタメサの端部と突起領域Ｐａ以外のベースメサの端部との距離の平均値に、ＤＥおよび０．３μｍを加えた寸法とする。
【００９５】
例えば、本発明者らは、図４の各部位の長さを以下のように定め検討した。Ｌｂ２を０．１μｍ、ＬｂＦｃを１．０μｍ（＞Ｌｂ２）とし、Ｌｂ３を０．１μｍ、ＬｂＦｂを１．０μｍ（＞Ｌｂ３）とした。また、Ｌｅ１を０．８μｍ、ＬｅＦａを１．５μｍ（＞Ｌｅ１）とした。なお、ここではエミッタ層とベース層との接合部のリーク電流を低減するため、Ｌｅ１を０．８μｍ程度と大きくした。なお、エミッタメサの大きさは、４μｍ×２０μｍ程度とした（図１２も同じ）。
【００９６】
その結果、図１２に示したレイアウトの場合と比較し、ベースメサの面積を２０％程度低減することができ、ベース・コレクタ容量を２０％程度低減することができた。また、異常エッチングの発生によるベース・エミッタ間の高抵抗化を抑制することができた。
【００９７】
次いで、ベースメサ４ａ形成後の製造工程について説明する。図６に示すように、基板１上に絶縁膜（例えば酸化シリコン膜）１３を１００ｎｍ程度堆積する。
【００９８】
次いで、選択的に絶縁膜１３およびｎ型ＧａＡｓ層（コレクタ層）３をエッチングすることによりｎ＋型ＧａＡｓ層（サブコレクタ層）２の一部を露出させる。
【００９９】
次いで、露出したｎ＋型ＧａＡｓ層（サブコレクタ層）２上にコレクタ電極１５を形成する。このコレクタ電極１５もベース電極８と同様にリフトオフ法により形成することができる。コレクタ電極１５は、例えば下層から金ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）およびＡｕの積層膜よりなる。
【０１００】
次いで、コレクタ電極１５の外側のｎ型ＧａＡｓ層（コレクタ層）３およびｎ＋型ＧａＡｓ層（サブコレクタ層）２をエッチングし、各トランジスタを電気的に分離する。なお、トランジスタ間の分離は、コレクタ電極１５の外側のｎ＋型ＧａＡｓ層（サブコレクタ層）２にｐ型の不純物を打ち込むことにより行ってもよい（ｐｎ分離）。図７にコレクタ電極１５形成後の基板の要部平面図を示す。例えば図７のＡ−Ａ断面部が図６に対応する。図７に示すように、基板上には複数のＨＢＴが形成され、各ＨＢＴのベースメサ４ａ間に矩形状のコレクタ電極１５がＹ方向に延在している。
【０１０１】
次いで、図８に示すように、基板１上に酸化シリコン膜等の絶縁膜１７をＣＶＤ法で堆積する。
【０１０２】
次いで、エミッタ電極７およびコレクタ電極１５上の絶縁膜１７を除去し、接続孔を形成する。この際、ベース電極８上にも接続孔を形成する（図９参照）。次いで、前記接続孔内を含む絶縁膜１７上に導電性膜として例えばモリブデン（Ｍｏ）、ＡｕおよびＭｏの積層膜を堆積する。次いで、この積層膜をエッチングすることによりエミッタ引き出し配線Ｍ１ｅ、ベース引き出し配線Ｍ１ｂおよびコレクタ引き出し配線Ｍ１ｃを形成する。図９にエミッタ引き出し配線Ｍ１ｅ、ベース引き出し配線Ｍ１ｂおよびコレクタ引き出し配線Ｍ１ｃ形成後の基板の要部平面図を示す。例えば図９のＡ−Ａ断面部が図８に対応する。図示するように、エミッタ引き出し配線Ｍ１ｅは、エミッタ電極７上に形成され、ベース引き出し配線Ｍ１ｂは、ベース電極８上の接続部からＹ方向に引き出され、コレクタ引き出し配線Ｍ１ｃは、コレクタ電極１５上に形成された部分と各部をＸ方向に繋ぐ部分とからなる。
【０１０３】
次いで、図１０に示すように、第１層配線（Ｍ１ｅ、Ｍ１ｃ等）上に酸化シリコン膜等の絶縁膜１９を例えばＣＶＤ法で堆積する。次いで、エミッタ引き出し配線Ｍ１ｅ上の絶縁膜１９を除去し、接続孔を形成する。次いで、前記接続孔内を含む絶縁膜１９上に導電性膜として例えばＭｏ／Ａｕ／Ｍｏ膜を堆積し、エッチングすることによりエミッタ引き出し配線（第２層配線）Ｍ２ｅを形成する。図１１にエミッタ引き出し配線Ｍ２ｅ形成後の基板の要部平面図を示す。例えば図１１のＡ−Ａ断面部が図１０に対応する。図示するように、エミッタ引き出し配線Ｍ２ｅは、エミッタ引き出し配線Ｍ１ｅをＸ方向に繋げている。
【０１０４】
次いで、第２層配線（Ｍ２ｅ）上に酸化シリコン膜等の絶縁膜２１を堆積する。
【０１０５】
次いで、必要に応じて抵抗素子や容量素子等を基板１上の図示しない領域に形成し、基板表面を保護膜で覆う。
【０１０６】
次いで、上記保護膜側（素子形成面）を下側とし、基板１の裏面を研磨することによりその厚さを７０〜１００μｍとする。その後、必要に応じて裏面電極等を形成し、略円形のウエハ状態の基板を半導体チップ毎に個片化する。さらに、半導体チップを実装することにより本実施の形態の半導体装置（ＨＢＴ）が完成する。
【０１０７】
（実施の形態２）
ここでは、ベース電極やエッミタメサの他のレイアウト例について説明する。なお、本実施の形態の半導体装置の構成やその形成方法は実施の形態１の場合と同様であるため、その詳細な説明を省略する。また、対応する部位には同じ符号を付し、その説明を省略する。
【０１０８】
まず、本実施の形態の半導体装置の要部平面図を図２２に示す。図示するように、ベースメサ４ａ上には、エミッタメサ（上部エミッタ層）６ａおよびベース電極８が形成されいる。エミッタメサ６ａは、Ｙ方向に延在する矩形状のパターンであり、ベース電極８は、エミッタメサ６ａの３辺（ＥＭＬ１、ＥＭＬ２、ＥＭＬ３）にそれぞれ沿った第１部、第２部および第３部よりなる。第１部と第３部はＹ方向に延在し、第２部は、第１部と第３部の端部をＸ方向に繋いでいる。
【０１０９】
このような形状のベース電極やエッミタメサについても、ベース電極とエミッタメサとが対向している領域の端部に突起領域Ｐ２ａを設け、前記端部とベースメサ４ａの端部との距離を大きくしている。
【０１１０】
また、本実施の形態においては、突起領域Ｐ２ａの他、突起領域Ｐ２ｂ、Ｐ２ｃを設けている。従って、ベース電極８の幅が小さくても、異常エッチングがベースメサの端部からベース電極８のＸ方向に延在する辺（ＢＥＬ４、ＢＥＬ８）に沿って進行し、ベース電極とエミッタメサとが対向している領域に異常エッチングが発生することを防止できる。
【０１１１】
具体的には、Ｌｂ１を０．１μｍ、ＬｂＦｃを１．０μｍとし、Ｌｂ２を０．１μｍ、ＬｂＦｂを１．０μｍとしている。また、ＬｅＦａを１．５μｍとし、ＬｂＦａを１．０μｍとしている。また、この場合、Ｌｂ３は、−０．３μｍである。
【０１１２】
ここで、ＢＭＬ１〜ＢＭＬ３は、ベースメサ４ａのパターンを構成する辺であり、ＢＥＬ１〜ＢＥＬ８は、ベース電極８のパターンを構成する辺であり、ＥＭＬ１〜ＥＭＬ４は、エミッタメサのパターンを構成する辺である。
【０１１３】
次いで、本実施の形態の他の半導体装置の要部平面図を図２３に示す。本例においては、ベースメサ４ａ上に、２つのエミッタメサ（上部エミッタ層）６Ａ、６Ｂを配置し、これらの間にベース電極８が配置されている。エミッタメサ６Ａ、６Ｂは、Ｙ方向に延在する矩形状のパターンであり、ベース電極８は、エミッタメサ６Ａと６Ｂとの間にＹ方向に延在する。なお、ベース電極８の端部は、接続部を確保するため幅広となっている。
【０１１４】
本例においても、ベース電極とエミッタメサとが対向している領域の端部に突起領域Ｐ３ａ、Ｐ３ｂおよびＰ３ｃを設け、前記端部とベースメサ４ａの端部との距離を大きくしている。
【０１１５】
具体的には、ＬｅＦａを１．５μｍ、ＬｂＦａを１．０μｍとし、ＬｅＦｂおよびＬｂＦｃを１．５μｍとしている。また、Ｌｅ１およびＬｅ２は、１．０μｍである。
【０１１６】
ここで、ＢＭＬ１、ＢＭＬ２は、ベースメサ４ａのパターンを構成する辺であり、ＢＥＬ１〜ＢＥＬ４は、ベース電極８のパターンを構成する辺であり、ＥＭＬ１〜ＥＭＬ８は、エミッタメサのパターンを構成する辺である。なお、ベース電極８の端部の幅広部の下にもベースメサ４ａが形成されている。
【０１１７】
このように、本実施の形態においてもベースメサに突起領域を設けることにより、ベースメサの形成時の異常エッチングを防止することができる。その結果、ベース層とエミッタ層との間の高抵抗化を防止し、コレクタ電流Ｉｃを確保することができる等、バイポーラトランジスタの特性を向上させることができる。
【０１１８】
また、異常エッチングが生じる部分にのみ突起領域を形成することにより、単位エミッタ面積当たりのベース・コレクタ容量を低減できる。
【０１１９】
（実施の形態３）
ここでは、ベース電極やエッミタメサのパターンが、ベースメサのパターンと交差する場合について説明する。また、ベース電極を構成する平面パターンが複数の屈曲部を有する、もしくは曲線を有する場合について説明する。なお、本実施の形態の半導体装置の構成やその形成方法は実施の形態１の場合と同様であるため、その詳細な説明を省略する。また、対応する部位には同じ符号を付し、その説明を省略する。
【０１２０】
まず、本実施の形態の半導体装置の要部平面図を図２４に示す。図示するように、ベースメサ４ａ上には、エミッタメサ（上部エミッタ層）６ａおよびベース電極８が形成されいる。エミッタメサ６ａは、Ｙ方向に延在する矩形状のパターンであり、ベース電極８は、エミッタメサ６ａの辺（ＥＭＬ２）に沿って配置され、その端部（辺ＢＭＬ３側）には、コンタクト部が形成されている。
【０１２１】
ここで、ベース電極８は、ベースメサ４ａと交差している。言い換えれば、辺ＢＥＬ１と合成平面パターンのＢＭＬ３が交差している。この合成平面パターンは、ＢＭＬ１、ＢＭＬ２、ＢＭＬ３およびＢＭＬ４で区画される略矩形状のパターンをいう。
【０１２２】
このような場合は、ＢＥＬ１とＢＭＬ３の交点部分に突起領域Ｐｄを形成する。この際、ＢＥＬ１とＢＭＬ３の交点から突起領域Ｐｄの端部までの距離（ＬｂＦｄ）は、Ｌｂ２より大きい。また、この距離ＬｂＦｄをベースメサ４ａの深さ（台形状のｎ型ＧａＡｓ層の部分も含む）ＤＥに０．３μｍを加えた寸法以上とする。
【０１２３】
このように突起領域Ｐｄを設けることで、異常エッチングがベースメサの端部からベース電極８のＹ方向に延在する辺（ＢＥＬ１）に沿って進行し、ベース電極とエミッタメサとが対向している領域に異常エッチングが発生することを防止できる。
【０１２４】
また、図２４においては、ベース電極のコンタクト側の端部がベースメサと交差する場合について説明したが、ベース電極の逆側（辺ＢＭＬ４側）の端部がベースメサと交差する場合にも、その交点部に突起領域を設けることで、異常エッチングを防止できる。
【０１２５】
また、上記の例においては、ベース電極について説明したが、エミッタメサがベースメサと交差する場合も同様に突起領域を設けることで、異常エッチングを防止できる。
【０１２６】
次いで、図２５および図２６を参照しながら、ベース電極を構成する平面パターンが複数の屈曲部を有する、もしくは曲線を有する場合について説明する。図２５および図２６は、本実施の形態の他の半導体装置の要部平面図である。
【０１２７】
例えば、図２４に示す場合や実施の形態１および２では、各部を構成するパターンがほぼ直線で囲まれた、比較的単純な形状であるが、例えば図２５に示すように、ベース電極８のコンタクト部が複雑なパターン形状となる場合もある。また、図２６に示すように、パターンの一部（ＢＥＬ３、ＢＭＬ３）が曲線となる場合もある。
【０１２８】
このような場合も、ベース電極８の辺ＢＥＬ５側に突起領域Ｐｂを設けることで、異常エッチングを防止することができる。この突起領域の幅（ＬｂＦｂ）は、例えば、ベースメサ４ａの高さに０．３μｍを加えた長さ以上である。
【０１２９】
従って、本発明は図２４や図２５に示すパターン形状を排除するものではなく、エミッタメサと対向しているベース電極の辺がベースメサの辺と交わる方向に延在する場合について広く適用可能である。
【０１３０】
（実施の形態４）
ここでは、高性能のＨＢＴが要求されるアンプについて説明する。
【０１３１】
図２７に、バイポーラトランジスタＴｒを用いたアンプの回路図の一例を示す。図示するように、入力（ＲＦ ＩＮ）と出力（ＲＦ ＯＵＴ）との間には、２段の増幅回路（ＨＢＴ Ｃｅｌｌ）５１、５２が直列に接続されている。この増幅回路は、コンデンサ、抵抗およびバイポーラトランジスタ（ＨＢＴ）Ｔｒよりなる。また、入力（ＲＦ ＩＮ）と増幅回路５１との間には、コンデンサＣＭ１が接続されている。また、増幅回路５１と５２との間には、コンデンサＣＭ３が接続されている。Ｖｃｃは、電源電位を、Ｖｂｂは、ベースバイアス電位を示す。
【０１３２】
このようなアンプは、例えば、その動作周波数が０．８ＧＨｚ以上であり、このような高周波帯域に対応するためには、バイポーラトランジスタ特性の向上を図る必要がある。
【０１３３】
従って、実施の形態１および２で説明したＨＢＴは、図２７に示すバイポーラトランジスタ（ＨＢＴ）部に用いて好適である。
【０１３４】
即ち、バイポーラトランジスタのベース・コレクタ容量の低減により、アンプの電流付加効率や電流利得などを向上させることができる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
また、前記実施の形態においては、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタにも本発明を適用可能である。また、ＧａＡｓ基板上に形成されたバイポーラトランジスタについて説明したが、他の化合物半導体を用いてもよい。例えば前記実施の形態においては、ＧａＡｓ基板を用いエミッタ半導体層がＩｎＧａＰの場合について説明したが、エミッタ半導体層をＡｌＧａＡｓ（アルミニウムガリウムヒ素）層としてもよい。また、ＩｎＰ（インジウム燐）基板を用い、ベース層をＩｎＧａＡｓとし、エミッタ層をＩｎＰないしＩｎＡｌＡｓとしてもよい。また、ＳｉやＳｉＧｅを用いたバイポーラトランジスタに適用することも可能である。例えば、ベース層をＳｉＧｅとし、エミッタ層をＳｉとしてもよい。
【０１３７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３８】
バイポーラトランジスタの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図４】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１の半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図１３】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部平面図である。
【図１６】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１の効果を説明するための半導体装置（ＨＢＴ）の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１の半導体装置（ＨＢＴ）のベースメサの形状を説明するための基板の要部平面図である。
【図２１】本発明の実施の形態１の半導体装置（ＨＢＴ）のベースメサの形状を説明するための基板の要部平面図である。
【図２２】本発明の実施の形態２の半導体装置（ＨＢＴ）を示す基板の要部平面図である。
【図２３】本発明の実施の形態２の他の半導体装置（ＨＢＴ）を示す基板の要部平面図である。
【図２４】本発明の実施の形態３の半導体装置（ＨＢＴ）を示す基板の要部平面図である。
【図２５】本発明の実施の形態３の他の半導体装置（ＨＢＴ）を示す基板の要部平面図である。
【図２６】本発明の実施の形態３の他の半導体装置（ＨＢＴ）を示す基板の要部平面図である。
【図２７】本発明の半導体装置（ＨＢＴ）が用いられるアンプの一例を示す回路図である。
【符号の説明】
１ 基板（半絶縁性ＧａＡｓ基板）
２ ｎ＋型ＧａＡｓ層（サブコレクタ層）
３ ｎ型ＧａＡｓ層（コレクタ層）
４ ｐ型ＧａＡｓ層（ベース層）
４ａ ベースメサ
５ ｎ型ＩｎＧａＰ層（エミッタ層）
６ａ エミッタメサ
６Ａ、６Ｂ エミッタメサ
７ エミッタ電極
８ ベース電極
８ａ 反応部
９ 絶縁膜
１０ 異常エッチング部
１３ 絶縁膜
１５ コレクタ電極
１７ 絶縁膜
１９ 絶縁膜
２１ 絶縁膜
５１、５５ 増幅回路
５７ バイアス回路
Ｂ、Ｃ、Ｄ、Ｆ 異常エッチングの発生箇所
ＢＥ ベース電極とエミッタメサとが対向している領域
ＢＥＬ１〜ＢＥＬ８ ベース電極の平面パターンを構成する辺
ＢＭＬ１〜ＢＭＬ４ 合成平面パターン（ベースメサの平面パターン）を構成する辺
ＣＭ１、ＣＭ３ コンデンサ
ＥＭＬ１〜ＥＭＬ８ エミッタメサの平面パターンを構成する辺
ＬＭ１、ＬＭ３ コイル
Ｌｂ１ 辺ＢＭＬ１と辺ＢＥＬ５との距離
Ｌｂ２ 辺ＢＭＬ２と辺ＢＥＬ２との距離
Ｌｂ３ 辺ＢＭＬ３と辺ＢＥＬ３との距離
Ｌｂ４ 辺ＢＭＬ４と辺ＢＥＬ４との距離
ＬｂＦａ、ＬｂＦｂ、ＬｂＦｃ、ＬｂＦｄ ベース電極から突起領域端部までの距離
Ｌｅ１ 辺ＢＭＬ１と辺ＥＭＬ１との距離
Ｌｅ４ 辺ＢＭＬ４と辺ＥＭＬ４との距離
ＬｅＦａ、ＬｅＦｂ、ＬｅＦｃ エミッタメサから突起領域端部までの距離
Ｍ１ｂ ベース引き出し配線
Ｍ１ｃ コレクタ引き出し配線
Ｍ１ｅ エミッタ引き出し配線
Ｍ２ｅ エミッタ引き出し配線
Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ 突起領域
Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ 突起領域
ＰＡ 合成平面パターン
Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ 突起領域
Ｒ レジスト膜

Claims (30)

  1. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサと、
    （ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサと、
    （ｃ）前記ベースメサ上に形成され第１方向に延在するベース電極と、
    を有し、
    （ｄ）前記ベースメサは、前記ベース電極の延在する方向に突起領域を有することを特徴とするバイポーラトランジスタ。
  2. 前記ベース電極を構成する第１辺は、前記エミッタメサを構成する第２辺と対向しており、
    前記第１辺の前記突起領域側の端部と前記突起領域の端部との距離は、前記ベースメサの高さに０．３μｍを加えた長さ以上であることを特徴とする請求項１記載のバイポーラトランジスタ。
  3. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサであって、
    第１〜第４ベースメサ辺を有し、前記第１ベースメサ辺と前記第３ベースメサ辺、前記第３ベースメサ辺と前記第２ベースメサ辺、前記第２ベースメサ辺と前記第４ベースメサ辺および前記第４ベースメサ辺と前記第１ベースメサ辺がそれぞれ交わる方向に延在するベースメサと、
    （ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを有し、
    （ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、
    （ｄ２）前記第２ベースメサ辺は、前記第２ベース電極辺に沿って配置され、
    （ｄ３）前記第４ベースメサ辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第２ベースメサ辺および前記第２ベース電極辺と交わる方向に延在し、
    （ｄ４）前記第２ベースメサ辺と前記第２ベース電極辺との第１距離より、前記第１ベース電極辺の前記第４ベースメサ辺の側の端部と前記第４ベースメサ辺との第２距離が大きいことを特徴とするバイポーラトランジスタ。
  4. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上の第１領域および前記第１領域に接するよう配置された突起領域に形成され、前記ベースを形成するベースメサであって、
    前記第１領域は、第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在し、
    （ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極と、を有し、
    （ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、
    （ｄ２）前記第２辺は、前記第２ベース電極辺に沿って配置され、
    （ｄ３）前記第４辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第２辺および前記第２ベース電極辺と交わる方向に延在し、
    （ｄ４）前記突起領域は、前記第２ベース電極辺と前記第２辺との第１距離より、前記第１ベース電極辺の前記第４辺側の端部、もしくは前記第１ベース電極辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられていることを特徴とするバイポーラトランジスタ。
  5. 前記ベースメサおよび前記エミッタメサは略矩形状であることを特徴とする請求項４記載のバイポーラトランジスタ。
  6. 前記突起領域は前記第４辺に沿って延在している、もしくは前記突起領域は前記第１ベース電極辺の前記端部近傍にのみ位置することを特徴とする請求項４記載のバイポーラトランジスタ。
  7. （ｅ）前記ベース電極は、略Ｌ字状であり、さらに、第５および第６ベース電極辺を有し、前記第３ベース電極辺は、前記第３辺に沿って配置され、前記第３ベース電極辺と前記第３辺との第３距離より、前記第２距離は大きいことを特徴とする請求項４記載のバイポーラトランジスタ。
  8. 前記第２距離は、前記ベースメサの高さに０．３μｍを加えた長さ以上であることを特徴とする請求項４記載のバイポーラトランジスタ。
  9. 前記第１距離は、前記第２辺が前記第２ベース電極辺より外側に位置する場合は正であり、前記第２ベース電極辺が前記第２辺と重なる場合は０（ゼロ）であり、前記第２ベース電極辺が前記第２辺より外側に位置する場合は負となることを特徴とする請求項４記載のバイポーラトランジスタ。
  10. 前記ベースメサは、前記第１領域、前記突起領域および他の突起領域に形成され、
    前記他の突起領域は、前記第１ベース電極辺の前記端部と前記他の突起領域の端部との第３距離が、前記第１距離より大きくなるよう前記第１領域の前記第２辺側に設けられることを特徴とする請求項４記載のバイポーラトランジスタ。
  11. 前記第３距離は、前記ベースメサの高さに０．３μｍを加えた長さ以上であることを特徴とする請求項１０記載のバイポーラトランジスタ。
  12. 前記バイポーラトランジスタは、ヘテロ接合型バイポーラトランジスタであり、前記ベースメサは、ガリウムヒ素（ＧａＡｓ）もしくはインジウム燐（ＩｎＰ）よりなることを特徴とする請求項４記載のバイポーラトランジスタ。
  13. 前記ベース電極の最下層は白金（Ｐｔ）膜と化合物半導体との合金層であることを特徴とする請求項４記載のバイポーラトランジスタ。
  14. 前記ヘテロ接合型バイポーラトランジスタは、その動作周波数が０．８ＧＨｚ以上の高周波増幅回路に用いられることを特徴とする請求項１２記載のバイポーラトランジスタ。
  15. 前記バイポーラトランジスタは、ヘテロ接合型バイポーラトランジスタであり、前記ベースメサは、シリコンゲルマニウム（ＳｉＧｅ）よりなることを特徴とする請求項４記載のバイポーラトランジスタ。
  16. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサと、
    （ｂ）前記ベースメサ上に形成され、第１方向に延在し、前記エミッタを形成するエミッタメサと、
    （ｃ）前記ベースメサ上に形成されたベース電極と、
    を有し、
    （ｄ）前記ベースメサは、前記エミッタメサの延在する方向に突起領域を有することを特徴とするバイポーラトランジスタ。
  17. 前記ベース電極を構成する第１辺は、前記エミッタメサを構成する第２辺と対向しており、
    前記第２辺の前記突起領域側の端部と前記突起領域の端部との距離は、前記ベースメサの高さに０．３μｍを加えた長さ以上であることを特徴とする請求項１６記載のバイポーラトランジスタ。
  18. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上に形成され、前記ベースを形成するベースメサであって、
    第１〜第４ベースメサ辺を有し、前記第１ベースメサ辺と前記第３ベースメサ辺、前記第３ベースメサ辺と前記第２ベースメサ辺、前記第２ベースメサ辺と前記第４ベースメサ辺および前記第４ベースメサ辺と前記第１ベースメサ辺がそれぞれ交わる方向に延在するベースメサと、
    （ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを有し、
    （ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、
    （ｄ２）前記第１ベースメサ辺は、前記第１エミッタメサ辺に沿って配置され、
    （ｄ３）前記第４ベースメサ辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第１ベースメサ辺および前記第１エミッタメサ辺と交わる方向に延在し、
    （ｄ４）前記第１ベースメサ辺と前記第１エミッタメサ辺との第１距離より、前記第２エミッタメサ辺の前記第４ベースメサ辺側の端部と前記第４ベースメサ辺との第２距離が大きいことを特徴とするバイポーラトランジスタ。
  19. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタであって、
    （ａ）前記コレクタ上の第１領域および前記第１領域に接するよう配置された突起領域に形成され、前記ベースを形成するベースメサであって、
    前記第１領域は、第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在し、
    （ｂ）前記ベースメサ上に形成され、前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ｃ）前記ベースメサ上に形成され、第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極と、を有し、
    （ｄ１）前記第２エミッタメサ辺は、前記第１ベース電極辺と対向し、
    （ｄ２）前記第１辺は、前記第１エミッタメサ辺に沿って配置され、
    （ｄ３）前記第４辺は、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第１辺および前記第１エミッタメサ辺と交わる方向に延在し、
    （ｄ４）前記突起領域は、前記第１辺と前記第１エミッタメサ辺との第１距離より、前記第２エミッタメサ辺の前記第４辺側の端部、もしくは前記第２エミッタメサ辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられていることを特徴とするバイポーラトランジスタ。
  20. 前記ベースメサおよび前記エミッタメサは略矩形状であることを特徴とする請求項１９記載のバイポーラトランジスタ。
  21. 前記第２距離は、前記ベースメサの高さに０．３μｍを加えた長さ以上であることを特徴とする請求項１９記載のバイポーラトランジスタ。
  22. 前記バイポーラトランジスタは、ヘテロ接合型バイポーラトランジスタであり、前記ベースメサは、ガリウムヒ素（ＧａＡｓ）もしくはインジウム燐（ＩｎＰ）よりなることを特徴とする請求項１９記載のバイポーラトランジスタ。
  23. 前記ヘテロ接合型バイポーラトランジスタは、その動作周波数が０．８ＧＨｚ以上の高周波増幅回路に用いられることを特徴とする請求項２２記載のバイポーラトランジスタ。
  24. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタを形成する工程であって、
    （ａ）第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在する第１領域上に、
    （ａ１）前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ａ２）第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを、
    （ａ３）前記第２エミッタメサ辺が、前記第１ベース電極辺と対向し、
    （ａ４）前記第２辺が、前記第２ベース電極辺に沿って配置され、
    （ａ５）前記第４辺が、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第２辺および前記第２ベース電極辺と交わる方向に延在するよう形成する工程と、
    （ｂ）前記エミッタメサおよび前記ベース電極の上部の前記第１領域および前記第１領域に接するよう配置された突起領域にマスク膜を形成する工程であって、
    （ｂ１）前記突起領域は、前記第２ベース電極辺と前記第２辺との第１距離より、前記第１ベース電極辺の前記第４辺側の端部、もしくは前記第１ベース電極辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられ、
    （ｃ）前記マスク膜をマスクに前記エミッタメサおよび前記ベース電極の下層の半導体層をエッチングすることにより前記ベースを構成するベースメサを形成する工程と、
    （ｄ）前記ベースメサの下層に前記コレクタを形成する工程と、
    を有することを特徴とするバイポーラトランジスタの製造方法。
  25. 前記第２距離は、前記エッチングの量に０．３μｍを加えた長さ以上であることを特徴とする請求項２４記載のバイポーラトランジスタの製造方法。
  26. 前記マスク膜は、前記第１領域、前記突起領域および他の突起領域に形成され、
    前記他の突起領域は、前記第１ベース電極辺の前記端部と前記他の突起領域の端部との第３距離が、前記第１距離より大きくなるよう前記第１領域の前記第２辺側に設けられることを特徴とする請求項２４記載のバイポーラトランジスタの製造方法。
  27. 前記第３距離は、前記エッチングの量に０．３μｍを加えた長さ以上であることを特徴とする請求項２６記載のバイポーラトランジスタの製造方法。
  28. 前記ベース電極の最下層は白金（Ｐｔ）膜と化合物半導体との合金層であることを特徴とする請求項２４記載のバイポーラトランジスタの製造方法。
  29. コレクタ、ベースおよびエミッタからなるバイポーラトランジスタを形成する工程であって、
    （ａ）第１〜第４辺を有し、前記第１辺と前記第３辺、前記第３辺と前記第２辺、前記第２辺と前記第４辺および前記第４辺と前記第１辺がそれぞれ交わる方向に延在する第１領域上に、
    （ａ１）前記エミッタを形成するエミッタメサであって、第１〜第４エミッタメサ辺を有し、前記第１エミッタメサ辺と前記第３エミッタメサ辺、前記第３エミッタメサ辺と前記第２エミッタメサ辺、前記第２エミッタメサ辺と前記第４エミッタメサ辺および前記第４エミッタメサ辺と前記第１エミッタメサ辺がそれぞれ交わる方向に延在するエミッタメサと、
    （ａ２）第１〜第４ベース電極辺を有し、前記第１ベース電極辺と前記第３ベース電極辺、前記第３ベース電極辺と前記第２ベース電極辺、前記第２ベース電極辺と前記第４ベース電極辺および前記第４ベース電極辺と前記第１ベース電極辺がそれぞれ交わる方向に延在するベース電極とを、
    （ａ３）前記第２エミッタメサ辺が、前記第１ベース電極辺と対向し、
    （ａ４）前記第１辺が、前記第１エミッタメサ辺に沿って配置され、
    （ａ５）前記第４辺が、前記第２エミッタメサ辺、前記第１ベース電極辺、前記第１辺および前記第１エミッタメサ辺と交わる方向に延在するよう形成する工程と、
    （ｂ）前記エミッタメサおよび前記ベース電極の上部の前記第１領域および前記第１領域に接するよう配置された突起領域にマスク膜を形成する工程であって、
    （ｂ１）前記突起領域は、前記第１エミッタメサ辺と前記第１辺との第１距離より、前記第２エミッタメサ辺の前記第４辺側の端部、もしくは前記第２エミッタメサ辺と前記第４辺が交差する場合はその交点と、前記突起領域の端部との第２距離が大きくなるよう前記第１領域の前記第４辺側に設けられ、
    （ｃ）前記マスク膜をマスクに前記エミッタメサおよび前記ベース電極の下層の半導体層をエッチングすることにより前記ベースを構成するベースメサを形成する工程と、
    （ｄ）前記ベースメサの下層に前記コレクタを形成する工程と、
    を有することを特徴とするバイポーラトランジスタの製造方法。
  30. 前記第２距離は、前記エッチングの量に０．３μｍを加えた長さ以上であることを特徴とする請求項２９記載のバイポーラトランジスタの製造方法。
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