JPH0821598B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0821598B2 JPH0821598B2 JP1236270A JP23627089A JPH0821598B2 JP H0821598 B2 JPH0821598 B2 JP H0821598B2 JP 1236270 A JP1236270 A JP 1236270A JP 23627089 A JP23627089 A JP 23627089A JP H0821598 B2 JPH0821598 B2 JP H0821598B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関するものであ
る。
る。
第５図（ａ）乃至（ｄ）は従来の高周波・高出力GaAs
ICの製造方法の主要工程を示す断面図である。同図にお
いて、（１）はGaAs基板、（31）はバイアホール、（3
2）はバイアホール（31）の内部金属層、（33）はメッ
キ下地蒸着金属層、（34）は放熱体としてのプレーテッ
ド・ヒート・シンク（以下PHSと称する）である。
ICの製造方法の主要工程を示す断面図である。同図にお
いて、（１）はGaAs基板、（31）はバイアホール、（3
2）はバイアホール（31）の内部金属層、（33）はメッ
キ下地蒸着金属層、（34）は放熱体としてのプレーテッ
ド・ヒート・シンク（以下PHSと称する）である。
第５図（ａ）に示すように、GaAs基板（１）の第１の
面（表面）に深さ約30μｍのバイアホール（31）をRIE
法等で形成し、そのバイアホール内部に電解メッキで金
属層（32）を形成する。この後、GaAs基板（１）の第１
の面とは反対側の第２の面（裏面）から研削、ラッピン
グ、ポリッシング等により基板（１）の厚さを約30μｍ
にまで均一に薄化して、バイアホール内部金属層（32）
の底部を第５図（ｂ）に示すように、第２の面に露出せ
しめ、次に、第２の面全面に第５図（ｃ）に示すよう
に、メッキ下地蒸着金属層（33）を形成する。続いて、
そのメッキ下地蒸着金属層（33）をカソード給電層とし
た電解メッキにより約40μｍ厚さのPHS（34）を形成す
る。
面（表面）に深さ約30μｍのバイアホール（31）をRIE
法等で形成し、そのバイアホール内部に電解メッキで金
属層（32）を形成する。この後、GaAs基板（１）の第１
の面とは反対側の第２の面（裏面）から研削、ラッピン
グ、ポリッシング等により基板（１）の厚さを約30μｍ
にまで均一に薄化して、バイアホール内部金属層（32）
の底部を第５図（ｂ）に示すように、第２の面に露出せ
しめ、次に、第２の面全面に第５図（ｃ）に示すよう
に、メッキ下地蒸着金属層（33）を形成する。続いて、
そのメッキ下地蒸着金属層（33）をカソード給電層とし
た電解メッキにより約40μｍ厚さのPHS（34）を形成す
る。
以上のようにして製造した半導体装置では、GaAs基板
（１）の第１の面に形成されたFET等の素子からの熱は
バイアホール（31）及び薄化された熱伝導率の低いGaAs
基板（１）を介してその基板の第２の面側のPHS（34）
へ放散される。
（１）の第１の面に形成されたFET等の素子からの熱は
バイアホール（31）及び薄化された熱伝導率の低いGaAs
基板（１）を介してその基板の第２の面側のPHS（34）
へ放散される。
上述の従来の製造方法では、基板厚さを基板全体にわ
たって約30μｍにまで均一に薄くし、且つ基板の第２の
面上に約40μｍ厚さのPHS（34）を形成するため、メッ
キ応力により第６図（ａ）に示すように基板（１）が反
り、その反り量ｈ（mm）は第６図（ｂ）に示すように基
板寸法（長辺の長さ）ｌ＝2Rθ（mm）が増すに従って増
加する傾向にあった。なお、Ｒは中心位置から基板まで
の距離、θは中心位置から基板両端を見た角の半角であ
る。基板反り量ｈが0.1mmを超えると、アッセンブリが
困難になるため、基板寸法ｌをあまり大きくすることが
できず、その寸法ｌを約3.5mm以下にしなければならな
いという問題点があった。
たって約30μｍにまで均一に薄くし、且つ基板の第２の
面上に約40μｍ厚さのPHS（34）を形成するため、メッ
キ応力により第６図（ａ）に示すように基板（１）が反
り、その反り量ｈ（mm）は第６図（ｂ）に示すように基
板寸法（長辺の長さ）ｌ＝2Rθ（mm）が増すに従って増
加する傾向にあった。なお、Ｒは中心位置から基板まで
の距離、θは中心位置から基板両端を見た角の半角であ
る。基板反り量ｈが0.1mmを超えると、アッセンブリが
困難になるため、基板寸法ｌをあまり大きくすることが
できず、その寸法ｌを約3.5mm以下にしなければならな
いという問題点があった。
この発明は、上記のような問題点を解決するためにな
されたもので、FET等の発熱部からPHSへの放熱効果を損
なうことなく、基板反り量を低減させ、且つ基板寸法を
大きくすることができる半導体装置の製造方法を提供す
ることを目的とする。
されたもので、FET等の発熱部からPHSへの放熱効果を損
なうことなく、基板反り量を低減させ、且つ基板寸法を
大きくすることができる半導体装置の製造方法を提供す
ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板
の第１の面から第１のバイアホールを形成し、その後、
その半導体基板の第１の面の反対側に在る第２の面から
第２のバイアホールを形成して第１のバイアホール底部
を覆う金属層を第２のバイアホール内に露出させ、その
後、第２のバイアホールの内面を含む上記半導体基板の
第２の面に下地無電解ニッケルメッキ層を形成し、
（１）第２のバイアホール内に露出した下地無電解ニッ
ケルメッキ層を触媒として化学還元を行って無電解ニッ
ケルメッキ層を第２のバイアホール内に充填するか、
（２）第２のバイアホール内に化学還元型無電解金メッ
キ層を充填するか、（３）正方向の電流パルスと負方向
の電流パルスを周期的に流す正逆逆転法によって、上記
第２のバイアホールの内部に電解金メッキ層を充填し、
第２のバイアホールの内部に充填された金メッキ層また
はニッケルメッキ層の表面及び半導体基板の第２の面に
形成された下地無電解ニッケルメッキ層表面に電解金メ
ッキ層を形成するものである。
の第１の面から第１のバイアホールを形成し、その後、
その半導体基板の第１の面の反対側に在る第２の面から
第２のバイアホールを形成して第１のバイアホール底部
を覆う金属層を第２のバイアホール内に露出させ、その
後、第２のバイアホールの内面を含む上記半導体基板の
第２の面に下地無電解ニッケルメッキ層を形成し、
（１）第２のバイアホール内に露出した下地無電解ニッ
ケルメッキ層を触媒として化学還元を行って無電解ニッ
ケルメッキ層を第２のバイアホール内に充填するか、
（２）第２のバイアホール内に化学還元型無電解金メッ
キ層を充填するか、（３）正方向の電流パルスと負方向
の電流パルスを周期的に流す正逆逆転法によって、上記
第２のバイアホールの内部に電解金メッキ層を充填し、
第２のバイアホールの内部に充填された金メッキ層また
はニッケルメッキ層の表面及び半導体基板の第２の面に
形成された下地無電解ニッケルメッキ層表面に電解金メ
ッキ層を形成するものである。
この発明では、第２のバイアホールを形成しその内部
にメッキ層を充填することによって、半導体基板の所要
の部分にのみ選択的に放熱体を形成する。
にメッキ層を充填することによって、半導体基板の所要
の部分にのみ選択的に放熱体を形成する。
以下、この発明の実施例を図について説明する。
第１図（ａ）乃至（ｄ）はこの発明の第１の実施例に
よる半導体装置の製造方法の主要工程を示す断面図であ
る。同図において、（１）はGaAs基板、（２）は第１の
バイアホール、（３）は第２のバイアホール、（４）は
第１のバイアホール内部金属層、（５）は下地無電解ニ
ッケルメッキ層、（６）はフォトレジスト層、（７）は
無電解ニッケルメッキ層、（８）は電解金メッキ層、
（81）は突起削り取り部分である。
よる半導体装置の製造方法の主要工程を示す断面図であ
る。同図において、（１）はGaAs基板、（２）は第１の
バイアホール、（３）は第２のバイアホール、（４）は
第１のバイアホール内部金属層、（５）は下地無電解ニ
ッケルメッキ層、（６）はフォトレジスト層、（７）は
無電解ニッケルメッキ層、（８）は電解金メッキ層、
（81）は突起削り取り部分である。
先ず、第１図（ａ）に示すように、GaAs基板（１）の
第１の面側から約30μｍ深さの第１のバイアホール
（２）をRIE法等によって形成し、その内部に金属層
（４）を電解金メッキにより形成する。その後、基板
（１）の厚さを約100μｍまで研削、ラッピング、ポリ
ッシング等によって薄く加工し、基板（１）の第１の面
とは反対側の第２の面側から第１のバイアホール内部金
属層（４）の底部を露出させるように第２のバイアホー
ル（３）を化学エッチング等により形成する。次に、第
１図（ｂ）に示すように、第２のバイアホール（３）の
内面を含む基板（１）の第２の面全面にパラジウム（P
d）活性化を行なった後、無電解ニッケル（Ni）メッキ
を行なって下地無電解Niメッキ層（５）を形成する。そ
の後、写真製版によって第２のバイアホール（３）の開
口部を除く基板（１）の第２の面全面をフォトレジスト
層（６）等でマスクする。この時、下地無電解Niメッキ
層（５）の表面を置換型無電解金（Au）メッキにより数
100Å〜2000Å程度Auで置換しておくとNi表面不働体化
などによる種々の不都合を防止することができる（図示
省略）。
第１の面側から約30μｍ深さの第１のバイアホール
（２）をRIE法等によって形成し、その内部に金属層
（４）を電解金メッキにより形成する。その後、基板
（１）の厚さを約100μｍまで研削、ラッピング、ポリ
ッシング等によって薄く加工し、基板（１）の第１の面
とは反対側の第２の面側から第１のバイアホール内部金
属層（４）の底部を露出させるように第２のバイアホー
ル（３）を化学エッチング等により形成する。次に、第
１図（ｂ）に示すように、第２のバイアホール（３）の
内面を含む基板（１）の第２の面全面にパラジウム（P
d）活性化を行なった後、無電解ニッケル（Ni）メッキ
を行なって下地無電解Niメッキ層（５）を形成する。そ
の後、写真製版によって第２のバイアホール（３）の開
口部を除く基板（１）の第２の面全面をフォトレジスト
層（６）等でマスクする。この時、下地無電解Niメッキ
層（５）の表面を置換型無電解金（Au）メッキにより数
100Å〜2000Å程度Auで置換しておくとNi表面不働体化
などによる種々の不都合を防止することができる（図示
省略）。
続いて、Pd活性化を行なわずに無電解Niメッキ液で処
理を行なうと、第２のバイアホール（３）の内部に露出
している下地無電解Niメッキ層（５）を触媒として化学
還元が行なわれ、第１図（ｃ）に示すように第２のバイ
アホール（３）の内部に無電解Niメッキ層（７）が充填
される。次に、第１図（ｄ）に示すように、フォトレジ
スト層（６）を除去後、基板（１）の第２の面全面に電
解Auメッキ層（８）を形成し、その後で、第２のバイア
ホール（３）の充填層（７）の起伏により生ずる突起部
（81）を研磨して削り取る。
理を行なうと、第２のバイアホール（３）の内部に露出
している下地無電解Niメッキ層（５）を触媒として化学
還元が行なわれ、第１図（ｃ）に示すように第２のバイ
アホール（３）の内部に無電解Niメッキ層（７）が充填
される。次に、第１図（ｄ）に示すように、フォトレジ
スト層（６）を除去後、基板（１）の第２の面全面に電
解Auメッキ層（８）を形成し、その後で、第２のバイア
ホール（３）の充填層（７）の起伏により生ずる突起部
（81）を研磨して削り取る。
この方法では、上述のように、Pd活性化を行なわずに
無電解Niメッキ層（７）を形成することによって、フォ
トレジスト層（６）上へのメッキ成長を防止している。
無電解Niメッキ層（７）を形成することによって、フォ
トレジスト層（６）上へのメッキ成長を防止している。
次に、第２図（ａ）乃至（ｅ）によってこの発明の第
２の実施例による半導体装置の製造方法を説明する。こ
の方法では、第１図（ａ）の前工程、すなわち第２のバ
イアホール（３）を形成する前の工程において、基板
（１）の第２の面全面に窒化シリコン、酸化シリコン等
の絶縁体層（11）を形成する。次に、第２図（ｄ）に示
すように、絶縁体層（11）の一部を選択的に除去して第
２のバイアホール（３）を形成する。続いて、第２図
（ｃ）に示すように、Pd活性化を行なった後、無電解Ni
メッキを行ない、第２のバイアホール（３）の内部に下
地無電解Niメッキ層（５）を形成する。この時、Pd活性
化において、Pd核はGaAs部にのみ選択的に成長するた
め、第２のバイアホール（３）の内部にのみ選択的にNi
メッキ層（５）が形成される。次に、化学還元型無電解
Auメッキにより無電解Auメッキ層（12）を第２のバイア
ホール（３）内に充填する。その後、第２図（ｄ）に示
すように、基板（１）の第２の面全面に蒸着あるいはス
パッタリングによって金属層（13）を形成し、次に、第
２図（ｅ）に示すように、金属層（13）上に電解Auメッ
キ層（14）を形成し、点線で示す層（14）の突起部（14
1）を研磨して削り取る。
２の実施例による半導体装置の製造方法を説明する。こ
の方法では、第１図（ａ）の前工程、すなわち第２のバ
イアホール（３）を形成する前の工程において、基板
（１）の第２の面全面に窒化シリコン、酸化シリコン等
の絶縁体層（11）を形成する。次に、第２図（ｄ）に示
すように、絶縁体層（11）の一部を選択的に除去して第
２のバイアホール（３）を形成する。続いて、第２図
（ｃ）に示すように、Pd活性化を行なった後、無電解Ni
メッキを行ない、第２のバイアホール（３）の内部に下
地無電解Niメッキ層（５）を形成する。この時、Pd活性
化において、Pd核はGaAs部にのみ選択的に成長するた
め、第２のバイアホール（３）の内部にのみ選択的にNi
メッキ層（５）が形成される。次に、化学還元型無電解
Auメッキにより無電解Auメッキ層（12）を第２のバイア
ホール（３）内に充填する。その後、第２図（ｄ）に示
すように、基板（１）の第２の面全面に蒸着あるいはス
パッタリングによって金属層（13）を形成し、次に、第
２図（ｅ）に示すように、金属層（13）上に電解Auメッ
キ層（14）を形成し、点線で示す層（14）の突起部（14
1）を研磨して削り取る。
第２の実施例では、第２のバイアホール（３）内にNi
の代りにAuを充填することにより第１の実施例よりも大
きな放熱効果が得られる。なお、上述の化学還元型無電
解Auメッキは使用するメッキ液がpH13〜14程度の強アル
カリ性を示すため、通常、第１の実施例で使用したフォ
トレジストは使用できないため、絶縁体層（11）のマス
クにより選択成長を行なっている。
の代りにAuを充填することにより第１の実施例よりも大
きな放熱効果が得られる。なお、上述の化学還元型無電
解Auメッキは使用するメッキ液がpH13〜14程度の強アル
カリ性を示すため、通常、第１の実施例で使用したフォ
トレジストは使用できないため、絶縁体層（11）のマス
クにより選択成長を行なっている。
次に、第３図（ａ）、（ｂ）によってこの発明の第３
の実施例による半導体装置の製造方法を説明する。この
方法では、上述の第１図（ａ）、（ｂ）の各工程を経た
後、第３図（ａ）に示すように、第２のバイアホール
（３）内に電解Auメッキ層（15）を充填する。これは、
第１の実施例における無電解Niメッキ層（７）を電解Au
メッキ層に代えたものである。この時、電解メッキは第
３図（ｂ）にメッキ電流波形の１例を示す正逆逆転法
（P.Rメッキ法）によって行なう。このP.Rメッキ法で
は、正方向の電流パルス（20）により均一なメッキ成長
を行ない、また逆極性の直流電流（21）によりメッキの
突起部位のみを優先的に電解エッチングする両方の作用
を持った波形の電流を周期的に供給するので、第２のバ
イアホール（３）の内部に優先的、且つ選択的にメッキ
成長が行なわれて、電解Auメッキ層（15）が充填され
る。
の実施例による半導体装置の製造方法を説明する。この
方法では、上述の第１図（ａ）、（ｂ）の各工程を経た
後、第３図（ａ）に示すように、第２のバイアホール
（３）内に電解Auメッキ層（15）を充填する。これは、
第１の実施例における無電解Niメッキ層（７）を電解Au
メッキ層に代えたものである。この時、電解メッキは第
３図（ｂ）にメッキ電流波形の１例を示す正逆逆転法
（P.Rメッキ法）によって行なう。このP.Rメッキ法で
は、正方向の電流パルス（20）により均一なメッキ成長
を行ない、また逆極性の直流電流（21）によりメッキの
突起部位のみを優先的に電解エッチングする両方の作用
を持った波形の電流を周期的に供給するので、第２のバ
イアホール（３）の内部に優先的、且つ選択的にメッキ
成長が行なわれて、電解Auメッキ層（15）が充填され
る。
上述の第１、第２、第３の実施例により例えば第４図
に示す構造の半導体装置が得られる。同図において、FE
T部（100）は例えばソースパッドが第１のバイアホール
（２）によって接地されたものであり、選択PHS理込み
層（101）は第１の実施例における無電解Niメッキ層
（７）に、また第２の実施例における無電解Auメッキ層
（12）に、更に、また第３の実施例における電解Auメッ
キ層（15）にそれぞれ相当するものである。FET部（10
0）から発生した熱は第１のバイアホール（２）及び基
板（１）を介して選択PHS理込み層（101）へ放散され
る。
に示す構造の半導体装置が得られる。同図において、FE
T部（100）は例えばソースパッドが第１のバイアホール
（２）によって接地されたものであり、選択PHS理込み
層（101）は第１の実施例における無電解Niメッキ層
（７）に、また第２の実施例における無電解Auメッキ層
（12）に、更に、また第３の実施例における電解Auメッ
キ層（15）にそれぞれ相当するものである。FET部（10
0）から発生した熱は第１のバイアホール（２）及び基
板（１）を介して選択PHS理込み層（101）へ放散され
る。
以上の各実施例では、基板として半絶縁性GaAs基板を
例に挙げたが、この基板はエピタキシャル層を有するGa
As基板、InP基板等、半導体基板であればどの様なもの
であってもよい。
例に挙げたが、この基板はエピタキシャル層を有するGa
As基板、InP基板等、半導体基板であればどの様なもの
であってもよい。
以上のように、この発明によれば、半導体基板の厚さ
をその基板全体にわたって一様に薄化しなくても所要の
部分のみを薄くしてそこに放熱体（ヒートシンク）を形
成することができるので、放熱効果を損なうことなく、
半導体基板の反り量を低減させ、かつその基板寸法を大
きくすることができる。また、請求項１記載の発明で
は、第２のバイアホールの内面に露出している下地無電
解ニッケルメッキ層を触媒として化学還元を行うことに
よって、請求項２記載の発明では、第２のバイアホール
の内部に化学還元型無電解メッキを行うことによって、
請求項３記載の発明では、正逆逆転法による電解メッキ
によって、第２のバイアホールの内部を充填しているの
で、第２のバイアホールの内部を緻密に充填することが
でき、充填不足が生じることがない。従って、第２のバ
イアホールを通して充分に放熱を行うことができる。
をその基板全体にわたって一様に薄化しなくても所要の
部分のみを薄くしてそこに放熱体（ヒートシンク）を形
成することができるので、放熱効果を損なうことなく、
半導体基板の反り量を低減させ、かつその基板寸法を大
きくすることができる。また、請求項１記載の発明で
は、第２のバイアホールの内面に露出している下地無電
解ニッケルメッキ層を触媒として化学還元を行うことに
よって、請求項２記載の発明では、第２のバイアホール
の内部に化学還元型無電解メッキを行うことによって、
請求項３記載の発明では、正逆逆転法による電解メッキ
によって、第２のバイアホールの内部を充填しているの
で、第２のバイアホールの内部を緻密に充填することが
でき、充填不足が生じることがない。従って、第２のバ
イアホールを通して充分に放熱を行うことができる。
第１図（ａ）乃至（ｄ）はこの発明の第１の実施例によ
る半導体装置の製造方法の主要工程を示す断面図、第２
図（ａ）乃至（ｅ）はこの発明の第２の実施例による半
導体装置の製造方法の主要工程を示す断面図、第３図
（ａ）はこの発明の第３の実施例による半導体装置の製
造方法の主要工程を示す断面図、第３図（ｂ）は第３図
（ａ）の工程に用いるメッキ電流波形の一例を示す図、
第４図はこの発明の第１乃至第３の実施例によって製造
した半導体装置の主要部の構造を示す斜視断面図、第５
図（ａ）乃至（ｄ）は従来の半導体装置の製造方法の主
要工程を示す断面図、第６図（ａ）及び（ｂ）は従来の
半導体装置における半導体基板の反り量と基板寸法の関
係を示す図である。 各図において、（１）は半導体基板、（２）は第１のバ
イアホール、（３）は第２のバイアホール、（４）は金
属層、（５）は下地無電解ニッケルメッキ層、（７）は
無電解ニッケルメッキ層、（８）は電解金メッキ層、
（11）は絶縁体層、（12）は無電解金メッキ層、（13）
は金属層、（14）は電解金メッキ層、（15）は電解金メ
ッキ層である。 なお、各図中同一符号は同一又は相当部分を示す。
る半導体装置の製造方法の主要工程を示す断面図、第２
図（ａ）乃至（ｅ）はこの発明の第２の実施例による半
導体装置の製造方法の主要工程を示す断面図、第３図
（ａ）はこの発明の第３の実施例による半導体装置の製
造方法の主要工程を示す断面図、第３図（ｂ）は第３図
（ａ）の工程に用いるメッキ電流波形の一例を示す図、
第４図はこの発明の第１乃至第３の実施例によって製造
した半導体装置の主要部の構造を示す斜視断面図、第５
図（ａ）乃至（ｄ）は従来の半導体装置の製造方法の主
要工程を示す断面図、第６図（ａ）及び（ｂ）は従来の
半導体装置における半導体基板の反り量と基板寸法の関
係を示す図である。 各図において、（１）は半導体基板、（２）は第１のバ
イアホール、（３）は第２のバイアホール、（４）は金
属層、（５）は下地無電解ニッケルメッキ層、（７）は
無電解ニッケルメッキ層、（８）は電解金メッキ層、
（11）は絶縁体層、（12）は無電解金メッキ層、（13）
は金属層、（14）は電解金メッキ層、（15）は電解金メ
ッキ層である。 なお、各図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】半導体基板の第１の面から第１のバイアホ
ールを形成し、その後、その第１のバイアホール底部及
び側面に金属層を形成し、次に上記第１の面の反対側に
在る上記半導体基板の第２の面から第２のバイアホール
を形成して上記第１のバイアホール底部に形成した上記
金属層をその第２のバイアホール内に露出させる第１の
工程と、 上記第２のバイアホールの内面を含む上記半導体基板の
第２の面に下地無電解ニッケルメッキ層を形成する第２
の工程と、 上記第２のバイアホールの内面に露出している下地無電
解ニッケルメッキ層を触媒として化学還元を行い、第２
のバイアホールの内部に無電解ニッケルメッキ層を充填
する第３の工程と、 上記第２のバイアホールの内部に充填された上記無電解
ニッケルメッキ層表面及び上記半導体基板の上記第２の
面に形成された上記下地無電解ニッケルメッキ層表面に
電解金メッキ層を形成する第４の工程と、 を備えた半導体装置の製造方法。 - 【請求項２】半導体基板の第１の面から第１のバイアホ
ールを形成し、その後、その第１のバイアホール底部及
び側面に金属層を形成し、次に上記第１の面の反対側に
在る上記半導体基板の第２の面に絶縁体層を形成し、そ
の後その第２の面から第２のバイアホールを形成して上
記第１のバイアホール底部に形成した上記金属層をその
第２のバイアホール内に露出させる第１の工程と、 上記絶縁体層をマスクとして上記第２のバイアホール内
部に下地無電解ニッケルメッキ層を形成する第２の工程
と、 上記第２のバイアホールの内部に化学還元型無電解金メ
ッキ層を充填する第３の工程と、 上記第２のバイアホールの内部に充填された上記無電解
金メッキ層及び上記半導体基板の第２の面に形成された
上記絶縁体層表面を覆う金属層を形成し、その後、その
金属層上に電解金メッキ層を形成する第４の工程と、 を備えた半導体装置の製造方法。 - 【請求項３】半導体基板の第１の面から第１のバイアホ
ールを形成し、その後、その第１のバイアホール底部及
び側面に金属層を形成し、次に上記第１の面の反対側に
在る上記半導体基板の第２面から第２のバイアホールを
形成して上記第１のバイアホール底部に形成した上記金
属層をその第２のバイアホール内に露出させる第１の工
程と、 上記第２のバイアホールの内面を含む上記半導体基板の
第２の面に下地無電解ニッケルメッキ層を形成する第２
の工程と、 正方向の電流パルスと負方向の電流パルスを周期的に流
す正逆逆転法によって、上記第２のバイアホールの内部
に電解金メッキ層を充填する第３の工程と、 上記第２のバイアホールの内部に充填された上記電解金
メッキ層表面及び上記半導体基板の上記第２の面に形成
された上記下地無電解ニッケルメッキ層表面に電解金メ
ッキ層を形成する第４の工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236270A JPH0821598B2 (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236270A JPH0821598B2 (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399470A JPH0399470A (ja) | 1991-04-24 |
| JPH0821598B2 true JPH0821598B2 (ja) | 1996-03-04 |
Family
ID=16998295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236270A Expired - Lifetime JPH0821598B2 (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821598B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2803408B2 (ja) * | 1991-10-03 | 1998-09-24 | 三菱電機株式会社 | 半導体装置 |
| JP2713113B2 (ja) * | 1993-08-17 | 1998-02-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2007157844A (ja) * | 2005-12-01 | 2007-06-21 | Sharp Corp | 半導体装置、および半導体装置の製造方法 |
| JP4637009B2 (ja) * | 2005-12-02 | 2011-02-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP5117698B2 (ja) | 2006-09-27 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5078509B2 (ja) * | 2007-09-04 | 2012-11-21 | 三洋電機株式会社 | 太陽電池 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914906B2 (ja) * | 1979-10-25 | 1984-04-06 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPS60161651A (ja) * | 1984-02-02 | 1985-08-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01187955A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1989
- 1989-09-12 JP JP1236270A patent/JPH0821598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0399470A (ja) | 1991-04-24 |
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