JPH0529357A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0529357A JPH0529357A JP17843291A JP17843291A JPH0529357A JP H0529357 A JPH0529357 A JP H0529357A JP 17843291 A JP17843291 A JP 17843291A JP 17843291 A JP17843291 A JP 17843291A JP H0529357 A JPH0529357 A JP H0529357A
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- JP
- Japan
- Prior art keywords
- substrate
- electrode
- drain electrode
- source electrode
- insulator
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- Pending
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、優れた放熱性を得ることを目的と
する。 【構成】 化合物半導体からなる基板１の一主面上にオ
ーミック接合するソース電極５及びドレイン電極６と、
ソース電極５・ドレイン電極６間に形成されたゲート電
極７と、基板１の他の主面上に形成された金属層１０
と、基板１を貫通してソース電極５と金属層１０とを接
続する金属接続体１０ａと、ドレイン電極６と金属層１
０との間の基板１中に設けられ基板１よりも良熱伝導性
を有する絶縁体１１とを有することを特徴とする。
する。 【構成】 化合物半導体からなる基板１の一主面上にオ
ーミック接合するソース電極５及びドレイン電極６と、
ソース電極５・ドレイン電極６間に形成されたゲート電
極７と、基板１の他の主面上に形成された金属層１０
と、基板１を貫通してソース電極５と金属層１０とを接
続する金属接続体１０ａと、ドレイン電極６と金属層１
０との間の基板１中に設けられ基板１よりも良熱伝導性
を有する絶縁体１１とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロ波帯で
使用されるＧａＡｓ等の化合物半導体を用いた電力用等
の電界効果トランジスタ（以下、ＦＥＴともいう）に関
する。
使用されるＧａＡｓ等の化合物半導体を用いた電力用等
の電界効果トランジスタ（以下、ＦＥＴともいう）に関
する。
【０００２】
【従来の技術】電力用のＦＥＴ、特に熱伝導率がＳｉ半
導体等よりも悪いＧａＡｓ等の化合物半導体を用いたも
のでは、放熱性を高め、またマイクロ波での寄生コンダ
クタンス等の低減のために、ソース電極をバイアホール
に充填した金属接続体を介して基板裏面の金属層に接続
することが行われている。
導体等よりも悪いＧａＡｓ等の化合物半導体を用いたも
のでは、放熱性を高め、またマイクロ波での寄生コンダ
クタンス等の低減のために、ソース電極をバイアホール
に充填した金属接続体を介して基板裏面の金属層に接続
することが行われている。
【０００３】図５は、このようなバイアホール構造を有
する従来のＦＥＴを示している。半絶縁性のＧａＡｓ基
板２１上にｎ型の活性層２２が形成されている。活性層
２２上には、活性層２２にオーミック接合するソース電
極２３及びドレイン電極２４とショットキー接合するゲ
ート電極２５が形成されている。熱伝導率の低いＧａＡ
ｓ基板２１は、５０μｍ程度まで薄くされている。さら
にソース電極２３の下方部には、半絶縁性基板２１及び
活性層２２を貫通するバイアホール２６が穿設され、ソ
ース電極２３がバイアホール２６に充填された金属接続
体２９ａを介して基板裏面に設けられたＴｉ／Ａｕ層２
７とＡｕメッキ層２８からなる背面電極（金属層）２９
に接続されている。この構造では、厚いＡｕメッキ層２
８（３５〜５０μｍ程度の厚さ）がヒートシンクとして
働く。
する従来のＦＥＴを示している。半絶縁性のＧａＡｓ基
板２１上にｎ型の活性層２２が形成されている。活性層
２２上には、活性層２２にオーミック接合するソース電
極２３及びドレイン電極２４とショットキー接合するゲ
ート電極２５が形成されている。熱伝導率の低いＧａＡ
ｓ基板２１は、５０μｍ程度まで薄くされている。さら
にソース電極２３の下方部には、半絶縁性基板２１及び
活性層２２を貫通するバイアホール２６が穿設され、ソ
ース電極２３がバイアホール２６に充填された金属接続
体２９ａを介して基板裏面に設けられたＴｉ／Ａｕ層２
７とＡｕメッキ層２８からなる背面電極（金属層）２９
に接続されている。この構造では、厚いＡｕメッキ層２
８（３５〜５０μｍ程度の厚さ）がヒートシンクとして
働く。
【０００４】
【発明が解決しようとする課題】ＧａＡｓを用いた従来
のＦＥＴは、高出力化等のために、熱抵抗を下げる目的
でＧａＡｓ基板が薄くされている。しかし、ＧａＡｓ基
板は、動作に必要な活性層を所要厚さに確保し、また製
造歩留りの低下を招くことから、その厚さを薄くするこ
とには限界がある。このため、チップの殆んどの部分が
熱伝導率の低いＧａＡｓ基板により構成されているので
背面電極への主たる熱の伝導経路がバイアホール部の金
属接続体に限られてしまい、十分な熱放散が得られない
という問題があった。
のＦＥＴは、高出力化等のために、熱抵抗を下げる目的
でＧａＡｓ基板が薄くされている。しかし、ＧａＡｓ基
板は、動作に必要な活性層を所要厚さに確保し、また製
造歩留りの低下を招くことから、その厚さを薄くするこ
とには限界がある。このため、チップの殆んどの部分が
熱伝導率の低いＧａＡｓ基板により構成されているので
背面電極への主たる熱の伝導経路がバイアホール部の金
属接続体に限られてしまい、十分な熱放散が得られない
という問題があった。
【０００５】そこで、本発明は、放熱性の優れた電界効
果トランジスタを提供することを目的とする。
果トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明者は、電界効果ト
ランジスタの効果的な放熱を検討したところ、発熱はド
レイン電極・ゲート電極間が大で、その発熱は、基板の
深さ方向とドレイン電極へ伝熱することが判明した。本
発明は、このような検討結果、完成するに至った。
ランジスタの効果的な放熱を検討したところ、発熱はド
レイン電極・ゲート電極間が大で、その発熱は、基板の
深さ方向とドレイン電極へ伝熱することが判明した。本
発明は、このような検討結果、完成するに至った。
【０００７】本発明の電界効果トランジスタは、化合物
半導体からなる基板と、該基板の一主面上にオーミック
接合するソース電極及びドレイン電極と、該ソース電極
とドレイン電極との間に形成されたゲート電極と、前記
基板の他の主面上に形成された金属層と、前記基板を貫
通して前記ソース電極と前記金属層とを接続する金属接
続体と、前記ドレイン電極と前記金属層の間の前記基板
中に設けられ該基板よりも良熱伝導性を有する絶縁体と
を有することを要旨とする。
半導体からなる基板と、該基板の一主面上にオーミック
接合するソース電極及びドレイン電極と、該ソース電極
とドレイン電極との間に形成されたゲート電極と、前記
基板の他の主面上に形成された金属層と、前記基板を貫
通して前記ソース電極と前記金属層とを接続する金属接
続体と、前記ドレイン電極と前記金属層の間の前記基板
中に設けられ該基板よりも良熱伝導性を有する絶縁体と
を有することを要旨とする。
【０００８】化合物半導体としてはＧａＡｓが用いら
れ、ゲート電極は基板とショットキー接合される。
れ、ゲート電極は基板とショットキー接合される。
【０００９】金属層及び金属接続体は、熱伝導性のよい
Ａｕを主成分とすることが望ましい。
Ａｕを主成分とすることが望ましい。
【００１０】基板よりも良熱伝導性を有する絶縁体とし
ては窒化アルミニウム（ＡＩＮ）等が用いられる。
ては窒化アルミニウム（ＡＩＮ）等が用いられる。
【００１１】また、その製造方法としては次のような工
程とすることが望しい。
程とすることが望しい。
【００１２】（ａ）基板の一主面上に凹部を形成し、そ
の凹部に絶縁体を充填する。（ｂ）絶縁体上に一部がか
かるようにして基板にオーミック接合するドレイン電極
を形成する。ドレイン電極と離間して基板にオーミック
接合するソース電極を形成する。ソース電極・ドレイン
電極間にゲート電極を形成する。（ｃ）基板の他の主面
を削って所要厚さとする。（ｄ）基板のソース電極下
に、他の主面側からバイアホールを穿設する。バイアホ
ールに金属接続体を充填するとともに基板の他の主面上
に金属層を形成する。
の凹部に絶縁体を充填する。（ｂ）絶縁体上に一部がか
かるようにして基板にオーミック接合するドレイン電極
を形成する。ドレイン電極と離間して基板にオーミック
接合するソース電極を形成する。ソース電極・ドレイン
電極間にゲート電極を形成する。（ｃ）基板の他の主面
を削って所要厚さとする。（ｄ）基板のソース電極下
に、他の主面側からバイアホールを穿設する。バイアホ
ールに金属接続体を充填するとともに基板の他の主面上
に金属層を形成する。
【００１３】
【作用】ドレイン電極・ゲート電極間で大になる発熱が
ドレイン電極から基板よりも良熱伝導性を有する絶縁体
を通して基板裏面の金属層側に放熱される。したがって
ソース電極から金属接続体を通しての熱放散にドレイン
電極側の効果的な熱放散が加わって優れた放熱性が得ら
れる。
ドレイン電極から基板よりも良熱伝導性を有する絶縁体
を通して基板裏面の金属層側に放熱される。したがって
ソース電極から金属接続体を通しての熱放散にドレイン
電極側の効果的な熱放散が加わって優れた放熱性が得ら
れる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１５】図１は、本発明の第１実施例を示す図であ
る。同図において、１は半絶縁性のＧａＡｓ基板であ
り、その一主面側には、Ｓｉ、Ｓ（硫黄）等のｎ型不純
物がイオン注入されて濃度が０．５〜５×１０17cm-3程
度のｎ型の活性層２が形成されている。活性層２の左右
両側には、Ｓｉが２×１０18cm-3以上の濃度に注入され
たｎ＋ソース領域３及びｎ＋ドレイン領域４が形成され
ている。ｎ＋ソース領域３及びｎ＋ドレイン領域４上に
は、ＡｕＧｅ／Ｎｉ金属からなるソース電極５及びドレ
イン電極６がオーミック接合により形成されている。ソ
ース電極５及びドレイン電極６は、ｎ＋ソース領域３及
びｎ＋ドレイン領域４に対し、それぞれ電極端からの重
なりの長さが、オーミック接合の接合抵抗が十分低く保
たれる範囲内で最小限の長さとなるように配置されてい
る。また、活性層２上には、ゲート電極７がショットキ
ー接合により形成されている。
る。同図において、１は半絶縁性のＧａＡｓ基板であ
り、その一主面側には、Ｓｉ、Ｓ（硫黄）等のｎ型不純
物がイオン注入されて濃度が０．５〜５×１０17cm-3程
度のｎ型の活性層２が形成されている。活性層２の左右
両側には、Ｓｉが２×１０18cm-3以上の濃度に注入され
たｎ＋ソース領域３及びｎ＋ドレイン領域４が形成され
ている。ｎ＋ソース領域３及びｎ＋ドレイン領域４上に
は、ＡｕＧｅ／Ｎｉ金属からなるソース電極５及びドレ
イン電極６がオーミック接合により形成されている。ソ
ース電極５及びドレイン電極６は、ｎ＋ソース領域３及
びｎ＋ドレイン領域４に対し、それぞれ電極端からの重
なりの長さが、オーミック接合の接合抵抗が十分低く保
たれる範囲内で最小限の長さとなるように配置されてい
る。また、活性層２上には、ゲート電極７がショットキ
ー接合により形成されている。
【００１６】熱伝導率の低いＧａＡｓ基板１は、所要厚
さまで薄くされ、他の主面上には、Ｔｉ／Ａｕ層８とＡ
ｕメッキ層９からなる金属層としての背面電極１０が形
成されている。そして、前述のように配置されたソース
電極５及びドレイン電極６と背面電極１０との間にＧａ
Ａｓ基板１よりも良熱伝導性を有する絶縁体１１が５０
００オングストローム程度の厚さに形成されている。絶
縁体１１としては窒化アルミニウム（ＡＩＮ）が用いら
れている。また、ソース電極５の下方部にはバイアホー
ル１２が開口され、ソース電極５はバイアホール１２内
の金属接続体１０ａを介して背面電極１０に接続されて
いる。
さまで薄くされ、他の主面上には、Ｔｉ／Ａｕ層８とＡ
ｕメッキ層９からなる金属層としての背面電極１０が形
成されている。そして、前述のように配置されたソース
電極５及びドレイン電極６と背面電極１０との間にＧａ
Ａｓ基板１よりも良熱伝導性を有する絶縁体１１が５０
００オングストローム程度の厚さに形成されている。絶
縁体１１としては窒化アルミニウム（ＡＩＮ）が用いら
れている。また、ソース電極５の下方部にはバイアホー
ル１２が開口され、ソース電極５はバイアホール１２内
の金属接続体１０ａを介して背面電極１０に接続されて
いる。
【００１７】この実施例の電界効果トランジスタは上述
のように構成されているので、動作時の発熱は、ソース
電極５から金属接続体１０ａを通じて背面電極１０側に
放散されるのみならず、ドレイン電極６並びにソース電
極５から、良熱伝導性を有する絶縁体１１を通じても背
面電極１０側に放散される。したがって、優れた放熱性
が得られて従来よりも高出力化が可能となる。
のように構成されているので、動作時の発熱は、ソース
電極５から金属接続体１０ａを通じて背面電極１０側に
放散されるのみならず、ドレイン電極６並びにソース電
極５から、良熱伝導性を有する絶縁体１１を通じても背
面電極１０側に放散される。したがって、優れた放熱性
が得られて従来よりも高出力化が可能となる。
【００１８】次に、図２ないし図４には、本発明の第２
実施例を示す。この実施例はくし型ゲートを持つ電力用
ＦＥＴに適用されている。
実施例を示す。この実施例はくし型ゲートを持つ電力用
ＦＥＴに適用されている。
【００１９】なお、図２ないし図４において前記図１に
おける部材及び部位と同一ないし均等のものは、前記と
同一符号を以って示し、重複した説明を省略する。
おける部材及び部位と同一ないし均等のものは、前記と
同一符号を以って示し、重複した説明を省略する。
【００２０】この実施例では、ドレイン電極６の下方部
のみに、ＡｌＮからなる絶縁体１１が埋込まれている。
即ち、ドレイン電極６は、所要幅の部分で活性層２にオ
ーミック接合し、且つ絶縁体１１上に位置するように形
成されている。
のみに、ＡｌＮからなる絶縁体１１が埋込まれている。
即ち、ドレイン電極６は、所要幅の部分で活性層２にオ
ーミック接合し、且つ絶縁体１１上に位置するように形
成されている。
【００２１】この実施例の電力用ＦＥＴは、上述のよう
に構成されているので、ドレイン電極６・ゲート電極７
間で大になる発熱がドレイン電極６から基板１よりも良
熱伝導性を有するＡｌＮからなる絶縁体１１を通して基
板１裏面の金属層１０側に放熱される。したがって、ソ
ース電極５から金属接続体１０ａを通しての熱放散に、
上述のドレイン電極６側の効果的な熱放散が加わって優
れた放熱性が得られる。
に構成されているので、ドレイン電極６・ゲート電極７
間で大になる発熱がドレイン電極６から基板１よりも良
熱伝導性を有するＡｌＮからなる絶縁体１１を通して基
板１裏面の金属層１０側に放熱される。したがって、ソ
ース電極５から金属接続体１０ａを通しての熱放散に、
上述のドレイン電極６側の効果的な熱放散が加わって優
れた放熱性が得られる。
【００２２】次いで、図４を用いて、この実施例に係る
ＦＥＴの製造方法の一例を説明する。
ＦＥＴの製造方法の一例を説明する。
【００２３】なお、以下の説明において、（ａ）〜
（ｄ）の各項目記号は、図４の（ａ）〜（ｄ）のそれぞ
れに対応する。
（ｄ）の各項目記号は、図４の（ａ）〜（ｄ）のそれぞ
れに対応する。
【００２４】（ａ）厚さが約４００μｍの半絶縁性のＧ
ａＡｓ基板１上に、イオン注入法により約０．２μｍ厚
さのｎ型の活性層２を形成する。Ｃｌ2 ガスを用いた反
応性イオンエッチングにより、活性層２を貫く深さ約１
０μｍの凹部１３を形成する。スパッタリング法によ
り、凹部１３に絶縁体１１としてのＡｌＮを埋込む。凹
部１３以外の部分のＡｌＮはリフトオフ法等により除去
する。
ａＡｓ基板１上に、イオン注入法により約０．２μｍ厚
さのｎ型の活性層２を形成する。Ｃｌ2 ガスを用いた反
応性イオンエッチングにより、活性層２を貫く深さ約１
０μｍの凹部１３を形成する。スパッタリング法によ
り、凹部１３に絶縁体１１としてのＡｌＮを埋込む。凹
部１３以外の部分のＡｌＮはリフトオフ法等により除去
する。
【００２５】（ｂ）所要幅の部分が活性層２にオーミッ
ク接合し、且つ絶縁体１１上に位置するようにＡｕＧｅ
／Ｎｉ金属からなるドレイン電極６を形成する。ドレイ
ン電極６から所要間隔だけ離間した活性層２上に、同じ
くＡｕＧｅ／Ｎｉ金属からなるソース電極５をオーミッ
ク接合により形成する。ソース電極５とドレイン電極６
との間に、活性層２にショットキー接合するＡｌ／Ｔｉ
金属からなるゲート電極７を形成する。
ク接合し、且つ絶縁体１１上に位置するようにＡｕＧｅ
／Ｎｉ金属からなるドレイン電極６を形成する。ドレイ
ン電極６から所要間隔だけ離間した活性層２上に、同じ
くＡｕＧｅ／Ｎｉ金属からなるソース電極５をオーミッ
ク接合により形成する。ソース電極５とドレイン電極６
との間に、活性層２にショットキー接合するＡｌ／Ｔｉ
金属からなるゲート電極７を形成する。
【００２６】（ｃ）各電極を形成した基板１の上面側を
取付具に装着或いは付着し、基板裏面を研磨等により削
り、その厚さを約１０μｍとする。このとき、絶縁体１
１が裏面に露出することで研磨等の終点を検知すること
ができ、基板１厚さを均一にすることが可能となる。
取付具に装着或いは付着し、基板裏面を研磨等により削
り、その厚さを約１０μｍとする。このとき、絶縁体１
１が裏面に露出することで研磨等の終点を検知すること
ができ、基板１厚さを均一にすることが可能となる。
【００２７】（ｄ）基板裏面を、バイアホール形成部の
みに開口部を有するレジストマスクを形成し、Ｃｌ2 ガ
スを用いた反応性イオンエッチングにより、基板１をエ
ッチングしてソース電極５下にバイアホール１２を穿設
する。バイアホール１２を含む基板１裏面にＴｉ／Ａｕ
層８を蒸着したのち、電気メッキによりＡｕ層９を形成
し、バイアホール１２内に金属接続体１０ａを形成する
とともに、基板１裏面に厚さが約５０μｍの金属層とし
ての背面電極１０を形成する。
みに開口部を有するレジストマスクを形成し、Ｃｌ2 ガ
スを用いた反応性イオンエッチングにより、基板１をエ
ッチングしてソース電極５下にバイアホール１２を穿設
する。バイアホール１２を含む基板１裏面にＴｉ／Ａｕ
層８を蒸着したのち、電気メッキによりＡｕ層９を形成
し、バイアホール１２内に金属接続体１０ａを形成する
とともに、基板１裏面に厚さが約５０μｍの金属層とし
ての背面電極１０を形成する。
【００２８】上述の製造方法によれば、絶縁体１１の埋
込み深さで基板１の厚みが限定されるので、基板１厚さ
を均一にすることができ、またバイアホール１２を均一
に形成することができる。したがって、均一な放熱性を
有する電力用ＦＥＴを製造することが可能となる。
込み深さで基板１の厚みが限定されるので、基板１厚さ
を均一にすることができ、またバイアホール１２を均一
に形成することができる。したがって、均一な放熱性を
有する電力用ＦＥＴを製造することが可能となる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ドレイン電極・ゲート電極で大になる発熱をドレイン電
極から基板よりも良熱伝導性を有する絶縁体を通して金
属層側に放熱することができるので、ソース電極から金
属接続体を通しての金属層側への熱放散に、上記のドレ
イン電極側からの効果的な熱放散が加わって優れた放熱
性を得ることができる。
ドレイン電極・ゲート電極で大になる発熱をドレイン電
極から基板よりも良熱伝導性を有する絶縁体を通して金
属層側に放熱することができるので、ソース電極から金
属接続体を通しての金属層側への熱放散に、上記のドレ
イン電極側からの効果的な熱放散が加わって優れた放熱
性を得ることができる。
【図１】本発明に係る電界効果トランジスタの第１実施
例を示す縦断面図である。
例を示す縦断面図である。
【図２】本発明の第２実施例を示す平面図である。
【図３】第２実施例の縦断面図である。
【図４】第２実施例の製造方法の一例を示す工程図であ
る。
る。
【図５】従来の電界効果トランジスタを示す縦断面図で
ある。
ある。
１ ＧａＡｓ基板 ２ 活性層 ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 １０ 背面電極（金属層） １０ａ 金属接続体 １１ 絶縁体 １２ バイアホール
Claims (1)
- 【特許請求の範囲】 【請求項１】 化合物半導体からなる基板と、該基板の
一主面上にオーミック接合するソース電極及びドレイン
電極と、該ソース電極とドレイン電極との間に形成され
たゲート電極と、前記基板の他の主面上に形成された金
属層と、前記基板を貫通して前記ソース電極と前記金属
層とを接続する金属接続体と、前記ドレイン電極と前記
金属層の間の前記基板中に設けられ該基板よりも良熱伝
導性を有する絶縁体とを有することを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17843291A JPH0529357A (ja) | 1991-07-18 | 1991-07-18 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17843291A JPH0529357A (ja) | 1991-07-18 | 1991-07-18 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529357A true JPH0529357A (ja) | 1993-02-05 |
Family
ID=16048412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17843291A Pending JPH0529357A (ja) | 1991-07-18 | 1991-07-18 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078486A (ja) * | 2006-09-22 | 2008-04-03 | Oki Electric Ind Co Ltd | 半導体素子 |
| US7786487B2 (en) | 2003-09-30 | 2010-08-31 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2017162958A (ja) * | 2016-03-09 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-07-18 JP JP17843291A patent/JPH0529357A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786487B2 (en) | 2003-09-30 | 2010-08-31 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2008078486A (ja) * | 2006-09-22 | 2008-04-03 | Oki Electric Ind Co Ltd | 半導体素子 |
| JP2017162958A (ja) * | 2016-03-09 | 2017-09-14 | 株式会社東芝 | 半導体装置 |
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