JPH08148570A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08148570A JPH08148570A JP29019794A JP29019794A JPH08148570A JP H08148570 A JPH08148570 A JP H08148570A JP 29019794 A JP29019794 A JP 29019794A JP 29019794 A JP29019794 A JP 29019794A JP H08148570 A JPH08148570 A JP H08148570A
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- Japan
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- via hole
- electrode
- semiconductor device
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Abstract
(57)【要約】
【目的】 専用のパッド等を設けなくてもバイアホール
を形成できるようにし、バイアホールを介する電気的配
線接続のインピーダンスを低減するとともに、チップ面
積の縮小が可能はバイアホールを備えた半導体装置を提
供する。 【構成】 電界効果トランジスタ３のソース電極４の直
下にバイアホール４を形成し、ソース電極４と半導体基
板１の裏面に形成した設定導体６との電気的接続を行な
う。バイアホール５の断面形状を狭幅の矩形または細長
い楕円形状とすることで、ソース電極４や配線パターン
の直下にバイアホール５を形成できるようにしている。
配線距離が短くできるので接地（配線）インピーダンス
の低減が図れる。また、専用のパッド等が不要であるか
らチップ面積の縮小が可能である。バイアホールを複数
個併設することで、表皮効果に伴う実効的な抵抗の増加
を防止するようにしてもよい。
を形成できるようにし、バイアホールを介する電気的配
線接続のインピーダンスを低減するとともに、チップ面
積の縮小が可能はバイアホールを備えた半導体装置を提
供する。 【構成】 電界効果トランジスタ３のソース電極４の直
下にバイアホール４を形成し、ソース電極４と半導体基
板１の裏面に形成した設定導体６との電気的接続を行な
う。バイアホール５の断面形状を狭幅の矩形または細長
い楕円形状とすることで、ソース電極４や配線パターン
の直下にバイアホール５を形成できるようにしている。
配線距離が短くできるので接地（配線）インピーダンス
の低減が図れる。また、専用のパッド等が不要であるか
らチップ面積の縮小が可能である。バイアホールを複数
個併設することで、表皮効果に伴う実効的な抵抗の増加
を防止するようにしてもよい。
Description
【０００１】
【産業上の利用分野】この発明はバイアホールを有する
半導体装置に関し、特にマイクロ波モノリシックＩＣ
（ＭＭＩＣ）等の高周波用ＩＣにおいてバイアホールを
形成する位置の制約をなくし接地もしくは配線インピー
ダンスの低下を図るようにした半導体装置に関する。
半導体装置に関し、特にマイクロ波モノリシックＩＣ
（ＭＭＩＣ）等の高周波用ＩＣにおいてバイアホールを
形成する位置の制約をなくし接地もしくは配線インピー
ダンスの低下を図るようにした半導体装置に関する。
【０００２】
【従来の技術】マイクロ波モノリシックＩＣ（ＭＭＩ
Ｃ）では、接地インピーダンスや配線インピーダンスの
低下を図るために、半導体基板の表面に形成された電極
や配線パターンと半導体基板の裏面に形成された接地導
体等とを半導体基板を貫通する形で導通させるバイアホ
ールが使用されている（例えば特開昭６３−１６４５０
３号公報，特開平１−２９７８６５号公報，特開平４−
３１１０４１号公報，特開平４−２１２０３号公報，特
開平５−１０２２００号公報等）。
Ｃ）では、接地インピーダンスや配線インピーダンスの
低下を図るために、半導体基板の表面に形成された電極
や配線パターンと半導体基板の裏面に形成された接地導
体等とを半導体基板を貫通する形で導通させるバイアホ
ールが使用されている（例えば特開昭６３−１６４５０
３号公報，特開平１−２９７８６５号公報，特開平４−
３１１０４１号公報，特開平４−２１２０３号公報，特
開平５−１０２２００号公報等）。
【０００３】図６は従来のバイアホールの模式構造図で
あり、（ａ）は平面図，（ｂ）は断面図である。半導体
基板５１上のエピタキシャル層５２に形成した電界効果
トランジスタ５３のソース５４をバイアホール５５を用
いて半導体基板の裏面に形成した接地導体５６へ導通さ
せる場合、ソースパッド５７を形成しこのソースパッド
５７に対してバイアホール５５を形成している。なお、
５８はゲート，５９はドレインである。
あり、（ａ）は平面図，（ｂ）は断面図である。半導体
基板５１上のエピタキシャル層５２に形成した電界効果
トランジスタ５３のソース５４をバイアホール５５を用
いて半導体基板の裏面に形成した接地導体５６へ導通さ
せる場合、ソースパッド５７を形成しこのソースパッド
５７に対してバイアホール５５を形成している。なお、
５８はゲート，５９はドレインである。
【０００４】
【発明が解決しようとする課題】図６に示したように、
従来のバイアホールは開口部の直径が数１００μｍの円
錐の台形形状であるためバイアホール５５を設置するた
めのパッド５７を設けている。バイアホール用のパッド
を設けるためチップ面積の縮小ならびに高集積化の妨げ
になるとともに、ソース電極からパッド５７までの引き
出し導体部分のインピーダンス分だけ接地インピーダン
スが増加するため、動作可能な周波数に制約を与えるこ
とがある。また、使用周波数が高くなると表皮効果によ
って実効的な抵抗が増加し、動作可能な周波数に制約を
与えることがある。
従来のバイアホールは開口部の直径が数１００μｍの円
錐の台形形状であるためバイアホール５５を設置するた
めのパッド５７を設けている。バイアホール用のパッド
を設けるためチップ面積の縮小ならびに高集積化の妨げ
になるとともに、ソース電極からパッド５７までの引き
出し導体部分のインピーダンス分だけ接地インピーダン
スが増加するため、動作可能な周波数に制約を与えるこ
とがある。また、使用周波数が高くなると表皮効果によ
って実効的な抵抗が増加し、動作可能な周波数に制約を
与えることがある。
【０００５】この発明はこのような課題を解決するため
さなれたもので、請求項１に係る発明は、チップ面積の
縮小ならびに接地（配線）インピーダンスの低下を図る
ことのできるバイアホールを備えた半導体装置を提供す
ることを目的とする。請求項２に係る発明は、表皮効果
に伴う実効的な抵抗の増加を防止したバイアホールを備
えた半導体装置を提供することを目的とする。
さなれたもので、請求項１に係る発明は、チップ面積の
縮小ならびに接地（配線）インピーダンスの低下を図る
ことのできるバイアホールを備えた半導体装置を提供す
ることを目的とする。請求項２に係る発明は、表皮効果
に伴う実効的な抵抗の増加を防止したバイアホールを備
えた半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記課題を解決するため
請求項１に係る半導体装置は、バイアホールを介して半
導体基板の表面に形成された電極または配線パターンと
半導体基板の裏面に形成された下部電極とを電気的に接
続するようにした半導体装置において、バイアホールの
断面形状を狭幅の矩形または細長い楕円形状にするとと
もに、その断面の長手方向を電極または配線パターンの
長手方向に一致させて形成したことを特徴とする。
請求項１に係る半導体装置は、バイアホールを介して半
導体基板の表面に形成された電極または配線パターンと
半導体基板の裏面に形成された下部電極とを電気的に接
続するようにした半導体装置において、バイアホールの
断面形状を狭幅の矩形または細長い楕円形状にするとと
もに、その断面の長手方向を電極または配線パターンの
長手方向に一致させて形成したことを特徴とする。
【０００７】請求項２に係る半導体装置は、バイアホー
ルを介して半導体基板の表面に形成された電極または配
線パターンと半導体基板の裏面に形成された下部電極と
を電気的に接続するようにした半導体装置において、半
導体基板の表面に形成された半導体素子の電極に近接し
てバイアホール用のパッドを形成し、このバイアホール
用のパッドと下部電極との間を複数のバイアホールを用
いて電気的に接続したことを特徴とする。
ルを介して半導体基板の表面に形成された電極または配
線パターンと半導体基板の裏面に形成された下部電極と
を電気的に接続するようにした半導体装置において、半
導体基板の表面に形成された半導体素子の電極に近接し
てバイアホール用のパッドを形成し、このバイアホール
用のパッドと下部電極との間を複数のバイアホールを用
いて電気的に接続したことを特徴とする。
【０００８】
【作用】請求項１に係る半導体装置は、バイアホールの
断面形状を狭幅の矩形または細長い楕円形状にするとと
もに、その断面の長手方向を電極または配線パターンの
長手方向に一致させて形成しているので、半導体装置の
表面に形成された半導体素子の電極や配線パターンの直
下にバイアホールを形成することができる。バイアホー
ルを形成するためのパッド等を設けなくてよいのでチッ
プ面積が縮小できる。また、半導体素子の電極からバイ
アホール用のパッドまでの引き出し部等が不要になり、
半導体素子の電極の電極直下または電極の極近傍から下
部電極への電気的接続が可能になるので、接地インピー
ダンスもしくは配線インピーダンスを低減できる。よっ
て、配線インピーダンスによって動作可能な周波数が制
限される度合が緩和され、半導体装置の動作周波数を半
導体素子単体の最大動作周波数に近づけることができ
る。
断面形状を狭幅の矩形または細長い楕円形状にするとと
もに、その断面の長手方向を電極または配線パターンの
長手方向に一致させて形成しているので、半導体装置の
表面に形成された半導体素子の電極や配線パターンの直
下にバイアホールを形成することができる。バイアホー
ルを形成するためのパッド等を設けなくてよいのでチッ
プ面積が縮小できる。また、半導体素子の電極からバイ
アホール用のパッドまでの引き出し部等が不要になり、
半導体素子の電極の電極直下または電極の極近傍から下
部電極への電気的接続が可能になるので、接地インピー
ダンスもしくは配線インピーダンスを低減できる。よっ
て、配線インピーダンスによって動作可能な周波数が制
限される度合が緩和され、半導体装置の動作周波数を半
導体素子単体の最大動作周波数に近づけることができ
る。
【０００９】請求項２に係る半導体装置は、半導体素子
の電極に近接して形成したバイアホール用のパッドと下
部電極との間を複数のバイアホールを用いて電気的に接
続したので、表皮効果に伴う実効的な抵抗の増加を防止
することができる。動作周波数が高くなっても接地イン
ピーダンスもしくは配線インピーダンスを低く維持でき
るので、半導体装置の動作周波数を半導体素子単体の最
大動作周波数に近づけることができる。
の電極に近接して形成したバイアホール用のパッドと下
部電極との間を複数のバイアホールを用いて電気的に接
続したので、表皮効果に伴う実効的な抵抗の増加を防止
することができる。動作周波数が高くなっても接地イン
ピーダンスもしくは配線インピーダンスを低く維持でき
るので、半導体装置の動作周波数を半導体素子単体の最
大動作周波数に近づけることができる。
【００１０】
【実施例】以下この発明の実施例を添付図面に基づいて
説明する。図１は請求項１に係る半導体装置の模式構造
図であり、（ａ）は平面図，（ｂ）は断面図である。こ
の図は、半導体基板１の表面に形成されたエピタキシャ
ル層２に形成された電界効果トランジスタ３のソース電
極４をバイアホール５を介して半導体基板１の裏面に形
成した接地導体（下部電極）６へ電気的に接続する例を
示したものである。７はゲート電極、８はドレイン電極
である。
説明する。図１は請求項１に係る半導体装置の模式構造
図であり、（ａ）は平面図，（ｂ）は断面図である。こ
の図は、半導体基板１の表面に形成されたエピタキシャ
ル層２に形成された電界効果トランジスタ３のソース電
極４をバイアホール５を介して半導体基板１の裏面に形
成した接地導体（下部電極）６へ電気的に接続する例を
示したものである。７はゲート電極、８はドレイン電極
である。
【００１１】バイアホール５は、その断面形状を幅狭の
矩形もしくは細長い楕円形状とし、その断面の長手方向
をソース電極４の長手方向に一致させて、ソース電極４
の直下に形成している。
矩形もしくは細長い楕円形状とし、その断面の長手方向
をソース電極４の長手方向に一致させて、ソース電極４
の直下に形成している。
【００１２】図２は配線パターンの直下に形成したバイ
アホールの模式構造図である。図２に示すように、バイ
アホール５は、半導体基板１の表面に形成された配線パ
ターン９の直下に形成してもよい。
アホールの模式構造図である。図２に示すように、バイ
アホール５は、半導体基板１の表面に形成された配線パ
ターン９の直下に形成してもよい。
【００１３】図３および図４はバイアホールの形成工程
図である。図３（ａ）に示すように、半導体基板である
ＧａＡｓ基板１１の表面側（トランジスタ形成側）をワ
ックス１２を介してガラス基板１３へ張り付け、裏面側
を研磨した後に、図３（ｂ）に示すレジストパターン１
４を形成する。
図である。図３（ａ）に示すように、半導体基板である
ＧａＡｓ基板１１の表面側（トランジスタ形成側）をワ
ックス１２を介してガラス基板１３へ張り付け、裏面側
を研磨した後に、図３（ｂ）に示すレジストパターン１
４を形成する。
【００１４】次いで、図３（ｃ）に示すように、Ｈ2 Ｓ
Ｏ4 とＨ2 Ｏ2 を混合したエッチング液によるウエット
エッチングによってＧａＡｓ基板１１を表面の近くまで
断面半球状にエッチングした後に、図３（ｄ）に示すよ
うにリアクティブイオンエッチング（ＲＩＥ）によって
狭幅の貫通部分を形成する。このようにウエットエッチ
ング法とドライエッチング法を組み合わせることによっ
て、狭幅の貫通孔を形成できる。
Ｏ4 とＨ2 Ｏ2 を混合したエッチング液によるウエット
エッチングによってＧａＡｓ基板１１を表面の近くまで
断面半球状にエッチングした後に、図３（ｄ）に示すよ
うにリアクティブイオンエッチング（ＲＩＥ）によって
狭幅の貫通部分を形成する。このようにウエットエッチ
ング法とドライエッチング法を組み合わせることによっ
て、狭幅の貫通孔を形成できる。
【００１５】次に、図４（ｅ）に示すように、Ｏ2 とＣ
Ｆ4 ガスによるプラズマアッシャーを用いてレジスト１
４を剥離し、図４（ｆ）に示すように下地電極としてチ
タン（Ｔｉ）と金（Ａｕ）を順次蒸着した後に、図４
（ｇ）に示すように金メッキを施す。これにより、Ｇａ
Ａｓ基板１１の表面側の開口幅を狭くしたバイアホール
が形成される。
Ｆ4 ガスによるプラズマアッシャーを用いてレジスト１
４を剥離し、図４（ｆ）に示すように下地電極としてチ
タン（Ｔｉ）と金（Ａｕ）を順次蒸着した後に、図４
（ｇ）に示すように金メッキを施す。これにより、Ｇａ
Ａｓ基板１１の表面側の開口幅を狭くしたバイアホール
が形成される。
【００１６】図５はこの請求項２に係る半導体装置の模
式構造図であり、（ａ）は平面図，（ｂ）は断面図であ
る。電界効果トランジスタ３のソース電極４の近傍にバ
イアホール用のパッド２１を形成し、このパッド２１に
対して複数のバイアホール２２を設けている。これによ
り、ソース電極４の接地インピーダンスを低減し、高周
波特性を向上させることができる。
式構造図であり、（ａ）は平面図，（ｂ）は断面図であ
る。電界効果トランジスタ３のソース電極４の近傍にバ
イアホール用のパッド２１を形成し、このパッド２１に
対して複数のバイアホール２２を設けている。これによ
り、ソース電極４の接地インピーダンスを低減し、高周
波特性を向上させることができる。
【００１７】
【発明の効果】以上説明したように請求項１に係る半導
体装置は、バイアホールの断面形状を狭幅の矩形または
細長い楕円形状にするとともに、その断面の長手方向を
電極または配線パターンの長手方向に一致させて形成し
ているので、半導体装置の表面に形成された半導体素子
の電極や配線パターンの直下にバイアホールを形成する
ことができる。バイアホールを形成するためのパッド等
を設けなくてよいのでチップ面積が縮小できる。また、
半導体素子の電極からバイアホール用のパッドまでの引
き出し部等が不要になり、半導体素子の電極の電極直下
または電極の極近傍から下部電極への電気的接続が可能
になるので、接地インピーダンスもしくは配線インピー
ダンスを低減できる。よって、配線インピーダンスによ
って動作可能な周波数が制限される度合が緩和され、半
導体装置の動作周波数を半導体素子単体の最大動作周波
数に近づけることができる。
体装置は、バイアホールの断面形状を狭幅の矩形または
細長い楕円形状にするとともに、その断面の長手方向を
電極または配線パターンの長手方向に一致させて形成し
ているので、半導体装置の表面に形成された半導体素子
の電極や配線パターンの直下にバイアホールを形成する
ことができる。バイアホールを形成するためのパッド等
を設けなくてよいのでチップ面積が縮小できる。また、
半導体素子の電極からバイアホール用のパッドまでの引
き出し部等が不要になり、半導体素子の電極の電極直下
または電極の極近傍から下部電極への電気的接続が可能
になるので、接地インピーダンスもしくは配線インピー
ダンスを低減できる。よって、配線インピーダンスによ
って動作可能な周波数が制限される度合が緩和され、半
導体装置の動作周波数を半導体素子単体の最大動作周波
数に近づけることができる。
【００１８】請求項２に係る半導体装置は、半導体素子
の電極に近接して形成したバイアホール用のパッドと下
部電極との間を複数のバイアホールを用いて電気的に接
続したので、表皮効果に伴う実効的な抵抗の増加を防止
することができる。動作周波数が高くなっても接地イン
ピーダンスもしくは配線インピーダンスを低く維持でき
るので、半導体装置の動作周波数を半導体素子単体の最
大動作周波数に近づけることができる。
の電極に近接して形成したバイアホール用のパッドと下
部電極との間を複数のバイアホールを用いて電気的に接
続したので、表皮効果に伴う実効的な抵抗の増加を防止
することができる。動作周波数が高くなっても接地イン
ピーダンスもしくは配線インピーダンスを低く維持でき
るので、半導体装置の動作周波数を半導体素子単体の最
大動作周波数に近づけることができる。
【図１】請求項１に係る半導体装置の模式構造図
【図２】配線パターンの直下に形成したバイアホールの
模式構造図
模式構造図
【図３】バイアホールの形成工程図（その１）
【図４】バイアホールの形成工程図（その２）
【図５】請求項２に係る半導体装置の模式構造図
【図６】従来のバイアホールの模式構造図
１，１１ 半導体基板 ２ エピタキシャル層 ３ 電界効果トランジスタ ４ ソース電極 ５，２２ バイアホール ６ 接地導体（下部電極） ７ ゲート電極 ８ ドレイン電極 ９ 配線パターン ２１ バイアホール用のパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｕ
Claims (2)
- 【請求項１】 バイアホールを介して半導体基板の表面
に形成された電極または配線パターンと半導体基板の裏
面に形成された下部電極とを電気的に接続するようにし
た半導体装置において、 前記バイアホールの断面形状を狭幅の矩形または細長い
楕円形状にするとともに、その断面の長手方向を前記電
極または配線パターンの長手方向に一致させて形成した
ことを特徴とする半導体装置。 - 【請求項２】 バイアホールを介して半導体基板の表面
に形成された電極または配線パターンと半導体基板の裏
面に形成された下部電極とを電気的に接続するようにし
た半導体装置において、 前記半導体基板の表面に形成された半導体素子の電極に
近接してバイアホール用のパッドを形成し、このバイア
ホール用のパッドと前記下部電極との間を複数のバイア
ホールを用いて電気的に接続したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29019794A JPH08148570A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29019794A JPH08148570A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148570A true JPH08148570A (ja) | 1996-06-07 |
Family
ID=17753018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29019794A Pending JPH08148570A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148570A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268456A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | 電極構造 |
| US7439621B1 (en) | 2000-11-08 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Radio frequency signal processing device |
| WO2009145111A1 (ja) * | 2008-05-29 | 2009-12-03 | ユーディナデバイス株式会社 | 半導体装置 |
| EP4160676A1 (en) | 2021-09-29 | 2023-04-05 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| EP4239672A1 (en) * | 2022-02-24 | 2023-09-06 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
-
1994
- 1994-11-24 JP JP29019794A patent/JPH08148570A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439621B1 (en) | 2000-11-08 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Radio frequency signal processing device |
| JP2005268456A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | 電極構造 |
| WO2009145111A1 (ja) * | 2008-05-29 | 2009-12-03 | ユーディナデバイス株式会社 | 半導体装置 |
| JP2009289935A (ja) * | 2008-05-29 | 2009-12-10 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| US8455951B2 (en) | 2008-05-29 | 2013-06-04 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| EP4160676A1 (en) | 2021-09-29 | 2023-04-05 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
| EP4239672A1 (en) * | 2022-02-24 | 2023-09-06 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021129 |