JP2009289935A - 半導体装置 - Google Patents

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Abstract

【課題】ビアホールに起因し基板に生じる亀裂を抑制し、かつチップ面積を削減することが可能な半導体装置を提供すること。
【解決手段】本発明は、長方形の基板１０と、楕円形状または直線部分をその長軸方向に有するトラック形状からなり、その長軸が基板１０の長辺方向に沿って配置されてなるビアホール１２と、を具備することを特徴とするである。本発明によれば、ビアホールに起因した基板に生じる亀裂を抑制し、かつチップ面積を削減することができる。
【選択図】図４

Description

本発明は半導体装置に関し、特に、ビアホールを有する基板を具備する半導体装置に関する。
ＦＥＴ（Field Effect Transistor）等の半導体素子が形成された基板に、表面から裏面に貫通するビアホールを形成する場合がある。ビアホールの内面は金属層で被覆され、基板の裏面からビアホールを介し半導体素子と電気的に接続することができる。これにより、半導体素子と電気的に接続する際に寄生インピーダンス等を低減させることができる。
特許文献１には、楕円形状のビアホールを有する基板が開示されている。
特開２０００−１３８２３６号公報
しかしながら、ビアホールを有する基板は、温度サイクルや基板を実装する実装基板の反りに起因し基板に加わるストレスにより亀裂が生じる場合がある。一方、基板に生じる亀裂を抑制するためにビアホールを大きくするとチップ面積が大きくなってしまう。
本発明は、上記課題に鑑みなされたものであり、ビアホールに起因し基板に生じる亀裂を抑制し、かつチップ面積を削減することが可能な半導体装置を提供することを目的とする。
本発明は、長方形の基板と、楕円形状または直線部分をその長軸方向に有するトラック形状からなり、その長軸が前記基板の長辺方向に沿って配置されてなるビアホールと、を具備することを特徴とする半導体装置である。本発明によれば、ビアホールに起因した基板に生じる亀裂を抑制し、かつチップ面積を削減することができる。
上記構成において、前記ビアホールは前記基板の長辺方向に沿って複数設けられている構成とすることができる。
上記構成において、前記基板の表面に形成された半導体素子は、ソースフィンガー、ドレインフィンガーおよびゲートフィンガーを有する複数の単位ＦＥＴを有し、前記複数の単位ＦＥＴは並列に接続され、前記ソースフィンガー、ドレインフィンガーおよびゲートフィンガーの少なくとも１つが前記ビアホールに接続され、前記ソースフィンガー、ドレインフィンガーおよびゲートフィンガーは前記基板の短辺方向に沿って設けられている構成とすることができる。
上記構成において、複数の前記ソースフィンガーが一つのソースパッドに設けられ、前記ソースパッドの下部に前記ビアホールが設けられている構成とすることができる。
上記構成において、前記ビアホールの短軸に対する長軸の比は１．１以上である構成とすることができる。この構成によれば、ビアホールに起因し基板に生じる亀裂をより抑制することができる。
上記構成において、前記ビアホールの短軸に対する長軸の比は１．５以上である構成とすることができる。この構成によれば、ビアホールに起因し基板に生じる亀裂をより抑制することができる。
上記構成において、前記基板は、ＳｉＣ、Ｓｉ、サファイア、ＧａＮ、ＧａＡｓおよびＩｎＰのいずれかからなる構成とすることができる。
上記構成において、前記基板をＡｕＳｎ、Ａｇペーストおよび半田のいずれかからなる接合金属を介し実装する実装面を具備する構成とすることができる。
上記構成において、前記実装面は、Ｃｕ、ＣｕＭｏ、ＣｕＷ、ＣｕとＭｏとの積層、およびＣｕとＣｕＭｏとの積層のいずれかの部材からなる構成とすることができる。
本発明によれば、ビアホールに起因した基板に生じる亀裂を抑制し、かつチップ面積を削減することができる。
まず、本発明の原理を説明するために行った実験について説明する。図１（ａ）は、実験に用いたチップの上面図である。厚さが約１００μｍ、長辺４１の長さＬ１が約５ｍｍ、短辺４２の長さＬ２が約１ｍｍのＳｉＣ基板１０の長辺４１に沿って１５個のビアホール１２ｂが配列されている。ビアホール１２ｂの表面から見た形状は円形状である。ビアホール１２は基板１０の表面に設けられたＮｉからなるパッド１３に接触するように設けられている。基板１０の裏面およびビアホール１２の内面には膜厚が約１０μｍの金属膜（不図示）が被覆している。
ビアホール１２ｂの大きさが異なるサンプルを１００個ずつ試作した。試作した各チップをＣｕからなる実装基板にＡｕＳｎを用い実装した。各チップを実装した実装基板に対し温度サイクル試験を行った。温度サイクル試験は、−６５℃と１５０℃との間の温度サイクルを５００回行った。
表１は円形状のビアホール１２ｂを有するサンプルの温度サイクル試験の結果である。各１００個のサンプルについて試験し、基板１０に亀裂が生じたサンプルを不良とした。不良数は不良となったサンプル数、不良率は、不良数／試験数×１００％を示している。図２は、ビアホール１２ｂの直径に対する不良率を示した図である。黒丸は実験値、実線は近似値を示している。
Figure 2009289935
温度サイクル試験による不良は、基板１０と実装基板との間の熱膨張係数に起因する熱ストレスや実装基板の反りが原因と考えられる。表１および図２より、直径の大きなビアホールほど不良率が小さい。これは、ビアホール１２の曲率が大きいほど基板１０に亀裂が生じにくいことを示している。しかしながら、直径の大きなビアホール１２を用いるとチップ面積が大きくなってしまう。
図１（ｂ）は亀裂が生じたサンプルの一例の上面模式図である。本発明者は、図１（ｂ）のように、長方形の基板１０に生じる亀裂４５がビアホール１２から短辺４２方向に生じることに着目した。これは、短辺４２の方が長辺４１よりも大きなストレスが働くためと考えられる。そこで、ビアホール１２の亀裂の生じやすい領域を曲率の大きな曲線または直線とすることで、基板１０に生じる亀裂が抑制でき、亀裂の生じにくい領域の曲率を小さくすることでチップ面積を削減できると考えた。
図３（ａ）および図３（ｂ）は、基板に生じる亀裂を抑制するビアホールの例を示した図である。図３（ａ）を参照に、ビアホール１２は楕円形状を有している。楕円形状の長軸ＡＬを長方形基板の長辺方向に沿って配置する。これにより、ビアホール１２は、基板の亀裂が生じやすい短辺方向に相対するビアホール１２の境界領域は曲率の大きな曲線で構成され、亀裂が生じにくい長辺方向に相対するビアホール１２の境界の領域は曲率の小さな曲線で構成される。よって、基板１０の亀裂が生じにくく、かつチップ面積を削減することができる。
図３（ｂ）を参照に、ビアホール１２ａは例えばトラック（ｔｒａｃｋ）形状を有している。このトラック形状とは、基板の亀裂が生じやすい短辺方向に相対するビアホール１２ａの境界領域は直線で構成され（つまり、直線部分をその長軸方向に有する）、亀裂が生じにくい長辺方向に相対するビアホール１２ａの境界領域は曲線で構成される。
図３（ａ）および図３（ｂ）のように、基板１０は、表面から見た形状が横長形状のビアホール１２または１２ａを有し、ビアホール１２または１２ａの長軸は基板１０の長辺方向に沿って配置する。これにより、ビアホール１２または１２ａに起因し基板に生じる亀裂を抑制し、かつチップ面積を削減することができる。
以下、図面を参照に本発明の実施例について説明する。
実施例１は、半導体素子としてＦＥＴを有する例である。図４（ａ）は実施例１に係る半導体装置の上面図、図４（ｂ）は下面図、図４（ｃ）は図４（ａ）および図４（ｂ）のＡ−Ａ断面図である。
図４（ａ）を参照に、チップ１００はＳｉＣ基板１０を有している。ＳｉＣ基板１０は表面から見た形状が長方形である。基板１０の表面に半導体素子１８が形成されている。半導体素子１８は、ソースフィンガー２２、ドレインフィンガー２６およびゲートフィンガー２４を有する単位ＦＥＴ２０を有し、複数の単位ＦＥＴ２０が並列に接続されている。
ソースフィンガー２２、ドレインフィンガー２６およびゲートフィンガー２４は、基板１０の短辺４２の延伸する方向（短辺方向）に沿って設けられている。ソースフィンガー２２、ドレインフィンガー２６およびゲートフィンガー２４は、それぞれ、ソースパッド２３、ドレインパッド２７およびゲートバスバー２８に接続されている。ソースパッド２３、ドレインパッド２７およびゲートバスバー２８は、それぞれソースフィンガー２２、ドレインフィンガー２６およびゲートフィンガー２４の延伸方向上に配置されている。ソースフィンガー２２はゲートバスバー２８上を空隙を介し交差している。すなわちエアーブリッジ構造となっている。ゲートバスバー２８にはゲートパッド２５が接続されている。ドレインパッド２７およびゲートパッド２５は、ボンディングワイヤをボンディングするための領域である。
ソースフィンガー２２は一つのソースパッド２３に接続され、ソースパッド２３の下部にビアホール１２が設けられている。これにより、ソースフィンガー２２は、ソースパッド２３を介しビアホール１２に接続されている。ビアホール１２の形状は楕円形状であり、長軸が長方形基板１０の長辺４１の延伸する方向（長辺方向）に沿って設けられている。ＦＥＴ２０は、例えばＳｉＣ基板１０上に順次形成されたＧａＮ走行層、ＡｌＧａＮ電子供給層およびＧａＮキャップ層を有している。ソースフィンガー２２およびドレインフィンガー２６は、ＧａＮキャップ走行層上に形成された下からＴｉ／Ａｌ等の金属からなる。ゲートフィンガー２４はＧａＮキャップ層上に形成された下からＮｉ／Ａｕ等の金属からなる。
図４（ｂ）を参照に、基板１０の裏面には例えば基板側からＴｉ／Ａｕ等からなる金属膜１４が形成されている。図４（ｃ）を参照に、ビアホール１２は基板１０の表面と裏面とを貫通しており、ビアホール１２の内面は金属膜１４で被覆されている。
実施例１のように、単位ＦＥＴ２０を複数並列に接続したＦＥＴにおいては、ゲート幅を大きくしようとすると基板の形状が短冊型になる。また、ゲート幅の大きいＦＥＴは放熱のため基板１０が薄い。よって、基板１０に亀裂が発生しやすく、横長形状のビアホール１２を用いることが有効である。
実施例１では、ビアホール１２がソースフィンガー２２に接続される例を説明した。ビアホール１２がソースフィンガー２２に接続されることにより、ソースインピーダンスを低減することができる。ビアホール１２は、ソースフィンガー２２、ドレインフィンガー２６およびゲートフィンガー２４の少なくとも１つに接続されていればよい。実施例１では、半導体素子１８としてＦＥＴを例に説明したが、ビアホール１２は半導体素子１８に接続されていればよい。また、ビアホール１２は複数用いられなくとも１つでもよい。
実施例２は、実施例１のチップを実装基板に実装した例である。図５は、実施例２の断面図である。図６（ａ）は実施例２の上面図であり、図６（ｂ）は実施例２に係る電子部品を基板にねじ止めした際の上面図である。図５を参照に、実施例１のチップ１００は、例えばＣｕからなる実装基板３０の実装面３１にＡｕＳｎからなる接合金属３２を用い実装されている。接合金属３２は、ＡｕＳｎ以外にも、例えばＡｇペースト、半田等を用いてもよい。実装基板３０としては、Ｃｕからなる実装基板以外にも、例えば、ＣｕとＭｏとの合金（ＣｏＭｏ）の単層、ＣｕとＷとの合金（ＣｏＷ）の単層、ＣｕとＭｏとが複数積層された実装基板、またはＣｕとＣｕＭｏとが複数積層された実装基板等を用いることができる。
図６（ａ）を参照に、実装基板３０上には、チップ１００を気密封止するためのフレーム３４、チップ１００に信号をフレーム３４の外から入出力するための伝送路３６が設けられている。伝送路３６とチップ１００のゲートパッドおよびドレインパッドは、それぞれボンディングワイヤ４０で接続される。チップ１００のソースパッドは実装基板３０表面とボンディングワイヤ４０で接続される。実装基板３０の両端には、ねじ止めのための凹部３８が設けられている。図６（ｂ）を参照に、実施例２に係る電子部品は例えば、Ｃｕ等の金属からなる基板５０にねじ５２を用いねじ止めされている。これにより、実装基板３０は基板５０と電気的かつ熱的に接続される。
図５および図６（ａ）のように、実装基板３０が金属（特にＣｕを含む金属）からなる場合、実装基板３０と基板１０との線熱膨張係数の差が大きい。よって、熱ストレスに起因し基板１０に亀裂が生じ易く、横長形状のビアホールを用いることが有効である。
また、図６（ｂ）のように、実装基板３０を基板５０にねじ止めする場合、実装基板３０の歪等により、基板１０に亀裂が生じ易く、横長形状のビアホールを用いることが有効である。
図１と同様に、ビアホールが楕円形状のサンプルを複数試作し、表１と同様に温度サイクル試験を行った。試作したサンプルは、楕円形状の長軸長／短軸長（短軸に対する長軸の比）が８０μｍ／７０μｍ、９０μｍ／６０μｍ、１００μｍ／５５μｍ、１１０μｍ／５０μｍ、または１３０μｍ／４０μｍである。表２は楕円形状のビアホールを有するサンプルの温度サイクル試験の結果を示す表である。図７は、ビアホール１２の楕円軸比（長軸長／短軸長）に対する不良率を示した図である。黒丸は実験値、実線は近似値を示している。
Figure 2009289935
表１の直径が７５μｍのビアホールでは、不良率は５８％であるが、表２および図７より、ほぼ同じ大きさの楕円軸比が１．１４のものでは不良率が急激に低減し３７％となる。このように、楕円軸比が１．１以上では、不良率が減少する。１．５以上ではさらに不良率が減少し、１．８以上では不良率は０である。以上より、ビアホール１２の長軸／短軸は１．１以上が好ましい。さらに、１．５以上が好ましく、１．８以上がより好ましい。このビアホール１２の製造バラツキを考慮すると、２．２以上がさらに好ましい。また、図３（ｂ）で示したトラック形状のビアホール１２ａの楕円軸比もビアホール１２と同様に１．１以上が好ましい。
実施例１および実施例２においては、半導体素子がＳｉＣ基板１０に形成される例について説明した。基板１０としては、例えば、ＳｉＣ、Ｓｉ、サファイア、ＧａＮ、ＧａＡｓおよびＩｎＰのいずれかからなる基板とすることができる。特に、ＳｉＣ，サファイアまたはＧａＮからなる基板は硬度が大きいため、基板１０に亀裂が生じやすく、横長形状のビアホールを用いることが有効である。
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１（ａ）は、実験に用いたチップの上面図、図１（ｂ）は、発生した亀裂を示す上面模式図である。 図２は、ビアホールの直径に対する不良率を示した図である。 図３（ａ）および図３（ｂ）はビアホールの表面から見た形状の例である。 図４（ａ）は実施例１に係る半導体装置の上面図、図４（ｂ）は下面図、図４（ｃ）は、Ａ−Ａ断面図である。 図５は、実施例２の断面図である。 図６（ａ）は実施例２の上面図であり、図６（ｂ）は実施例２を基板にねじ止めをした際の上面図である。 図７は、ビアホールの楕円軸比に対する不良率を示す図である。
符号の説明
１０ 基板
１２ ビアホール
１４ 金属膜
２０ 単位ＦＥＴ
２２ ソースフィンガー
２３ ソースパッド
２４ ゲートフィンガー
２５ ゲートパッド
２６ ドレインフィンガー
２７ ドレインパッド
２８ ゲートバスバー
３０ 実装基板
３２ 接合金属
４１ 長辺
４２ 短辺

Claims (9)

  1. 長方形の基板と、
    楕円形状または直線部分をその長軸方向に有するトラック形状からなり、その長軸が前記基板の長辺方向に沿って配置されてなるビアホールと、を具備することを特徴とする半導体装置。
  2. 前記ビアホールは前記基板の長辺方向に沿って複数設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記基板の表面に形成された半導体素子は、ソースフィンガー、ドレインフィンガーおよびゲートフィンガーを有する複数の単位ＦＥＴを有し、前記複数の単位ＦＥＴは並列に接続され、
    前記ソースフィンガー、ドレインフィンガーおよびゲートフィンガーの少なくとも１つが前記ビアホールに接続され、
    前記ソースフィンガー、ドレインフィンガーおよびゲートフィンガーは前記基板の短辺方向に沿って設けられていることを特徴とする請求項１記載の半導体装置。
  4. 複数の前記ソースフィンガーが一つのソースパッドに設けられ、
    前記ソースパッドの下部に前記ビアホールが設けられていることを特徴とする請求項３記載の半導体装置。
  5. 前記ビアホールの短軸に対する長軸の比は１．１以上であることを特徴とする請求項１記載の半導体装置。
  6. 前記ビアホールの短軸に対する長軸の比は１．５以上であることを特徴とする請求項５記載の半導体装置。
  7. 前記基板は、ＳｉＣ、Ｓｉ、サファイア、ＧａＮ、ＧａＡｓおよびＩｎＰのいずれかからなることを特徴とする請求項１記載の半導体装置。
  8. 前記基板をＡｕＳｎ、Ａｇペーストおよび半田のいずれかからなる接合金属を介し実装する実装面を具備することを特徴とする請求項１記載の半導体装置。
  9. 前記実装面は、Ｃｕ、ＣｕＭｏ、ＣｕＷ、ＣｕとＭｏとの積層、およびＣｕとＣｕＭｏとの積層のいずれかの部材からなることを特徴とする請求項８記載の半導体装置。
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