JP2008085092A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 82
- 230000008021 deposition Effects 0.000 claims abstract description 31
- 239000007789 gas Substances 0.000 claims description 23
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 43
- 238000000151 deposition Methods 0.000 description 25
- 230000004308 accommodation Effects 0.000 description 12
- 239000000758 substrate Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 description 4
- 150000001723 carbon free-radicals Chemical class 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- -1 fluorine radicals Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052724 xenon Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
【課題】マスクパターンを用いた異方性エッチングで、絶縁膜に高いアスペクト比を有する開孔を形成する際に、マスクパターンの残膜を確保しつつ、エッチストップを抑制する。
【解決手段】マスクパターン及びエッチングガスを用い、絶縁膜の選択的エッチングと堆積物のデポジッションとを同時に行いつつ、絶縁膜に開孔を形成する異方性エッチング工程を有する半導体装置の製造方法において、異方性エッチング工程の中間段階のデポジッションでは、異方性エッチング工程の初期段階及び最終段階におけるデポジッションの堆積レートよりも小さな堆積レートが得られるようにエッチング条件を調節する。
【選択図】図２
【解決手段】マスクパターン及びエッチングガスを用い、絶縁膜の選択的エッチングと堆積物のデポジッションとを同時に行いつつ、絶縁膜に開孔を形成する異方性エッチング工程を有する半導体装置の製造方法において、異方性エッチング工程の中間段階のデポジッションでは、異方性エッチング工程の初期段階及び最終段階におけるデポジッションの堆積レートよりも小さな堆積レートが得られるようにエッチング条件を調節する。
【選択図】図２
Description
本発明は、半導体装置の製造方法に関し、更に詳細には、半導体基板の上部に堆積された絶縁膜に開孔を形成する技術に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位として、メモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとで構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
近年、ＤＲＡＭの微細化に伴い、１つのメモリセルが半導体基板上で占有可能な面積が縮小されている。このため、小さな占有面積でキャパシタの静電容量を確保するために、半導体基板上に堆積された厚い絶縁膜（キャパシタ収容絶縁膜）を開孔してシリンダ状の深孔（キャパシタ収容孔）を形成し、このキャパシタ収容孔の底面及び側面上にキャパシタの下部電極を形成したシリンダ型のキャパシタが実用化されている。シリンダ型のキャパシタでは、より深いキャパシタ収容孔を形成することによって、キャパシタの静電容量の確保に必要な下部電極の表面積を大きくできる。
酸化シリコン系のキャパシタ収容絶縁膜では、キャパシタ収容孔は、アモルファスカーボンなどをハードマスクとするドライエッチングによって開孔される。ドライエッチングに際しては、エッチングガスとして、一般に、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６等のフロロカーボンガスと、Ｏ２と、Ａｒ、Ｘｅ等の希ガスとの混合ガスが用いられている。エッチングに際してフロロカーボンガスは解離して、炭素ラジカル、フッ素ラジカル、及び、ＣＦラジカルなどとなり、フッ素ラジカル及びＣＦラジカルが、酸化シリコンと反応することによって、エッチングが進行する。
一方、炭素ラジカルは、炭素系の堆積物となり、主にウエハの表面に堆積することによって、ハードマスクを保護する。エッチングに際しては、ハードマスクも削られてその厚みが減少するので、その厚みを維持するためである。Ｏ２は、酸素ラジカルとなって炭素ラジカルと反応するため、堆積物の堆積レートを減少させる作用があり、エッチングガス中のＯ２の比率を調節することによって、堆積物の堆積レートを制御できる。
ところで、メモリセルの占有面積の縮小に伴い、キャパシタの下部電極の表面積を確保するために、キャパシタ収容孔は、開口径が縮小される一方で深さが増大し、アスペクト比が極めて高くなっている。そのようなキャパシタ収容孔の開孔に際しては、エッチング時間が極めて長くなる。また一方で、キャパシタ収容孔の開口径の縮小に伴い、ハードマスクの厚みが制限されてきている。このため、エッチング終了までにハードマスクの残膜の厚みを確保することが困難になって来ている。
ところで、エッチングに際してハードマスクの残膜の厚みが不足すると、図４に示すように、キャパシタ収容孔１８のサイドエッチが進み、ボーイング形状２０が形成される。近年のＤＲＡＭでは、隣接するメモリセル同士の間隔が非常に狭くなり、極めて密集した状態でキャパシタ収容孔が配置されている。従って、エッチング終了までのハードマスク１５の残膜を確保し、ボーイング形状２０を充分に抑制することによって、隣接する下部電極同士のショートを抑制する必要がある。
ハードマスク１５の残膜を確保するには、ドライエッチング時に堆積物１９の堆積レートが高い条件でエッチングを行うことが考えられる。堆積レートが高い条件でエッチングを行うと、図５に示すように、ハードマスク１５付近に堆積物１９が厚く堆積するため、ハードマスク１５の削れが抑えられる。しかし、この場合には、キャパシタ収容孔の底部１８ａに堆積物１９が厚く堆積し、堆積物１９の堆積レートがエッチング量を上回ることによって、エッチングの進行が停止するエッチストップが生じ易くなる。つまり、ハードマスク１５の残膜の確保と、エッチストップの防止とがトレードオフの関係になっている。
上記に対して、特許文献１は、アスペクト比が高い孔を開孔するドライエッチングに際して、エッチングガス中のＯ２流量を段階的に減らすことによって、炭素ラジカルによる堆積物の堆積レートを段階的に高める方法を提案している。
特開２００２−１１０６４７号公報（図７）
アスペクト比が高い開孔の形成に際しては、絶縁膜の下部をエッチングするエッチング最終段階では、堆積物は孔底に堆積しにくく、従って、エッチストップが生じにくい。このため、特許文献１では、堆積レートを段階的に高めながらエッチングすることによって、ハードマスクの残膜を確保しつつ、エッチストップを抑制できるものとしている。
しかし、メモリセルの占有面積の縮小に伴い、より高いアスペクト比を有するキャパシタ収容孔が要請されている。そのようなキャパシタ収容孔の開孔に際しては、ハードマスクの残膜を確保しつつ、エッチストップをより効果的に抑制できる方法が望まれている。
本発明は、上記に鑑み、マスクパターンを用いた異方性エッチングによって、半導体基板の上部に形成された絶縁膜を貫通する開孔を形成する半導体装置の製造方法であって、高いアスペクト比を有する開孔の形成に際しても、マスクパターンの残膜を確保しつつ、エッチストップを抑制できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、マスクパターン及びエッチングガスを用い、絶縁膜の選択的エッチングと堆積物のデポジッションとを同時に行いつつ、前記絶縁膜に開孔を形成する異方性エッチング工程を有する半導体装置の製造方法において、
前記異方性エッチング工程の中間段階のデポジッションでは、前記異方性エッチング工程の初期段階及び最終段階におけるデポジッションの堆積レートよりも小さな堆積レートが得られるように、エッチング条件を調節することを特徴とする。
前記異方性エッチング工程の中間段階のデポジッションでは、前記異方性エッチング工程の初期段階及び最終段階におけるデポジッションの堆積レートよりも小さな堆積レートが得られるように、エッチング条件を調節することを特徴とする。
本発明によれば、エッチストップのおそれが少ない異方性エッチング工程の初期段階では、中間段階よりも堆積レートが大きなエッチング条件に調節することによって、マスクパターンの厚みの低下を抑制できる。初期段階でマスクパターンの厚みの低下が抑制されるので、中間段階では、堆積レートがより小さなエッチング条件で行い、エッチストップを効果的に抑制できる。従って、マスクパターンの残膜を確保しつつ、エッチストップを効果的に抑制できる。エッチング条件の調節には、例えばエッチングガスの流量、エッチングガスの圧力、又は、ＲＦパワーの調節が挙げられる。
本発明では、前記絶縁膜が酸化シリコンを含み、前記エッチングガスが、フロロカーボン及び酸素を少なくとも含み、前記中間段階では、前記初期段階よりも酸素の流量比率を増加させ、前記最終段階では、前記中間段階よりも酸素の流量比率を低下させてもよい。この場合、好適には、前記エッチングガスが、更にアルゴンやキセノンなどの希ガスを含んでもよい。エッチング性を有するフロロカーボンや、デポジション性を有する酸素を、反応性を有しない希ガスで適度に希釈することで、安定したエッチングを行うことが出来る。
本発明では、前記異方性エッチング工程の進行に伴って、前記酸素の流量比率を連続的に変化させてもよく、又は、段階的に変化させてもよい。絶縁膜に形成する開孔のアスペクト比が１５以上である場合には、マスクパターンの残膜を確保しつつ、エッチストップを抑制することが容易でない。従って、本発明はそのような高いアスペクト比を有する開孔の形成に際して、好適に適用できる。本発明では、前記開孔は、前記絶縁膜を貫通して形成されてもよい。
以下に、図面を参照し、本発明の実施形態を詳しく説明する。図１Ａ〜図１Ｄは、本発明の一実施形態に係る半導体装置の製造方法について、製造されるＤＲＡＭの各製造段階を順次に示す断面図である。図示しないが、先ず、シリコン基板の表面部分にＭＯＳＦＥＴを形成する。ＭＯＳＦＥＴは、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極に隣接するシリコン基板の表面部分に形成されたソース拡散層及びドレイン拡散層とで構成される。
ゲート電極を覆ってシリコン基板上に、図示しない第１層間絶縁膜を堆積した後、第１層間絶縁膜を貫通してソース／ドレイン拡散層に接続するコンタクトプラグを形成する。引き続き、ソース拡散層に接続するコンタクトプラグに接続して、第１層間絶縁膜上にビット線を形成する。更に、第１層間絶縁膜上に、第２層間絶縁膜１１を例えば７００ｎｍの厚みに堆積した後、第２層間絶縁膜１１を貫通して、ドレイン拡散層に接続するコンタクトプラグの頂部を露出するスルーホール１２を形成する。スルーホール１２の径は例えば１００ｎｍとする。スルーホール１２の内部に不純物ドープ・ポリシリコンを埋め込んで、プラグ１３を形成する。
第２層間絶縁膜１１及びプラグ１３上にキャパシタ収容絶縁膜１４を３μｍの厚みに堆積した後、キャパシタ収容絶縁膜１４上にアモルファスカーボン膜を形成する。引き続き、アモルファスカーボン膜上に、プラグ１３に対応する位置に、略楕円形状の開口パターンを有する、厚みが８０ｎｍの絶縁膜パターン１６を形成する。次いで、絶縁膜パターン１６を用いてアモルファスカーボン膜をパターニングし、ハードマスク１５を形成する（図１Ａ）。ハードマスク１５の厚みは８００ｎｍであり、ハードマスク１５における開口パターン１７の径は１５０ｎｍである。
引き続き、ハードマスク１５を用いたドライエッチングを行い、キャパシタ収容絶縁膜１４を貫通しプラグ１３の頂部を露出するシリンダ状のキャパシタ収容孔１８を形成する。キャパシタ収容孔１８の形成により、孔内には、対応するプラグ１３の頂部が露出する。
エッチング装置には、例えば２周波励起・平行平板型のＲＩＥ（Reactive Ion Etching）装置を使用する。このＲＩＥ装置は、チャンバ内に配設され、互いに平行に延在する板状の駆動電極及びグランド電極とを備える。駆動電極は、ウエハを載置するサセプタとして構成され、この駆動電極に駆動周波数とバイアス周波数とを独立して印加する。駆動周波数の調節によって、プラズマの生成及び解離を、バイアス周波数の調節によって、半導体基板（ウエハ）に入射するイオンの加速エネルギーを、それぞれ独立に制御する。
エッチングガスは、Ｃ４Ｆ６，Ｃ４Ｆ８、Ｏ２、Ａｒ、及び、Ｘｅの混合ガスとする。圧力は３０ｍTorrとし、駆動周波数の電源から２０００Ｗの電力を供給し、バイアス周波数の電源から３０００Ｗの電力を供給する。各ガスの流量は、Ｃ４Ｆ６が５ｓｃｃｍ、Ｃ４Ｆ８が２０ｓｃｃｍ、Ａｒが１１０ｓｃｃｍ、Ｘｅが１１０ｓｃｃｍとする。
キャパシタ収容孔１８を形成するドライエッチングに際しては、キャパシタ収容絶縁膜１４の上部をエッチングするエッチング初期段階、及び、キャパシタ収容絶縁膜１４の下部をエッチングするエッチング最終段階では、エッチストップが生じにくく、キャパシタ収容絶縁膜１４の中間部をエッチングするエッチング中期段階では、エッチストップが生じ易い。従って、エッチング初期段階、中期段階、及び、最終段階の３つの段階に対応して、Ｏ２の流量を変化させ、炭素系の堆積物の堆積レートを調節する。図２は、キャパシタ収容孔１８を開孔するドライエッチングにおける、Ｏ２流量とエッチング時間との関係を示すグラフである。
図１Ｂに示すエッチング初期段階では、エッチ深さが浅いため、堆積物１９はハードマスク１５表面や孔底にほぼ一様に堆積する。しかし、この段階では、エッチング開始からの経過時間が短いため、孔底にはエッチングを阻害する量の堆積物１９は堆積されず、エッチストップは生じにくい。従って、この段階では、Ｏ２の流量を１５ｓｃｃｍと低めに設定する。このエッチング条件で１分経過させることによって、キャパシタ収容孔１８を約７００ｎｍの深さまで形成する。ハードマスク１５上には適量の堆積物１９が堆積され、ハードマスク１５の厚みの減少が抑えられる。
図１Ｃに示すエッチング中期段階では、孔底に堆積する堆積物の厚みが次第に大きくなりエッチングを阻害し始める。エッチストップを防ぐためには、エッチング量が堆積量を上回るようにする必要がある。従って、この段階では、Ｏ２の流量を２ｓｃｃｍだけ増加させ、１７ｓｃｃｍと高めに設定することにより、堆積レートを低下させる。このエッチング条件で１分経過させることによって、キャパシタ収容孔１８を約１４００ｎｍの深さまで形成する。
図１Ｄに示すエッチング最終段階では、孔底が深くなるため、堆積物は孔底へ侵入しにくくなり、孔底での堆積量は少なくなる。このため、堆積物の堆積レートを高くしても、エッチストップは生じにくい。従って、この段階では、Ｏ２の流量を２ｓｃｃｍだけ減少させ、エッチング初期段階と同じ１５ｓｃｃｍと低めに設定することにより、堆積レートを大きくする。このエッチング条件で、層間絶縁膜１１及びプラグ１３が露出するまでエッチングを行う。ハードマスク１５上には適量の堆積物１９が堆積され、ハードマスク１５の厚みの減少が抑えられる。
本実施形態では、図１Ｂ〜図１Ｄに示した各段階をＯ２の流量を調節することによって連続して行うが、各段階が終了した後にエッチングを一旦中止して次の段階を行ってもよい。形成されるキャパシタ収容孔１８は、深さが３μｍで開口径が１５０ｎｍ程度であるので、そのアスペクト比は２０程度となる。キャパシタ収容孔１８を形成した後、キャパシタ収容孔１８の底面及び側面上に下部電極、容量絶縁膜、及び、上部電極を順次に形成することによって、キャパシタを形成する。更に、上部電極に接続する配線を形成する等の工程を経ることによって、半導体装置を製造できる。
本実施形態の製造方法によれば、エッチストップのおそれが少ないエッチング初期段階では、Ｏ２の比率を少なくし、堆積物１９の堆積レートを高めて、適量の堆積物１９が堆積される条件で行う。このため、特許文献１の製造方法に比して、ハードマスク１５の厚みの減少をより効果的に抑えることが出来る。ハードマスク１５の厚みの減少をより効果的に抑えるため、エッチストップが生じ易いエッチング中期段階において、エッチング効率をより高めたエッチングを行うことが出来る。
上記によって、高いアスペクト比を有するキャパシタ収容孔１８を開孔するドライエッチングに際して、ハードマスク１５の残膜を確保しつつ、エッチストップをより効率的に抑制できる。
なお、上記実施形態では、Ｏ２の流量は、図２に示したように段階的に変化させたが、必ずしも段階的に変化させる必要はなく、図３のグラフ（ｉ）に一例を示すように、エッチストップが生じ易いエッチング中期段階で、エッチストップが生じにくいエッチング初期段階又は最終段階よりも、多くなるように変化させればよい。
また、上記実施形態では、Ｏ２の流量の調節によって、堆積物の堆積レートを制御したが、堆積レートを制御可能なパラメータであればＯ２の流量以外のパラメータを調節してもよい。例えばＣ４Ｆ６やＣ４Ｆ８などの流量を増加させることによって、Ｏ２の比率を相対的に低下させてもよく、或いは、チャンバ内の圧力やＲＦパワーを調節してもよい。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
１１：第２層間絶縁膜
１２：スルーホール
１３：プラグ
１４：キャパシタ収容絶縁膜
１５：ハードマスク
１６：絶縁膜パターン
１７：開口パターン
１８：キャパシタ収容孔
１８ａ：キャパシタ収容孔の孔底
１９：堆積物
２０：ボーイング形状
１２：スルーホール
１３：プラグ
１４：キャパシタ収容絶縁膜
１５：ハードマスク
１６：絶縁膜パターン
１７：開口パターン
１８：キャパシタ収容孔
１８ａ：キャパシタ収容孔の孔底
１９：堆積物
２０：ボーイング形状
Claims (7)
- マスクパターン及びエッチングガスを用い、絶縁膜の選択的エッチングと堆積物のデポジッションとを同時に行いつつ、前記絶縁膜に開孔を形成する異方性エッチング工程を有する半導体装置の製造方法において、
前記異方性エッチング工程の中間段階のデポジッションでは、前記異方性エッチング工程の初期段階及び最終段階におけるデポジッションの堆積レートよりも小さな堆積レートが得られるように、エッチング条件を調節することを特徴とする半導体装置の製造方法。 - 前記エッチング条件の調節は、前記エッチングガスの流量、前記エッチングガスの圧力、及び、ＲＦパワーのうちの少なくとも一つの調節を含む、請求項１に記載の半導体装置の製造方法。
- 前記絶縁膜が酸化シリコンを含み、前記エッチングガスが、フロロカーボン及び酸素を少なくとも含み、前記中間段階では、前記初期段階よりも酸素の流量比率を増加させ、前記最終段階では、前記中間段階よりも酸素の流量比率を低下させる、請求項２に記載の半導体装置の製造方法。
- 前記エッチングガスが、更にアルゴンを含む、請求項３に記載の半導体装置の製造方法。
- 前記異方性エッチング工程の進行に伴って、前記酸素の流量比率を連続的又は段階的に変化させる、請求項３又は４に記載の製造方法。
- 前記絶縁膜に形成する開孔のアスペクト比が１５以上である、請求項１〜５の何れか一に記載の半導体装置の製造方法。
- 前記開孔は、前記絶縁膜を貫通して形成される、請求項６に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006263735A JP2008085092A (ja) | 2006-09-28 | 2006-09-28 | 半導体装置の製造方法 |
| US11/905,073 US20080081477A1 (en) | 2006-09-28 | 2007-09-27 | Method for forming a semiconductor device having a cylindrical hole in a dielectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006263735A JP2008085092A (ja) | 2006-09-28 | 2006-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008085092A true JP2008085092A (ja) | 2008-04-10 |
Family
ID=39261639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006263735A Pending JP2008085092A (ja) | 2006-09-28 | 2006-09-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080081477A1 (ja) |
| JP (1) | JP2008085092A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091736A (ja) * | 2006-10-04 | 2008-04-17 | Hitachi High-Technologies Corp | 絶縁膜ドライエッチング方法 |
| JP2014017438A (ja) * | 2012-07-11 | 2014-01-30 | Tokyo Electron Ltd | パターン形成方法及び基板処理システム |
| JP2021174902A (ja) * | 2020-04-27 | 2021-11-01 | 東京エレクトロン株式会社 | 処理方法及び基板処理装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5107138B2 (ja) * | 2008-05-29 | 2012-12-26 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| US10037890B2 (en) * | 2016-10-11 | 2018-07-31 | Lam Research Corporation | Method for selectively etching with reduced aspect ratio dependence |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327346B1 (ko) * | 1999-07-20 | 2002-03-06 | 윤종용 | 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법 |
| JP2002110647A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US7351665B2 (en) * | 2005-03-28 | 2008-04-01 | Tokyo Electron Limited | Plasma etching method, plasma etching apparatus, control program, computer recording medium and recording medium having processing recipe recorded thereon |
| US7550390B2 (en) * | 2006-01-04 | 2009-06-23 | Macronix International Co., Ltd | Method and apparatus for dielectric etching during integrated circuit fabrication |
-
2006
- 2006-09-28 JP JP2006263735A patent/JP2008085092A/ja active Pending
-
2007
- 2007-09-27 US US11/905,073 patent/US20080081477A1/en not_active Abandoned
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| JP2021174902A (ja) * | 2020-04-27 | 2021-11-01 | 東京エレクトロン株式会社 | 処理方法及び基板処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080081477A1 (en) | 2008-04-03 |
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|
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