KR100329853B1 - 실리콘계 재료의 에칭방법 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 제조공정에서 양호하게 사용되는, 실리콘계 재료를 에칭하는 방법에 관한 것으로서, 더욱 상세하게는 에칭가스를 사용하여 실리콘계 재료를 에칭하는 방법에 관한 것이다.
본 발명에 의한 실리콘계 재료를 에칭하는 방법은, 재료의 빗각 에칭 쇼울더부(etched shoulder : 일명 어깨떨어진 부분이라고도 부른다)를 생성하지 않고, 레지스트 마스크를 사용하여 실리콘계 재료를 선택적으로 에칭하는 것을 가능하게 해준다. 상기 방법은 제1단계 내지 제3단계로 구성되어 있다. 제1단계에서는 에칭되는 실리콘계 재료가 준비되거나 제공된다. 제2단계에서는, 특정 패턴을 갖는 레지스트 마스크가 실리콘계 재료상에 형성된다. 제3단계에서는, 실리콘계 재료가, 레지스트 마스크와 에칭가스를 사용하여, 플라즈마-증강(Plasma-enhencement) 에칭공정에 의해 선택적으로 에칭된다. 상기 에칭가스는 Cl2, CHF3, HBr의 혼합가스이다. O2는 상기 Cl2, CHF3, HBr의 혼합가스에 추가된다. 실리콘계 재료로는, 예컨데, 단결정 실리콘, 폴리실리콘, 무정형 실리콘과 같은, 주성분에 실리콘을 함유하는 도핑 또는 비도핑된 반도체 재료가 사용되어 진다. CHF3, Cl2및 HBr의 혼합가스의 유동속도에 대한 CHF3의 유동속도의 비율이, 제3단계에서 10 내지 30 vol%의 범위 이내이면 양호하다.

Description

실리콘계 재료의 에칭방법{ METHOD OF ETCHING SILICON-BASED MATERIAL }
본 발명은, 반도체 집적회로의 제조공정에 양호하게 사용되는, 실리콘계 재료를 에칭하는 방법에 관한 것으로서, 보다 상세하게는 에칭가스를 사용하여 실리콘계 재료를 에칭하는 방법에 관한 것이다.
최근에, DRAM(Dynamic random access memory)은 일반적으로 스택구조, 실린더 구조, 핀 구조 및 반구형 돌출결정(hemisphere-grain)구조로 된 전하 스토리지 커패시터를 구비하도록 설계가 된다.
상기와 같이 설계하는 이유는 칩 면적을 늘리지 않고서, 커패시터의 커패시턴스를 최대로 하기 위함이다.
전형적인 스택구조에서, 일반적으로 폴리실리콘으로 구성된 하부전극 또는 커패시터 전극은, 메모리 셀의 MOSFET(금속 산화막 전계 효과 트랜지스터)상에 퇴적된다. 전형적인 스택구조에서 변형 되어, 하부전극의 표면적이 증가된, 실린더형구조 및 핀형 구조에 있어서, 하부전극은 실린더형 또는 핀형으로 형성된다. 상기 구조들의 개량형인 반구형 둘출결정 구조에 있어서, 하부전극의 표면은, 반구형 돌출결정의 형성을 위해, 또한 하부전극의 표면적의 증가를 위해 거칠게 가공된다.
하부전극의 표면적 증가라는 관점에서 보면, 실린더형 및 핀형 구조는 양호하다. 그러나 상기 구조들은, 제조 공정수가 증가된다는 문제점이 존재한다. 따라서, 전형적인 스택구조는, 제조공정의 관점에서 보면 채용하기가 양호하다.
DRAM이 소형화 될수록, 커패시턴스의 값은 변화되지 않고, 칩 면적은 줄어든다. 따라서, 보다 작은 칩 면적에서, 동일한 커패시턴스값을 실현하기 위해서는, 하부전극은 보다 두터워질 필요가 있다. 상기의 의미는, 하부전극에 사용되는 두터운 폴리실리콘막은 스토리지 커패시터의 제조 단계에서 패터닝 또는 에칭과정이 필요하다는 것을 뜻한다.
도1a 및 도1b는 스토리지 커패시터의 하부전극에 사용되는 폴리실리콘막을 에칭하는 종래의 기술에 의한 방법을 각각 도시하고 있다.
도1a에 있어서, Si02막(102)은 단결정 실리콘 기판(101)의 주표면상에 형성된다. 하부전극용 두터운 폴리실리콘막(103)(두께 : 600nm 이상)은 상기의 Si02막(102)상에 형성된다. 패터닝된 레지스트막(104)은 폴리실리콘막(103)상에 형성된다.
폴리실리콘막(103)을 패터닝하는 종래기술에 따른 플라즈마-증강 에칭방법에 있어서, C12, HBr 및 O2의 혼합가스가 에칭가스로서 사용된다. 이 경우에, 폴리실리콘막(103)의 두께는 600nm 이상으로 매우 두텁기 때문에, 폴리실리콘막(103)에 대한 레지스트막(104)의 에칭선택비가 만족스럽게 달성되지 않는다. 결과적으로, 도1b에 도시된 바와같이, 잔존 폴리실리콘막(103)의 빗각 에칭 쇼울더부(103a)(obliquely-etched shoulders : 일명 어깨떨어짐부라고도 부른다)가 형성되는 문제점이 존재한다.
특히, 레지스트막(104)이, 엑시머 레이저(excimer laser)에 의해 발생한 광을 사용하는 포토리소프라피에서 전형적으로 사용되는, 화학 증폭 레지스트 재료로 구성된 경우, 그 빗각 에칭 쇼울더부(103a)는 현저해지는 경향이 있다. 화학 증폭 레지스트 재료는 노광에 기인하여 산이 생성되며, 그에따라 생성된 산은 현상용액에 대한 노출영역의 용해도를 변경시킨다.
도2는 얕은 트렌치 아이솔레이션 구조를 형성하기위해, 단결정 실리콘 기판을 에칭하는 종래의 방법을 도시하고 있다.
도2에 있어서, 패드 SiO2막(220)은 단결정 실리콘 기판(201)의 주기판상에 형성된다. Si3N4막(221)은 SiO2막(220)상에 형성된다. 패터닝된 레지스트막(204)은 Si3N4막(221)의 상부에 형성된다. 레지스트막(204)은 소정의 트렌치의 패턴에 대응하는 개구부(222)를 구비한다.
단결정 실리콘 기판(201)을 패터닝하는 종래의 플라즈마-증강 에칭방법에 있어서, 도1a 및 도2b의 종래 기술에 따른 플라즈마-증강 에칭방법에서 사용된 것과 같은 동일한 혼합가스가 에칭가스로 사용 되어, 기판(201)에 트렌치(223)를 형성한다. 이 경우에, 상기 Si3N4막(221) 및 SiO2막(220)은 실리콘 기판이 에칭되기 전에 에칭될 필요가 있으므로, 단결정 실리콘 기판(201)에 대한 레지스트막(204)의 에칭선택비가 만족스럽게 달성되지 않는다. 결과적으로, 도2b에 도시된 바와같이, 상기 에칭공정 이후에, 트렌치(223)는 빗각 에칭 쇼울더부(223a)가 형성되는 문제점이 존재한다. 상기 문제는 아이솔레이션 영역의 폭을 증가시키며 활성 영역을 협소하게 하여, 그에 따라 소요의 디바이스의 제조를 곤란하게 한다.
따라서, 본 발명의 목적은 재료에서 빗각 에칭 쇼울더부를 형성하지 않고, 레지스트 마스크를 사용하여 실리콘계 재료의 선택적인 에칭을 가능케 하는 실리콘계 재료를 에칭하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 에칭되는 실리콘계 재료에 대한 레지스트 마스크의 에칭선택비를 개선하는 실리콘계 재료를 에칭하는 방법을 제공하는 것이다.
특별히 언급되지 않은 다른 목적과 더불어, 상기 목적은 하기의 기술로 부터 본 분야의 당업자에게는 명확해질 것이다.
본 발명에 의한 실리콘계 재료를 에칭하는 방법은 이하의 제1단계에서 제3단계로 구성된다.
제1단계에서는, 에칭되는 실리콘계 재료가 준비되거나 제공된다.
제2단계에서는, 소정 패턴을 구비한 레지스트 마스크가 실리콘계 재료상에형성된다.
제3단계에서는, 실리콘계 재료가 레지스트 마스크 및 에칭가스를 사용하여 플라즈마-증강 에칭 공정에 의해 선택적으로 에칭된다. 상기 에칭가스는 C12, HBr 및 CHF3의 혼합 가스이다.
O2는 상기의 C12, HBr 및 CHF3의 혼합 가스에 추가된다.
본 발명에 의한 실리콘계 재료를 에칭하는 방법에 있어서, C12, HBr 및 CHF3의 혼합가스는 제3단계에서의 에칭가스로서 사용된다. 상기 혼합가스중의 CHF3는 에칭공정에서 레지스트 마스크상에 약간 증착하는 증착가스로서 소용이 되어, CHF3가 포함되지 않은 경우와 비교하여 레지스트 마스크의 에칭속도를 감소시킨다. 따라서, 에칭되는 실리콘계 재료에 대한 레지스트 마스크의 에칭선택비가 개선된다.
결과적으로, 레지스트 마스크는 에칭공정에서 에칭되기가 곤란하고, 따라서 재료의 빗각 에칭 쇼울더부가 형성됨이 없이, 실리콘계 재료가 선택적으로 에칭 가능하다.
실리콘계 재료라는 것은 주성분으로서 실리콘을 포함하는 도핑 및 비도핑된 반도체 재료를 의미한다. 예컨데, 단결정 실리콘, 폴리실리콘, 무정형 실리콘이 포함된다. 단결정 실리콘, 폴리실리콘 또는 무정형 실리콘은 P, As 및 B와 같은 불순물을 포함한다.
상기 레지스트 마스크는 범용의 포토레지스트 재료와 화학 증폭형 레지스트 재료와 같은 레지스트 재료로 구성된다.
본 발명에 의한 방법에 따른 선택 실시예에서, 제3단계에서, CHF3, Cl2및 HBr의 혼합가스(예컨데, CHF3+ HBr + Cl2)의 유동속도에 대한 CHF3의 유동속도의 비는 10 내지 30 vol%의 범위 이내이다. 상기 범위에서, 레지스트 마스크에 대한 실리콘계 재료의 만족스러운 에칭 선택비는 확실히 실현된다.
본 발명에 의한 방법에 따른 선택 실시예에서, 제3단계에서 사용되는 플라즈마-증강 에칭 공정은 RIE(Reactive Ion Etching), ICP(Inductive Coupled Plasma) 및 ECR(Electron Cyclotron Resonance) 플라즈마 공정중의 한 공정에 의해 실행된다. 그러나, 다른 플라즈마 에칭공정도 본 발명에 따른 방법에 적용 가능하다.
도1a 및 도1b는 스토리지 커패시터의 하부전극에 사용되는 폴리실리콘막을 에칭하는 종래 기술에 의한 방법을 각각 도시한 횡단면도.
도2는 얕은 아이솔레이션 구조를 형성하기 위해 단결정 실리콘 기판을 에칭하는 종래 기술에 의한 방법을 도시한 횡단면도.
도3a 내지 도3c는 스토리지 커패시터의 하부전극에 각각 사용되는 본 발명에 의한 제1실시예에 따른 폴리실리콘막을 에칭하는 방법을 각각 도시한 횡단면도.
도4는 제1실시예에 따른 방법에 사용되는 플라즈마-증강 에칭장치를 도시한 개략도.
도5는 제1실시예에 따른 방법에 의해 얻어진, CHF3/(CHF3+ CL2+ HBr)의 유동속도비와 레지스트 마스크에 대한 폴리실리콘막의 에칭 선택비의 관계를 도시한 그래프.
도6은 제1실시예에 따른 방법에 의해 얻어진, CHF3/(CHF3+CL2+HBr)의 유동속도비와, 레지스트 마스크에 대한 폴리실리콘막의 에칭 선택비의 관계를 도시한 그래프.
도7a 및 7b는 얕은 트렌치 아이솔레이션 구조를 형성하기 위해 각각 사용되는, 본 발명의 제2실시예에 따른 단결정 실리콘 기판을 에칭하는 방법을 도시한 횡단면도.
<도면의 주요부에 대한 간단한 설명>
1 : 단결정 실리콘 기판 2 : 산화막
3 : 도전성 플러그 4 : 레지스트 마스크
4a : 마스크(4)의 빗각 에칭 쇼울더부
4b : 마스크(4)의 수직면
5 : 필드산화막 6 : MOSFET
7 : 층간절연막 8 : 컨택트홀
9 : 폴리실리콘막 10 : 샤워헤드
11 : 배기구 12 : 스테이지
13 : 하부전극 14 : 에칭 샘플
15 : 상부전극 16 : 챔버
17,18 : 전원 19: 모듈레이터
20 : SiO2막 21 : Si3N4막
22 : 개구부 23 : 트렌치
26 : 관통홀 30 : 활성이온
31 : 에칭가스 32 : 배기가스
201 : 단결정 실리콘 기판 204 : 레지스트막
220 : 패드 산화막 221 : Si3N4막
222 : 개구부 223 : 트렌치
223a : 빗각 에칭 쇼울더부
이제, 본 발명이 용이하게 실행되기 위해서, 첨부된 도면과 관련하여 이하에서 기술될 것이다.
본 발명의 선택 실시예는 첨부된 도면을 언급하면서 이하에서 상세히 기술될 것이다.
< 제1실시예 >
본 발명에 의한 제1실시예에 따른 실리콘계 재료를 에칭하는 방법은 도3a 내지 도3c와 관련하여 이하에서 기술될 것이다.
도3a에서 도시된 바와같이, 필드산화막(5)은 단결정 실리콘 기판(1)의 주표면상에 형성되어, 활성영역을 정의한다. 산화막(2)은 활성영역내의 기판(1)의 주표면상에 형성된다. MOSFET(6)는 활성영역내의 산화막(2)상에 형성된다. 층간절연막(7)은 산화막(2)상에 형성되어, 기판(1)의 전면을 피복하고, 그에따라 상기 MOSFET(6)를 피복한다. 컨택트홀(8)은 층간절연막(7) 및 산화막(2)을 수직으로 관통하도록 형성되어, 활성영역내에서 기판(1)의 표면을 노출시킨다. 컨택트홀(8)은 도전성 콘택트 플러그(3)로 채워진다. 상기 플러그(3)의 하부는 기판(1)과 접촉한다.
그 후, 두께가 600nm 내지 800nm인 두터운 폴리실리콘막(9)이 CVD 공정에 의해 층간절연막(7)상에 형성된다. 상기 폴리실리콘 막(9)은 상기 플러그(3)의 상부와 접촉한다.
패터닝된 레지스트 마스크(4)는 그 후, 폴리실리콘막(9)상에 형성된다. 상기 단계의 상태는 도3a에 도시되어 있다.
두터운 폴리실리콘막(9)은, 레지스트 마스크(4)를 사용하여 드라이 에칭공정에 의해 DRAM의 스토리지 커패시터의 하부전극에 대응하는 소정 패턴을 갖도록 패터닝 된다. 상기 에칭공정은 도4에 도시된 2주파 RIE(Reactive Ion Etching)장치를 사용하여 실행된다.
도4에 도시된 바와같이, 상기 RIE 장치는 에칭챔버(16), 상기 에칭챔버(16)에 고정된 스테이지(12), 상기 챔버(16)의 상기 스테이지(12) 하부에 제공된 하부전극(13), 상기 챔버(16)의 상부에 제공된 상부전극(15)으로 구성되어 있다. 상부전극(15)은 챔버(16)내에서 하부전극(13)과 대향한다. 도3a에 도시된 층상 구조의 기판(1)은 에칭 샘플(14)로서 스테이지(12)상에 놓여진다. RF(Radio Frequency)전원(18)은 RF 전압을 상부전극(15)에 공급하고, 동시에, RF전원(17)은 다른 RF 전압을 하부전극(13)에 공급한다. 전원(17 및 18)은 챔버(16)의 외부에서 제공된다. 모듈레이터(19)는 상기 두 RF 전압의 위상차를 제어하는데 소용된다.
에칭가스(31)는 샤워헤드(10)를 통해 챔버(16)의 내부에 제공된다. 전극(13 및 15)으로 인가된 RF전압에 의하여, 내부로 도입된 에칭가스(31)는 이온화되어, 전극(13 및 15)사이의 공간에서 플라즈마를 발생하고, 그 결과, 활성이온(30)이 된다. 상기 플라즈마의 밀도는 예컨데, 1010내지 1011cm-3이다 . 상기 에칭 샘플(14)은 활성이온(30)의 에칭작용에 의해 에칭이 된다. 상기 에칭가스(31)와, 상기 샘플(14)의 에칭공정에 의해 발생된 다른 가스는, 챔버(16)의 배기구(11)를 통해 배기가스(32)로서 외부로 배기된다.
도 3b로 되돌아 가서, 도3a에서 도시된 층상구조의 기판(1)은 에칭 샘플(14)로서 도4에 도시된 RIE장치의 스테이지(12)상에 놓여진다. 두터운 폴리실리콘막(9)은 패터닝된 레지스트 마스크(4)를 사용하여 활성이온(30)에 의해 선택적으로 에칭된다. 여기서, 에칭가스(31)로는, C12, HBr 및 CHF3의 혼합가스가 사용된다. 상기 구성가스(예컨데, C12, HBr 및 CHF3)들의 유동속도는 C12는 150sccm(Standard Cubic Centimeter), HBr은 450sccm, CHF3는 100sccm로 설정된다. 챔버(16)의 압력은 100mTorr로 설정된다. 상기 상부 및 하부전극 (15 및 13)에 인가된 상기 RF 전원은각각 500W 및 300W로 설정된다.
폴리실리콘막(9)에 대한 선택적 에칭공정은, 동일한 에칭조건하에서 소정의 종점검출이 행하여진 후, 예컨데, 층간절연막(7)이 폴리실리콘막(9)으로부터 노출된 후에도 소정의 시간동안 지속되고, 따라서, 폴리실리콘막(9)을 오버에칭 한다. 오버에칭 시간은 상기막(9)의 표준 에칭시간의 20 내지 50%로 설정된다. 결과적으로, 상기 막(9)은 레지스트 마스크(4)의 패턴에 따라 소정의 패턴을 갖도록 에칭되어, 도3c에서 도시한 바와같이, 스토리지 커패시터의 하부전극을 형성한다.
참조번호(4a)는 마스크(4)의 빗각 에칭 쇼울더부를 나타내고, 참조번호(4b)는 마스크(4)의 수직면을 나타낸다. 도3c에서 도시된 바와같이, 폴리실리콘막(9)을 에칭한 결과인, 예컨데, 커패시터의 하부전극에서는 빗각 에칭 쇼울더부가 생성되지 않는다.
상기에서 기술한 바와같이, 제1실시예에 따른 방법에 있어서, C12, HBr 및 CHF3의 혼합가스가 두터운 폴리실리콘막(9)의 에칭공정에서 에칭가스로 사용되므로, CHF3이 레지스트 마스크(4)상에 증착하는 증착가스로서 사용되는 경우, 레지스트 마스크(4)의 에칭속도는 감소된다. 따라서, 폴리실리콘막(9)에 대한 레지스트 마스크(4)의 에칭 선택비가 개선된다. 결과적으로, 레지스트 마스크(4)는 에칭공정에서 에칭되는 것이 곤란하므로, 폴리실리콘막(9)은, 상기 막(9)의 빗각 에칭 쇼울더부의 생성됨이 없이, 레지스트 마스크(4)를 사용하여 선택적으로 에칭이 가능해 진다.
다음에, 폴리실리콘막(9)과 레지스트 마스크(4)의 에칭속도, 및 그에 따른 에칭선택비는 발명자가 실험하여 획득한 실험자료와 관련하여 이하에서 상세히 설명 되어진다.
도5는 [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비와, 폴리실리콘막(9) 및 레지스트 마스크(4)의 에칭속도와의 관계를 도시한다. 도6은 [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비와, 레지스트 마스크(4)에 대한 폴리실리콘막(9)의 에칭 선택도와의 관계를 도시한다. 도5와 도6은 제1실시예에 따른 방법으로 달성되었다.
도5의 곡선에서 알수 있듯이, CHF3의 공급의 증가(예컨데, CHF3에서 발생된 플루오라인 래디칼 양의 증가)로 인한, [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비가 0 에서 10 vol% 까지 증가되는 경우, 폴리실리콘막(9)의 에칭속도는, 점차 증가한다. 그러나, [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비가 10 에서 30 vol%까지 더욱 증가되는 경우, 폴리실리콘막(9)의 에칭속도는, 상기 막(9)상의 플루오로카본의 증착에 기인하여 점차 감소한다. [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비가 30 vol% 이상이 되는 경우, 플루오로카본의 증착의 증가로 인해 폴리실리콘막(9)의 에칭속도는, 급격히 감소한다.
한편, 도5의 곡선(B)로부터 알 수 있듯이, [CHF3/(CHF3+ CL2+ HBr)]의 유동속도비가 0 에서 30 vol%까지 증가하는 동안, 레지스트 마스크(4)의 에칭속도는 계속 점차 감소한다. 상기는 레지스트 마스크(4)의 에칭속도는 CHF3로 부터 발생된 플루오라인 래디칼에 의해 영향을 받지 않기 때문이다.
결과적으로, 도6에서 도시된 바와같이, 레지스트 마스크(4)에 대한 폴리실리콘막(9)의 에칭 선택비는, [CHF3/(CHF3+ HBr + CL2)]의 유동속도비가 10 에서 30 vol% 이내의 범위에 있는 경우에, 최대로 된다. 따라서, 레지스트 마스크(4)에 대한 폴리실리콘막(9)의 에칭 선택비는, [CHF3/(CHF3+ HBr + CL2)]의 유동속도가 10 에서 30 vol% 이내의 범위에 있는 조건하에서 만족된다는 것을 알 수있다.
<제2실시예>
본 발명에 의한 제2실시예에 따른 실리콘계 재료를 에칭하는 방법이 도7a 및 도 7b와 관련하여 이하에서 설명될 것이다. 상기 실시예에서, 본 발명은 얕은 트렌치 아이솔레이션 구조를 형성하기 위하여 단결정 실리콘 기판의 에칭에 적용된다.
도7a 및 7b에 도시된 바와같이, 두께가 15nm인 패드 SiO2막(20)은 단결정 실리콘 기판(1)의 주표면상에 형성된다. 두께가 150nm인 Si3N4막(21)은 상기 패드산화막(20)상에 형성된다. 패터닝된 레지스트막(4)은 상기 Si3N4막(21)상에 형성된다. 상기 레지스트막(4)은 소요의 트렌치의 패턴에 대응하는 개구부(22)를 구비한다.
도4에서 도시된 제1실시예에서 사용된 바와같은 동일한 RIE 장치를 사용하여, 패드 SiO2막(20) 및 Si3N4막(21)은 제1실시예의 조건과 동일한 에칭 조건하에서 선택적으로 에칭되어, 막(20 및 21)을 통하여 관통홀(26)을 형성한다. 그 이후, 단결정 실리콘 기판(1)은 에칭조건의 변화가 없이, 동일한 레지스트 마스크(4)를 사용하여 선택적으로 에칭되고, 그에따라 도7b에서 도시된 바와같이 깊이가 600nm인 기판(1)의 트렌치(23)를 형성한다.
제2실시에에 따른 방법에 있어서, 제1실시예에서 도시된 바와같은 동일한 이유로 인해, 기판(1)의 트렌치(23)는, 상기 에칭공정 이후에, 빗각 에칭 쇼울더부를 갖지 않는다. 따라서, 트렌치(23)의 폭, 즉, 아이솔레이션 영역의 폭은 증가하지 않아, 소요의 장치 제조를 가능하게 한다.
상기에서 기술된 제1 및 제2실시예에 있어서, 본 발명에 의한 방법은 단결정 실리콘 기판과 폴리실리콘 막을 각각 에칭하는데 적용된다. 그러나 본 발명에 의한 방법은 무정형 실리콘막과 같은 다른 실리콘계 재료도 가능하다.
본 발명의 양호한 실시형식이 기술되었지만, 구체적인 구성은 이 실시형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계변경 등이 있다.
본 발명에 의하면, 종래의 에칭가스 이외에, CHF3를 첨가한 조건으로 에칭을 하므로, CHF3가스에 의해 레지스트막의 에칭을 방해하는 증착가스로서의 작용을 하여, 종래 조건보다 레지스트막의 에칭 레이트가 저하하여, 폴리실리콘에 대한 레지스트막의 에칭 선택비가 향상되어, 레지스트막의 에칭 후 잔막이 충분히 확보되어, 에칭 샘플인 폴리실리콘의 빗각 에칭 쇼울더부가 생기지 않는 효과가 있다.

Claims (12)

  1. 실리콘계 재료의 에칭방법에 있어서,
    에칭되는 실리콘계 재료를 준비하는 제1단계와,
    상기 실리콘계 재료상에 소정 패턴을 갖는 레지스트 마스크를 형성하는 제2단계와,
    상기 레지스트 마스크 및 에칭가스를 사용하여, 플라즈마-증강 에칭공정에 의해 상기 실리콘계 재료를 선택적으로 에칭하는 제3단계를 포함하는 것으로서,
    상기 에칭가스는 C12, HBr 및 CHF3의 혼합가스인 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  2. 제1항에 있어서, 상기 혼합가스는, CHF3, HBr 및 CL2의 혼합가스의 유동속도에 대한 CHF3의 유동속도비가 10 에서 30 vol% 범위 이내로 되는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  3. 제1항에 있어서, 상기 제3단계에서 사용되는 상기 플라즈마-증강 에칭공정은 RIE(Reactive Ion Etching), ICP(Inductive Coupled Plasma) 및 ECR(Electron Cyclotron Resonance) 플라즈마 공정중의 어느 한 공정에 의해 실시되는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  4. 제1항에 있어서, CHF3는 상기 제3단계에서 증착가스로서 사용되는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  5. 제1항에 있어서, 상기 실리콘계 재료는 두께가 대략 600nm 이상인 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  6. 실리콘계 재료의 에칭방법에 있어서,
    반도체 기판상에 MOSFET를 형성하는 단계와,
    상기 기판상에 층간절연막을 형성하여 상기 MOSFET를 피복하는 단계와,
    상기 층간절연막상에 실리콘계 재료를 형성하는 단계와,
    상기 실리콘계 재료막상에 소정의 패턴을 갖는 레지스트 마스크를 형성하는 단계와,
    상기 레지스트 마스크 및 에칭가스를 사용하여 플라즈마-증강 에칭방법에 의해 상기 실리콘계 재료막을 선택적으로 에칭하여, 상기 MOSFET에 전기적으로 접촉된 커패시터의 하부전극을 형성하는 단계를 포함하는 것으로서,
    상기 에칭가스는 CHF3, HBr 및 CL2의 혼합가스 인것을 특징으로 하는 실리콘계 재료의 에칭방법.
  7. 상기 제6항에 있어서, 상기 혼합가스는 CHF3, HBr 및 CL2의 혼합가스의 유동속도에 대한 CHF3의 유동속도비가 10 에서 30 vol% 범위 이내에 있는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  8. 제6항에 있어서, 상기 실리콘계 재료막은 두께가 대략 600nm이상인 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  9. 실리콘계 재료의 에칭방법에 있어서,
    단결정 기판의 주표면상에 직간접적으로 소정의 패턴을 갖는 레지스트 마스크를 형성하는 단계와,
    상기 레지스트 마스크 및 에칭가스를 사용하여 플라즈마-증강 에칭방법에 의해 상기 주표면을 통하여 상기 기판을 선택적으로 에칭하고, 트렌치 아이솔레이션 구조를 형성하기 위해 기판에 트렌치를 형성하는 단계를 포함하는 것으로서,
    상기 에칭가스는 CHF3, HBr 및 CL2의 혼합가스인 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  10. 제9항에 있어서, 부가된 절연막은 상기 기판의 상기 주표면상에 형성되고, 상기 레지스트 마스크는 상기 부가된 절연막상에 형성되는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  11. 제9항에 있어서, 상기 혼합가스는 CHF3, HBr 및 Cl2의 혼합가스의 유동속도에 대한 CHF3의 유동속도비가 10 에서 30 vol% 범위 이내에 있는 것을 특징으로 하는 실리콘계 재료의 에칭방법.
  12. 제9항에 있어서, 상기 트렌치는 깊이가 대략 600nm인 것을 특징으로 하는 실리콘계 재료의 에칭방법.
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