KR20010030388A - 반도체 장치의 캐패시터 전극 제조 방법 - Google Patents

반도체 장치의 캐패시터 전극 제조 방법 Download PDF

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KR20010030388A
KR20010030388A KR1020000054124A KR20000054124A KR20010030388A KR 20010030388 A KR20010030388 A KR 20010030388A KR 1020000054124 A KR1020000054124 A KR 1020000054124A KR 20000054124 A KR20000054124 A KR 20000054124A KR 20010030388 A KR20010030388 A KR 20010030388A
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카펜터크레이그이.
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 장치의 실질적인 단 하나의 반도체층에 대한 제어된 반응성 에칭을 통해 반도체 장치의 할로우-실린더 전극 구도물을 구비하는 캐패시터를 형성하는 방법이 제공된다. 일 실시예에서, 이 장치는 다이내믹 랜덤 액세스 메모리(DRAM)이다. 다른 실시예에서, 이 장치는 마이크로프로세서이다.

Description

반도체 장치의 캐패시터 전극 제조 방법{MANUFACTURING A CAPACITOR ELECTRODE IN A SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치에 관한 것이다.
도면들, 특히 도 1의 (e)를 참조하면, 반도체 장치 저장 캐패시터 구조물(100)이 도시되어 있다. 본 기술 분야의 숙련된 기술자들은, 반도체 장치 저장 캐패시터 구조물(100)이 금속 산화 반도체(MOS) 트랜지스터 및 저장 캐패시터로 이루어진 것과 같은 DRAM셀(도시되지 않음)이나, 마이크로프로세서(도시되지 않음)의 일부분으로서 종종 이용되는 것임을 알 것이다.
반도체 장치의 저장 캐패시터를 형성하는 데에 이용되던 종래 기술은 몇몇 가지의 개별적인 제조 공구를 필요로 한다. "제조 공구(production tool)"는 반도체 장치의 제조공정동안 반도체 웨이퍼 상에 이루어지는 일련의 관련 동작들을 수행하는 독립형 기기들을 나타내는 데에 이용되는 기술 용어이다. 본 기술 분야의 숙련된 기술자들은 각각의 제조 공구가 한정적인 수의 제조 단계들만을 수행함을 알 것이다.
도 1의 (a)는 전형적으로 제1 제조 공구를 이용하여 제조된 구조물을 나타낸다. 도 1의 (a)에 도시된 바와 같이, 실리콘 기판(도시되지 않음) 상에는, 공지된 기술을 통하여, 필드 산화 절연 영역(104), 게이트 절연막(도시되지 않음), 게이트 전극(106) 및 상기 게이트 전극(106)을 덮는 절연 재료(102)로 이루어진 층(101)이 적층되어 있다. 여기에서, 실리콘은 인이 인-시츄 도핑된 폴리실리콘(In Situ phosphorous doped polysilicon), 인이 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘 및 아몰퍼스 실리콘으로 정의된다. 본 명세서에서의 실리콘은 이들 재료들 모두를 의미한다.
도 1의 (b)는 도 1의 (a)의 구조물을 수정하기 위해 제2, 제3, 제4 및 제5의 제조 공구를 순차적으로 이용하여 형성한 구조물을 도시하고 있다. 도 1의 (b)에는, 절연 재료(102)로 이루어진 층(101) 상에 포토레지스트막(109)의 층(107)을 적층한 구조물이 도시되어 있다. 콘택트홀(110)이 형성되어, 포토레지스트막(109)의 층(107) 및 절연 재료(102)의 층(101)을 통해 연장됨이 도시되어 있다. 포토리소그래피 마스킹(이하 '마스킹'으로 칭함) 및 반응성 이온 에칭(이하 '플라즈마 에칭'으로 칭함)을 이용하여, 본 기술 분야에 공지되어 있는 방식으로 콘택트홀(110)을 형성한다. 콘택트홀(110)은 아래에서 설명되는 것과 같은 메모리 셀과의 전기적 콘택트를 형성하는 데에 이용될 수 있다.
도 1의 (c)는 도 1의 (b)의 구조물을 수정하기 위해 제6, 제7, 제8, 제9 및 제10의 제조 공구를 순차적으로 이용하여 형성한 구조물을 도시하고 있다. 도 1의 (c)에 도시되어 있는 바와 같이, 포토레지스트막(109)의 층(107)이 제거되고, 실리콘(114)의 층(113)이 절연 재료(102)의 층(101) 상에 형성되며, 원하는 형태의 마스크(116)가 포토레지스트막(109)으로부터 형성된다. 전형적으로, 화학적 기상 증착법(이하, CVD로 칭함)을 이용하여, 본 기술 분야에 공지된 방식으로 실리콘(114)의 추가층(113)을 형성한다. 원하는 형태의 마스크(116)는 본 기술 분야에 공지되어 있는 방식으로 실리콘(114)의 추가층(113) 상에 형성된다.
도 1의 (d)는 도 1의 (c)에 도시된 구조물을 수정하기 위해 제11 및 제12의 제조 공구를 이용하여 형성한 구조물을 도시하고 있다. 도 1의 (d)는 실리콘(114)으로 이루어진 저장 캐패시터 솔리드-실린더(solid-sylinder) 전극(118)을 도시하고 있다. 저장 캐패시터 솔리드-실린더 전극(118)은, 본 기술 분야에 공지되어 있는 방식의 플라즈마 에칭을 통해 실리콘막 상에 형성된다. 실리콘(114)으로 이루어진 솔리드-실린더 전극(118)의 형성시, 포토레지스트 재료(109)로 이루어진 원하는 형태의 마스크(116)는 제거됨에 유의한다.
도 1의 (e)는 도 1의 (d)에 도시된 구조물을 수정하기 위해 제13, 제14 및 제15 제조 공구를 순차적으로 이용하여 형성한 구조물을 도시하고 있다. 도 1의 (e)는, 현재 구조물의 표면 전체에 절연막(120)이 형성되고, 실리콘(114)으로 이루어진 후속의 층(121)이 절연막(120) 상에 형성된 캐패시터 구조물(100)을 도시하고 있다. 후속적으로 형성된 실리콘(114)의 층(121)은 이미 형성되어 있는 솔리드-실린더 캐패시터 전극(118)에 대한 대향 전극의 역할을 하며, 이와 같이 하여 캐패시터 구조물(100)이 완성된다.
캐패시터 구조물(100)은 매우 유용한 것으로 증명되어 있지만, 본 기술 분야의 숙련된 기술자들은 캐패시터 구조물(100)이 몇가지 단점을 가지고 있음을 알 것이다. 예를 들어, 저장 캐패시터 구조물(100)을 대용량화하기 위해서는, 대향 전극들 중 적어도 하나의 표면적이 증가되어야만 한다. 집적 회로 내의 종래의 메모리셀 구조물 (캐패시터 구조물(100)의 전형적인 응용)에서, 표면적의 증가는 솔리드-실린더 캐패시터 전극(118)의 높이 증가(예를 들어, 도 1의 (d)에 도시된 같은 높이 'h'의 증가)에 의해 성취된다. 본 기술 분야의 숙련된 기술자들은, 전형적인 반도체 장치 내의 공간적인 제약으로 인해 전극의 길이 및/또는 폭을 증가시키는 것이 비현실적이기 때문에, 전극의 길이 및/또는 폭 대신에 높이가 증가 변수로 되어야함을 알 것이다. 또 다른 단점은, 전극 높이가 증가됨에 따라, 플라즈마 에칭을 통해 허용가능한 전극 프로필을 얻는 것이 더 어려워지며, 전극의 높이가 증가하면 후속의 층 및 공정에 대해 심한 토포그래피(topography)가 발생하기 때문에, 전극 높이의 증가가 제한된다는 것이다. 이러한 심한 토포그래피는 후속의 층에 대한 포토리소그래피 마스킹 및 플라스마 에칭에서 문제점을 유발한다. (반도체 분야에서의 토포그래피는 웨이퍼 표면 상의 고점과 저점 간의 높이차로서 정의될 수 있다. 높이차는 가능한한 작게 유지되는 것이 바람직하다. 심한 토포그래피는 큰 높이차로서 정의된다.)
캐패시터 구조물(100)과 관련된 상기의 단점들을 방지하기 위한 노력에서, 상술한 것과 같은 솔리드-실린더 전극(118)의 하부 전극 높이를 증가시키는 것 이외의 방법에 의해 대향 캐패시터 전극들 사이의 표면적을 증가시키려는 시도가 이루어져 왔다. 주로, 반도체 장치 캐패시터 하부 전극의 형태를 도 2의 (f)에 도시된 할로우-실린더(hollow-cylinder) 캐패시터 구조물(200)의 형태로 변화시키려는 시도가 이루어졌다. 반도체 장치 할로우-실린더 캐패시터 구조물(200)을 형성하는 데에 이용되는 종래의 기술은 수개의 제조 공구를 이용할 필요가 있다.
도 2의 (a)는 전형적으로 제1 제조 공구를 이용하여 제조된 구조물을 도시하고 있다. 도 2의 (a)에는, CVD 기술을 이용하여, 실리콘(114)의 중간층(206)이 형성되어 있는, 산화물(205)로 이루어진 2개의 층(202 및 204)이 도시되어 있다. 포토레지스트막(109)으로 이루어진 마스크(208)가 산화물(205)의 층(202) 상에 적층되어 있음이 도시되어 있다.
도 2의 (b)는 제2 제조 공구를 이용하여 도 2의 (a)의 구조물을 수정한 구조물을 도시하고 있다. 도 2의 (a)에 도시된 구조물의 제조 후, 플라즈마 에칭 기술을 이용하여 도 2의 (b)에 도시된 것과 같은 원하는 형태의 산화물(205)로 이루어진 층(203)을 얻는다.
도 2의 (c)는 제3 제조 공구를 이용하여 도 2의 (b)의 구조물을 수정한 구조물을 도시하고 있다. 도 2의 (b)에 도시된 구조물의 제조 후, 포토레지스트막(109)으로 이루어진 마스크(208)가 제거되어 도 2의 (c)에 도시된 구조물(212)이 남게 된다.
도 2의 (d)는 제4 제조 공구를 이용하여 도 2의 (b)의 구조물을 수정한 구조물을 도시하고 있다. 도 2의 (c)에 도시된 구조물의 제조 후, CVD 기술을 이용하여 도 2의 (c)에 도시된 구조물(212) 상에 실리콘(114)으로 이루어진 추가의 층(214)을 형성함으로써, 도 2의 (d)에 도시된 구조물(216)을 형성한다.
도 2의 (e)는 제5 제조 공구를 이용하여 도 2의 (d)의 구조물을 수정한 구조물을 도시하고 있다. 도 2의 (d)에 도시된 구조물의 제조 후, 도 2의 (d)에 도시된 구조물(216)은, 실리콘(114)으로 이루어진 층(214)의 평탄부를 이방성 에칭하는 플라즈마 에칭에 노출되어, 에칭되지 않은 실리콘(114)의 수직 구조물(218)이 남게 되고, 도 2의 (e)에 도시된 구조물(220)이 형성된다. 이러한 에칭 공정은 이하에서 '에치백' 공정으로 칭한다.
도 2의 (f)는 제6 제조 공구를 이용하여 도 2의 (e)의 구조물을 수정한 구조물을 도시하고 있다. 도 2의 (e)에 도시된 구조물의 제조 후, 도 2의 (e)에 도시된 구조물(220)이 플라즈마 에칭에 다시 노출되어, 실리콘 수직 구역(222)(도 2의 (e) 참고) 사이에 존재하는 산화물 부분이 제거된다. 도 2의 (f)는 플라즈마 에칭의 결과인 반도체 할로우-실린더 캐패시터 전극 구조물(200)을 도시하고 있다.
도시되어 있지는 않지만 본 기술 분야에서 알 수 있듯이, 제7 제조 공구를 이용하여, 도 1의 (e)와 관련해 설명된 것과 실질적으로 유사한 방식으로 절연막 및 추가의 실리콘층을 이용하여 할로우-실린더 캐패시터 전극 구조물(200)로부터 캐패시터(도시되지 않음)를 형성할 수 있다.
할로우-실린더 캐패시터 전극 구조물(200)은 캐패시터 구조물(100)에 비해서는 이점을 갖지만, 단점도 갖고 있다. 예를 들어, 종래의 방법(도 1의 (a) 내지 (e)를 참조하여 설명한 것)은 1회의 플라즈마 에칭 단계를 이용하여 하부 전극 형태를 달성하지만, 대안적인 방법(도 1의 (a) 내지 (e)를 참조하여 설명한 것)은 종래의 방법에 더해 수 회의 플라즈마 에칭 단계 및 수 회의 CVD 단계를 필요로 한다. 이러한 추가의 단계들로 인해 공정 단계와 관련된 비용이 추가되기 때문에, 이 대안적인 방법은 바람직하지 못하게 된다. 따라서, 물리적인 구조의 관점으로부터 볼 때는, 할로우-캐패시터 전극 구조물(200)은 표면적을 더 넓게 하여 저장 용량도 높게 하기 때문에, 할로우-캐패시터 전극 구조물(200)로 구성된 캐패시터가 바람직하지만, 제조 공정의 복잡성과 제조 비용의 관점으로부터 보면, 솔리드-실린더 전극 구조물(118)로 구성된 캐패시터가 더 바람직하다.
따라서, 종래 기술에서는, 솔리드-실린더 캐패시터 전극 구조물(118)에 비해 제조 비용이나 공정의 복잡성을 증가시키지 않고서도 할로우-실린더 캐패시터 전극 구조물(200)을 제조할 수 있게 하는 방법을 제공할 필요가 있음이 명백하다.
솔리드-실린더 캐패시터 전극 구조물(118)에 비해, 제조 비용이나 공정의 복잡성을 증가시키지 않고 할로우-실린더 캐패시터 전극 구조물(200)을 제조할 수 있게 하는 방법이 개발되었다. 이 방법은, 반도체 장치의 실질적인 단 하나의 반도체층에 대한 제어된 반응성 에칭을 통해, 반도체 장치 내에 할로우-실린더 전극 구조물을 갖는 캐패시터를 형성할 수 있게 한다. 일 실시예에서, 반도체 장치는 다이내믹 랜덤 액세스 메모리 구조물이다. 다른 실시예에서, 반도체 장치는 마이크로프로세서이다.
상기의 내용은 요약이기 때문에, 세부 사항에 대해 단순화, 일반화 및 생략된 내용만을 포함할 수 밖에 없다. 따라서, 본 기술 분야의 숙련된 기술자들은 상기 요약이 단지 설명을 위한 것이며 한정을 위한 것이 아님을 알 것이다. 특허 청구 범위에 의해서만 정의되는 본 발명의 다른 양태, 특징 및 이점들은 하기의 상세한 설명을 숙지함으로써 명백해질 것이다.
도 1은 관련 기술의 캐패시터 전극 구조물을 제조하는 제1 방법을 나타내는 도면.
도 2는 관련 기술의 대안적인 캐패시터 전극 구조물을 제조하는 제2 방법을 나타내는 도면.
도 3은 대안적인 캐패시터 구조물을 제조하는 제3 방법을 나타내는 도면.
도 4는 도 3에서 논의된 제조 방법의 제어와 관련하여 가능한 캐패시터 전극 구조물들을 도시하는 도면.
도 5는 전자기 에너지(플라즈마 강도)와 반응성 이온 에칭 시간의 관계를 나타내는 것으로서, 반도체 장치의 에칭을 정확하게 제어하는 데에 이용되어 도 3에 도시된 제3 제조 방법이 효율적으로 이용될 수 있게 하는 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
109 : 포토레지스트막
114 : 실리콘
200 : 캐패시터 전극 구조물
205 : 절연 재료
300 : 콘택트홀
309 : 내부 영역
316 : 마스크 영역
320 : 외부 영역
도면들, 특히 도 3의 (a) 내지 (e)를 참조하여, 몇개의 제조 공구만을 이용하여 반도체 장치 내에 할로우-실린더 캐패시터 전극 구조물(200)을 형성할 수 있는 공정을 설명한다.
도 3을 참조하여, 제1 제조 공구를 이용하여 제조되는 다양한 구조물들이 설명된다. 도 3의 (a)에 도시되어 있는 바와 같이, 콘택트홀(300)은 절연 재료(205) (예를 들어, 붕소-인 실리콘 글래스 또는 유사한 재료)의 층(302) 내에 형성되고, 그 위에는 콘택트홀(300)이 실리콘(114)으로 채워지도록 실리콘(114)의 층(304)이 적층된다. 실리콘(114)의 층(304)은 0.25 내지 1.0 마이크론의 두께를 갖도록 적층된다. 실리콘(114)으로 채워진 콘택트홀(300)은 후속하여 적층되는 실리콘(도시되지 않음)과 함께, 본 기술 분야에 공지된 방법들을 통해 반도체 장치(도시되지 않음)의 하부 액티브 영역(도시되지 않음)과의 전기적 콘택트를 만드는 데에 이용될 수 있다. 실리콘(114)의 층(304)은 본 기술 분야에 공지되어 있는 화학적 기상 증착(CVD) 기술을 이용하여 적층된다.
도 3의 (a)에 도시되어 있는 바와 같이, 실리콘막(114)의 층(304) 상부의 영역은 본 기술 분야에 공지되어 있는 마스킹 기술을 이용하여 피착될 수 있는 포토레지스트막(109)의 층(308)을 갖는다. 포토레지스트막(109)의 층(308)은 절연 재료(205)의 층(302) 내의 콘택트홀(300) 상에 중심을 두며, 콘택트홀(300)보다 크기가 크다.
마스킹 공정에 후속하여 (즉, 마스크 영역(316)을 형성한 후), 도 3의 (a)에 도시된 구조물은 반응성 이온 에칭 환경에 노출된다 (반응성 이온 에칭 환경은, 도 4와 관련하여 논의되는 제어 처리에 의해 제어되는 것이 바람직함). 도 3의 (b) 내지 (d)는 도 3의 (a)에 도시된 구조물(350)이 반응성 이온 에칭에 노출됨에 따른 결과를 시간 순서에 따라 나타낸 "스냅샷"이다.
도 3의 (b) 하단은 반응성 이온 에칭 환경에 계속적으로 노출되어 포토레지스트막(109)의 층(308)이 제거된 내부 영역(309)을 나타내고 있다. 포토레지스트막(109)의 층(308)의 외부(320)와 포토레지스트막(109)의 층(108)의 내부(324)는 하기에 설명되는 것과 같은 이유로 인해 제거되지 않고 있다. 포토레지스트막(109)의 층(309)의 외부(320)와 내부(324) 영역이 제거되지 않음으로써, 마스크 영역(316)이 형성된다.
도 3의 (b) 상단에는 마스크 영역(316)의 상부를 위에서 내려다본 평면도가 도시되어 있다. 마스크(316)는 포토레지스트(109)의 층(308)의 내부 영역(309)을 둘러싸고, 실리콘(114)의 층(304)의 외부 영역(315)은 배제하고 있다.
다시 도 3의 (b) 하단을 참조하면, 실리콘(114)의 외부 영역이 마스크 영역(316)이나 포토레지스트막(109)의 내부 영역(309)에 의해 커버되지 않을 정도의 충분한 시간동안 구조물(350)을 반응성 이온 에칭에 노출시켜 형성한 구조물(352)은, 실질적으로 웨이퍼(도시되지 않음) 표면에 거의 수직인 방향으로 제거되어 있다. 도시되어 있는 바와 같이, 실리콘(114)이 남아있는 영역들은 포토레지스트가 배치되어 있던 영역들 (즉, 마스크 영역(316) 또는 내부 영역(309))이다. 본 기술 분야의 숙련된 기술자들이라면, 실리콘(114)과 절연 재료(205)의 하부층(302) 간의 재료 차이로 인해, 실리콘(114)의 제거 비율이 절연 재료(205)의 제거 비율보다 훨씬 크다는 것을 알 것이다. 따라서, 에칭은 절연 재료(205)의 하부층(302)에서 효과적으로 중단된다. 본 기술 분야의 숙련된 기술자들이라면, 수직 및 수평 방향에서 에칭 비율의 차이가 발생한다는 점에 있어서, 상기의 내용은 비등방성 에칭으로서 설명될 수 있음을 알 것이다. 본 기술 분야의 숙련된 기술자들이라면, 하기에 설명되는 것과 같은 이유로 인해, 포토레지스트막(109)의 외부(320)의 하부에 있는 실리콘(114)의 외부(322)에 대한 언더컷(undercut)은 실질적으로 발생하지 않음을 알 것이다.
도 3의 (c)는, 영역(309) 내의 모든 포토레지스트막(109)이 에칭되어 실리콘(114)의 하부 영역(326)이 노출되도록 하는 데에 충분한 시간동안, 구조물(352)을 반응성 이온 에칭 환경에 노출시켜 형성한 구조물(354)을 도시하고 있다. 본 기술 분야의 숙련된 기술자들이라면, 하기에 설명되는 것과 같은 이유로 인해, 포토레지스트막(109)의 내부(324)에 대한 언더컷은 실질적으로 발생하지 않음을 알 것이다.
도 3의 (d)는, 최적량의 실리콘(114)이 제거되는 데에 충분한 시간동안 (예를 들어, 베이스의 두께 tb가 할로우 실린더 전극(356)의 벽의 두께 tcw의 두께와 실질적으로 동일해지게 하는 시간동안), 구조물(354)을 반응성 이온 에칭 환경에 노출시켜 형성한 구조물(356)을 도시하고 있다. 경험적으로, 남아있는 실리콘 두께가 500 내지 1500Å의 범위일 때 반응성 이온 에칭을 중단해야만 하는 것으로 알려져 있다. 실리콘 벽(남아있는 포토레지스트 마스크에 의해 커버되어 있었기 때문에 제거되지 않은 실리콘 캐패시터 전극의 수직 구역)의 두께는 500 내지 1500Å의 범위 내에 있어야만 한다. 또한, 노출되는 실리콘과 실리콘 벽의 두께는 유사해야만 한다. 다시 도 3의 (d)를 보면, 포토레지스트 마스크(316)를 제거하지 않은 상태의, 이상적인 실리콘 캐패시터 전극 형태가 도시되어 있다.
도 3의 (e)는, 도 3의 (d)의 구조물(356)을 변형하기 위해, 제2 제조 공구를 이용하여 마스크 영역(316)에 남아있는 포토레지스트막을 제거한 구조물(358)을 도시하고 있다. 도 3의 (d)에 도시된 구조물(358)은 특정 비율의 황산 및 과산화물로 구성된 화학적 에칭조(etchant bath)에 노출된다. 상기 화학적 에칭조에서, 포토레지스트 및 폴리머가 구조물(356)로부터 제거되어, 도 3의 (e)에 도시된 것과 같은 원하는 할로우-실린더 구조물(358)의 실리콘 캐패시터 전극이 완성된다.
본 기술 분야의 숙련된 기술자들이라면, 상술한 것과 같은 반응성 이온 에칭은 일반적으로 도 3의 (a) 내지 (e)에 도시된 구조물을 갖는 실리콘 웨이퍼가 주어진 위치에 설치 또는 배치되어 있는 에칭 챔버(도시되지 않음) 내에서 수행됨을 알 것이다. 그 다음, 에칭 챔버(도시되지 않음)는 제어된 저압으로 배기된다. 그 다음, 특정한 에칭 기체(도시되지 않음)가 특정량만큼 배기된 환경으로 유입되어, 반응성 이온 에칭 환경을 형성한다. 그 다음, 챔버 내에 설치된 도전성 전극(도시되지 않음)에 고주파 전력을 인가함으로써, 반응성 이온(도시되지 않음)이 에침 챔버 내에 형성된다. 이러한 형성에 후속하여, 형성된 반응성 이온은, 도 3의 (a)에 도시된 구조물이 설치되어 있는 실리콘 웨이퍼의 표면에 거의 수직인 방향으로 충돌한다. 실리콘(114) 및 포토레지스트막(109)은 반응성 이온을 충돌시킴으로써 제거된다.
일 실시예에서, 특정한 하드웨어 구성은, Lam Research 4400 등의 용량 결합형 반응성 이온 에칭 시스템을 이용하는 것으로 설명될 수 있으며, 여기에서 전력은 100W 내지 400W, 전극 간격은 0.5㎝ 내지 1.0㎝, 압력은 100mT 내지 400mT이며, 20% 내지 40% 염소, 0% 내지 5% 브롬화수소, 50% 내지 70% 헬륨 및 0% 내지 5% 산소로 이루어진 전체 기체의 흐름은 300sccm 내지 500sccm이다. 이러한 환경은 많은 이점을 제공하며, 그러한 이점들 중 일부는 아래에서 설명될 것이다.
상기에서, 도 3의 (a) 내지 (e)와 관련하여 설명한 에칭은 이방성이며 언더컷은 거의 발생하지 않음을 설명하였다. 본 실시예에서, 반응성 이온 에칭동안 언더컷의 양은 에칭 기체 및 에칭 재료의 부산물로부터 기인하는 프로세스 폴리머의 형성에 의해 감소되기 때문에, 언더컷은 실질적으로 발생하지 않는다. 이러한 "부산물" 폴리머는 포토레지스트막(109)의 외부 수직 구역(320)에 부착된다. 부산물 폴리머는 외부 수직 구역(320)이 반응성 이온의 에칭에 의해 덜 제거되도록 하기 때문에, 이들 부산물 폴리머는 포토레지스트막(109)의 외부 수직 구역(320)을 보호한다. 또한, 포토레지스트막(109)의 외부 수직 구역(320)은 포토레지스트막(109)의 수직 구역(320) 하부에 있는 실리콘(114)의 외부 수직 구역(322)이 에칭되지 않게 하기 위한 "오버행(overhang)"의 기능을 한다.
포토레지스트막(109)의 내부 수직 영역(324) 상에도 유사한 "부산물" 폴리머가 형성된다. 포토레지스트막(109)은 포토레지스트(109)의 내부 영역(309)(즉, 마스크(316)보다 내측) 내에서 제거되기 때문에, 포토레지스트 마스크(316)에 의해 보호되지 않은 포토레지스트막(109)의 제거에 의해 생성되는 내부 수직 영역(324) 상에 부산물 폴리머가 형성된다. 최종적으로는, 포토레지스트막(109)의 내부 영역에 홀이 형성된다.
상기에서, 에칭량은 반응성 이온 환경에 대한 노출 시간에 의존하는 것으로 기술하였다. 도 4의 (a) 내지 (d)는 구조물을 반응성 이온 에칭에 노출시킨 시간의 양에 따라 달라지는 실리콘 캐패시터 전극 구조물들을 도시하고 있다. 특히, 도 4의 (b) 내지 도 4의 (c)는 반응성 이온 에칭을 정확하게 제어하지 못한 경우를 도시하고 있다.
도 4의 (a)는 도 3의 (d)에도 도시된 이상적인 상태를 도시하고 있다. 도시된 바와 같이, 실리콘 전극의 기저부(400)와 실리콘 전극 구조물의 벽(402)은 동일한 두께를 갖는다. 도 4의 (a)에서, 't'는 캐패시터 전극의 내부 영역(309)의 실리콘(114) 내에서의 에칭 깊이를 나타낸다. 도 4의 (b)는 이상적인 캐패시터 전극 구조물이 성취된 후에도 반응성 이온 에칭이 계속된 경우에 발생할 수 있는 결과를 도시하고 있다. 't'는 최대 에칭 깊이인 tmax이므로, 더 이상은 증가될 수 없다. 이러한 구조물을 갖는 반도체 장치(예를 들어 다이내믹 랜덤 액세스 메모리)는 기능하지 않을 것이다. 도 4의 (c)는 이상적인 캐패시터 전극 구조물이 성취되기 전에 반응성 이온 에칭이 중단된 경우에 발생할 수 있는 결과를 도시하고 있다. 도시된 바와 같이, 't'는 매우 작아서, 최소값인 t=0에 가깝다. 도 4의 (c)에 도시된 구조물은 다이내믹 랜덤 액세스 메모리 반도체 장치 내에서 기능을 수행하긴 하지만, 도 4의 (a)에 도시된 구조물에서와 같이, 캐패시터 구조물과 관련된 성능 특성의 증가는 얻을 수 없다. 도 4의 (d)는, 마스크의 내부 영역에서의 포토레지스트가 완전히 제거되어 그 하부에 있는 실리콘이 노출되기 시작한 순간, 즉 t=0이 되는 순간에 반응성 이온 에칭을 중단한 경우에 발생할 수 있는 다른 결과를 도시하고 있다. 도 4의 (d)에 도시된 구조물은, 도 4의 (c)에 도시된 구조물의 경우에서와 마찬가지로 다이내믹 랜덤 액세스 메모리 반도체 장치 내에서 기능을 수행하겠지만, 도 4의 (a)에서와 같은 성능 특성의 증가는 얻을 수 없을 것이다.
따라서, 상기에서도 명백한 바와 같이, 도 3의 (d) 및 도 4의 (a)에 도시된 것과 같은 최적의 전극 구조물에 가까운 구조물이 얻어지도록 반응성 이온 에칭을 제어하는 것이 중요하다. 최적의 전극 구조물에 가까운 구조물을 얻기 위한 한가지 방법은, 플라즈마 엔드포인트 기술(plasma endpoint technology)을 이용하여 반응성 이온 에칭을 중단하기 위한 최적의 시간을 결정하는 것이다.
상술한 바와 같이, 노출된 실리콘 두께가 500 내지 1500Å로 되는 적절한 순간에 반응성 이온 에칭을 중단하는 것이 바람직하다는 것이 경험적으로 알려져 있다. 아래에서는, 도 5를 참조하여, 500 내지 1500Å의 원하는 실리콘 두께가 얻어질 수 있도록 반응성 이온 에칭을 중단시키는 반응성 이온 에칭 제어 공정이 설명될 것이다. 제어 공정은 플라즈마 엔트포인트 기술을 이용한다.
본 기술 분야의 숙련된 기술자들이라면, 플라즈마 엔드포인트 기술이 (1) 반응성 이온 에칭 환경에서는, 전기적으로 충전된 원자로 정의되는 이온들에 의해 에칭이 수행되고, (2) 반응성 이온 에칭 환경 내에 존재하는 특정한 이온은 유입된 특정 에칭 기체와 에칭된 재료의 조합이며, (3) 반응성 이온 환경은 여기 전극에 의해 반응성 이온 챔버 내로 유입된 전기 에너지에 의해 전기적으로 여기되기 때문에, 반응성 이온 에칭 환경 내의 모든 이온은 특정 주파수의 전자기 에너지를 간헐적으로 방출한다는 것에 기초함을 알 것이다. 상기 사실들을 이용하여, 플라즈마 에칭 기술은, 총 전자기 에너지가 전체 전자기 스펙트럼 내에서 에너지를 관찰함으로써 특정화될 수 있다는 것에 주목한다. 결과적으로, 전자기 검출기를 이용하여, 적어도 하나의 주어진 특정 주파수에서 전자기 에너지의 강도를 모니터링할 수 있다.
경험적으로, 반응성 이온 챔버 내에서 포토레지스트막이 완전히 제거되어 그 하부에 있던 재료가 노출되면 (예를 들어 도 3(a) 내지 (d)에서 설명된 일련의 동작들에서 발생한 것과 같이), 다양한 전자기 주파수에서 나타나는 전자기 에너지의 양은 예측할 수 있는 형태로 상당량 변화한다. 따라서, 하나 이상의 선택된 주파수에서 변화하는 전자기 에너지는, 전자기 에너지 검출기를 이용하여 모니터링될 수 있다. 또한, 에칭 챔버 내에서, 전자기 에너지에 주목되는 중요하고 예측 가능한 변화가 발생하면, 이러한 변화는 반응성 에칭 공정을 종료하는 데에 이용될 수 있다 (즉시 종료할 수도 있고, 에칭이 점진적으로 감소되는 방식으로 종료할 수도 있음). 한 구현예에서, 소프트웨어 알고리즘이 검출기와 함께 이용되어, 강도 변화가 반응성 이온 에칭 공정을 중단시키기 위한 신호로서 이용되게 할 수 있다.
본 기술 분야의 숙련된 기술자라면, 에칭 공정을 제어하는 데에 이용되는 정확한 전자기 에너지 변화와 주파수는, 이용되는 에칭 챔버 및 이용되는 실질적인 에칭 챔버 환경에 따라 변경됨을 알 것이다. 따라서, 주어진 챔버 내에서 반응성 에칭 공정을 중단시키는 데에 이용되는 정확한 전자기 에너지 변화 및 주파수를 결정하는 한가지 방법은 시행착오적인 에칭 및 모니터링 공정을 수행하여, 원하는 에칭 결과와 함께 발생하는 전자기 환경의 변화를 경험적으로 결정하는 것이다 (예를 들어, 실리콘층이 노출되게 되는 사건과 관련된 에너지의 변화를, 에칭 공정을 중단시키거나 감속시키는 신호로서 이용함). 그 후, 경험적으로 결정된 변화를 이용하여 에칭 공정을 중단할 수 있다.
도 3 및 도 4와 관련하여 상술된 공정들과 원하는 결과를 참조하면, 마스크(316)의 내부 영역(309) 내의 포토레지스트가 완전히 제거되어 하부 실리콘(114)이 노출될 지점을 결정하는 데에, 플라즈마 엔드포인트 기술을 이용할 수 있다. 이 지점에서 메인 에칭(main etching)이 종료된다. 그 다음, 메인 에칭으로서, 유사한 플라즈마 엔드포인트 기술의 변수(예를 들어, 전자기 스펙트럼 내의 다양한 주파수에서의 에너지)를 이용한 시간 지정된(timed) 에칭이 수행되어, 원하는 결과를 정확하게 얻을 수 있다. 이러한 제어 방법을 이용하면, 전극의 내부 영역 내의 실리콘의 에칭 깊이가 제어되므로, 바람직한 전극 프로필이 성취되어, 실리콘 전극 구조물의 기저부와 실리콘 전극벽이 동일한 두께를 가질 수 있게 된다 (예를 들어, 도 3의 (d) 또는 도 4의 (a)에 도시된 것). 다시 말하지만, 이러한 결과를 얻기 위한 변수는 에칭 챔버와 반응성 에칭 환경에 따라 달라지며, 경험적으로 결정되어야 한다.
상술한 바와 같이, 플라즈마 엔드포인트 기술을 이용하면, 하나 이상의 특정 주파수에서의 전자기 에너지의 강도가 모니터링될 수 있다. 예를 들어, 본 기술 분야의 숙련된 기술자라면, 전자기 에너지 강도의 변화를 유발하는 적어도 2가지의 주된 변화가 반응성 이온 에칭 환경에서 발생할 수 있음을 알 것이다. 플라즈마 엔드포인트 기술의 검출기에 의해 검출된 전자기 에너지의 트레이싱을 나타내고 있는 도 5를 참조하면, 제1의 주된 변화는, 노출된 실리콘(즉, 포토레지스트 마스크(316)에 의해 커버되지 않은 실리콘(114)의 외부 영역(315))이 완전히 제거되어 도 3의 (b)에 도시된 것처럼 하부 절연 재료(205)가 노출되는 때에 발생함을 알 수 있다. 외부 영역(315)에 실리콘(114)이 없으면 전자기 에너지의 감소(500)가 발생하게 된다. 제2의 주된 변화는, 마스크(316)의 내부 영역(309) 내의 포토레지스트(109)가 완전히 제거되어 도 3의 (c)에 도시된 것처럼 하부 실리콘(114)이 노출되는 때에 발생한다. 실리콘(114)이 노출되면, 전자기 에너지의 증가(502)가 발생한다. 도 5에 도시되어 있는, 도 3의 (b) 및 (c)에 도시된 상황과 관련된 이와 같은 전자기 에너지(플라즈마 강도)의 증가/감소는 반응성 에칭 공정을 제어하는 데에 이용될 수 있다. 한 구현예에서, 소프트웨어 알고리즘과 검출기를 이용하여, 도 3의 (c)에 도시된 상황에 의한 에너지 증가(502)가 발생할 때 메인 에칭 공정이 중단되게 할 수 있다. 메인 에칭 단계 직후에, 단시간의 시간 지정된 에칭 단계를 이용하여, 도 3의 (d)에 도시된 것과 같은 이상적인 실리콘 캐패시터 전극 구조물을 성취할 수 있다. 사용되는 정확한 시간은 상술한 시행착오적인 공정에 의해 결정된다.
일 실시예에서, 플라즈마 엔드포인트 기술을 이용하여, Lam Research에 의해 제조되어 Rainbow 4400 반응성 이온 에칭 시스템에서 이용되며 403㎚로 설정된 검출기 등은, 0 볼트 내지 10볼트의 신호로 전자기 에너지를 모니터링한다. 그러면, 제어 소프트웨어는 0∼10 볼트의 범위를 0∼32000 카운트 범위로 변환한다. 그 다음, 엔드포인트 검출기의 전자 장치를 조절함으로써, 모니터링된 전자기 에너지의 초기 레벨이 원하는 카운트 레벨로 설정된다. 엔드포인트 검출기와 함께 소프트웨어 알고리즘을 이용하면, 이상적인 실리콘 캐패시터 구조물이 실현된 때 반응성 이온 에칭이 중단되도록 제어할 수 있다. 즉, 에너지 증가(502)가 발생한 후와, 경험적으로 결정된 최적의 시간이 경과한 후이다.
따라서, 상기의 논의가 나타낸 바와 같이, 반응성 이온 에칭 기술만을 이용하는 방식으로, 실리콘 할로우-실린더 전극 캐패시터가 성취될 수 있다. 즉, 솔리드-실린더 전극 캐패시터를 제조할 때와 유사하거나 그 이하의 비용 및 공정 복잡성으로 실리콘 할로우-실린더 전극 캐패시터를 제조할 수 있다.
다른 실시예들은 하기의 특허 청구 범위 내에 포함된다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 본 기술 분야의 숙련된 기술자들이라면, 본 명세서의 교시에 기초하여, 본 발명과 그 총괄적인 양태들을 벗어나지 않는 변화 및 수정이 이루어질 수 있으므로, 첨부된 특허 청구 범위는 그러한 변화 및 수정이 본 발명의 진정한 취지 및 범위 내에 포함하도록 하는 것임을 알 것이다. 또한, 본 발명은 첨부된 특허 청구 범위에 의해서만 한정됨에 유의해야 한다. 본 기술 분야의 숙련된 기술자들이라면, 제시된 청구 요소 중 일부를 이용하려고 하는 경우, 이러한 의도는 청구 범위 내에 배타적으로 기술되며, 이러한 기술이 없으면 한정은 존재하지 않음을 알 것이다. 비한정적인 예시들에 대하여, 이해를 돕기 위해, 첨부된 특허 청구 범위의 각 항들은 "적어도 하나" 및 "하나 이상"이라는 문구를 포함할 수 있다. 그러나, 동일한 청구항이 "하나 이상"이나 "적어도 하나"라는 문구를 포함하는 동시에 "상기"로 지정되지 않은 비한정적인 구성 요소를 포함하는 경우에도, "상기"로 지정되지 않은 비한정적인 구성 요소에 의한 청구 요소의 도입이, 이러한 요소를 단 하나만 포함하는 발명에 대해, 그 청구 요소를 포함하는 임의의 특정항을 한정하는 것으로 해석되어서는 안 된다. 청구 요소를 도입하는 데에 이용된 한정적인 구성 요소에 대해서도 동일한 사항이 적용된다.
본 발명에 따르면, 솔리드-실린더 캐패시터 전극 구조물에 비해, 제조 비용이나 공정의 복잡성을 증가시키지 않고서도, 할로우-실린더 캐패시터 전극 구조물을 제조할 수 있다.

Claims (18)

  1. 반도체 장치의 캐패시터를 제조하는 방법에 있어서,
    반도체 장치의 실질적인 단 하나의 반도체층에 대한 제어된 반응성 에칭을 통해 할로우-실린더 전극 구조물(hollowed-cylinder elctrode structure)을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 반도체 장치의 실질적인 단 하나의 반도체층에 대한 제어된 반응성 에칭을 통해 할로우-실린더 전극 구조물을 형성하는 단계는,
    적어도 하나의 절연층 내의 콘택트홀을 에칭하는 단계; 및
    상기 적어도 하나의 절연층 내의 상기 콘택트홀을, 상기 실질적인 단 하나의 반도체층의 일부분으로 채우는 단계
    를 더 포함하는 캐패시터 제조 방법.
  3. 제1항에 있어서, 상기 반도체 장치의 실질적인 단 하나의 반도체층에 대한 제어된 반응성 에칭을 통해 할로우-실린더 전극 구조물을 형성하는 단계는,
    상기 실질적인 단 하나의 반도체층의 마스크 영역에 대해 외부에 있는 영역을 에칭하는 단계; 및
    상기 실질적인 단 하나의 반도체층의 마스크 영역에 대해 내부에 있는 영역을 에칭하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  4. 제3항에 있어서,
    상기 실질적인 단 하나의 반도체층의 영역을 마스크하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  5. 제4항에 있어서, 상기 실질적인 단 하나의 반도체층의 영역을 마스크하는 단계는,
    상기 실질적인 단 하나의 반도체층 상의 포토레지스트막의 층을 적층하는 단계; 및
    포토레지스트막이, 하부 콘택트홀 상에 중심을 두며 상기 하부 콘택트홀보다는 큰 영역 내에 남아있도록, 상기 포토레지스트막을 선택적으로 제거하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  6. 제5항에 있어서, 상기 포토레지스트막이 하부 콘택트홀 상에 중심을 두며 상기 하부 콘택트홀보다는 큰 영역 내에 남아있도록 상기 포토레지스트막을 선택적으로 제거하는 단계는,
    상기 포토레지스트막의 층을 반응성 이온 에칭 환경에 노출시키는 단계
    를 더 포함하는 캐패시터 제조 방법.
  7. 제3항에 있어서,
    상기 실질적인 단 하나의 반도체층의 마스크 영역에 대해 내부에 있는 영역을 에칭하는 단계에 의해 상기 실질적인 단 하나의 반도체층의 일부의 마스크가 제거되는 때를 결정하는 단계; 및
    상기 결정에 응답하여, 상기 에칭 단계를 종료하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  8. 제6항에 있어서, 상기 실질적인 단 하나의 반도체층의 마스크 영역에 대해 내부에 있는 영역을 에칭하는 단계에 의해 상기 실질적인 단 하나의 반도체층의 일부의 마스크가 제거되는 때를 결정하는 단계는,
    적어도 하나의 플라즈마 엔드포인트 기술의 신호(plasma endpoint technology signal)를 검출하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  9. 제7항에 있어서, 상기 적어도 하나의 플라즈마 엔드포인트 기술의 신호를 검출하는 단계는,
    적어도 하나의 플라즈마 에너지 증가를 검출하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  10. 제7항에 있어서, 상기 에칭 단계를 종료하는 단계는,
    상기 실질적인 단 하나의 반도체층이 원하는 두께로 될때까지 시간 지정된 (timed) 에칭을 수행하는 단계
    를 더 포함하는 캐패시터 제조 방법.
  11. 제1항에 있어서, 상기 반도체 장치는 적어도 하나의 랜덤 액세스 메모리셀을 포함하는 캐패시터 제조 방법.
  12. 제1항에 있어서, 상기 반도체 장치는 적어도 하나의 마이크로프로세서를 포함하는 캐패시터 제조 방법.
  13. 반도체 장치의 에칭을 제어하는 방법에 있어서,
    반응성 이온 에칭 챔버 내에서 장치를 에칭하는 단계;
    하나 이상의 전자기 스펙트럼 주파수에서 전자기 에너지를 검출하는 단계; 및
    상기 전자기 에너지에 응답하여, 상기 반응성 이온 에칭 챔버 내의 반응성 이온 에칭 환경을 조절하는 단계
    를 포함하는 에칭 제어 방법.
  14. 제13항에 있어서, 상기 반응성 이온 에칭 챔버 내에서 장치를 에칭하는 단계는,
    상기 반응성 이온 에칭 챔버 내에 반응성 이온 에칭 환경을 도입하는 단계
    를 더 포함하는 에칭 제어 방법.
  15. 제13항에 있어서, 상기 하나 이상의 전자기 스펙트럼 주파수에서 전자기 에너지를 결정하는 단계는,
    적어도 하나의 플라즈마 엔드포인트 기술의 신호를 검출하는 단계
    를 더 포함하는 에칭 제어 방법.
  16. 제15항에 있어서, 상기 적어도 하나의 플라즈마 엔드포인트 기술의 신호를 검출하는 단계는,
    적어도 하나의 플라즈마 에너지 증가를 검출하는 단계
    를 더 포함하는 에칭 제어 방법.
  17. 제13항에 있어서, 상기 반응성 이온 에칭 챔버 내의 반응성 이온 에칭 환경을 조절하는 단계는,
    상기 반응성 이온 에칭을 종료하는 단계
    를 더 포함하는 에칭 제어 방법.
  18. 제17항에 있어서, 상기 반응성 이온 에칭을 종료하는 단계는,
    실질적인 단 하나의 반도체층이 원하는 두께로 될 때까지, 시간 지정된 에칭을 수행하는 단계
    를 더 포함하는 에칭 제어 방법.
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