JPH11145281A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11145281A
JPH11145281A JP9304052A JP30405297A JPH11145281A JP H11145281 A JPH11145281 A JP H11145281A JP 9304052 A JP9304052 A JP 9304052A JP 30405297 A JP30405297 A JP 30405297A JP H11145281 A JPH11145281 A JP H11145281A
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JP
Japan
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insulating film
interlayer insulating
forming
electrode
semiconductor substrate
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JP9304052A
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Inventor
Yoshihiro Kusumi
嘉宏 楠見
Takahiro Yokoi
孝弘 横井
Satoshi Iida
里志 飯田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Abstract

(57)【要約】 【課題】 微細なコンタクトホールであってもコンタク
ト抵抗を減少させることができるように改良された半導
体装置の製造方法を提供することを主要目的とする。 【解決手段】 半導体基板１００の上に、フローティン
グな状態にされた配線層３と、層間絶縁膜６を形成す
る。フロロカーボンを用いるドライエッチングにより、
層間絶縁膜６および配線層３を貫通する接続孔４を形成
する。接続孔４中に、配線層３に電気的に接続される導
電部材５を埋込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置の製造方法に関し、より特定的には、コンタクトホー
ルの下地配線パターンと基板との電気的な導通の有無を
利用した半導体装置の製造方法に関する。この発明は、
また、下地配線パターンの面積により、酸化膜と下地配
線パターンとのエッチングの選択比が相違することを利
用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１３を用いて、従来の半導体装置、た
とえばヒューズ素子の製造方法について説明する。
【０００３】図１３を参照して、半導体基板１００の上
に下部層間絶縁膜１を形成する。下部層間絶縁膜１の上
に配線層３を形成する。配線層３を覆うように下部層間
絶縁膜１の上に上部層間絶縁膜６を形成する。上部層間
絶縁膜６中に、配線層３に至るコンタクトホール４を形
成する。コンタクトホール４は、配線３の上面で、エッ
チングがストップするように、形成される。コンタクト
ホール４内に、導電部材になるプラグ５を埋込む。プラ
グ５に接続する上部配線７ａ，７ｂを上部層間絶縁膜６
の上に形成する。図示しないが、上部配線７ａは第１の
回路に接続され、上部配線７ｂは第２の回路に接続され
る。配線層３を切断することによって、第１の回路と第
２の回路は電気的に分離される。
【０００４】さて、上記の半導体装置において、配線層
３と上部配線層７ａ，７ｂとの電気的導通は、プラグ５
を介してなされている。このような構造では、コンタク
トホール４の径が小さくなると、配線層３とプラグ５の
接触面積が小さくなり、コンタクト抵抗が上昇するとい
う問題点がある。
【０００５】次に、従来の半導体装置、たとえばダイナ
ミックランダムアクセスメモリの製造方法について説明
する。
【０００６】図１４を参照して、半導体基板１００の上
に層間絶縁膜１ａを形成する。層間絶縁膜１ａの上に下
層配線１０を形成する。下層配線１０を覆うように、層
間絶縁膜１ａの上に層間絶縁膜１ｂを形成する。写真製
版技術およびエッチング技術により、層間絶縁膜１ａ，
１ｂ中に、半導体基板１００に至る第１の接続孔１１を
形成する。その後、写真製版技術のマスクとして用いた
フォトレジストを除去する。層間絶縁膜１ｂの上に、第
１の接続孔１１を通って半導体基板１００に電気的に接
続される第１のストレージノード電極１２を形成する。
第１のストレージノード電極１２は、半導体基板１００
の上に多結晶シリコン膜を成膜し、写真製版技術および
ドライエッチングによりこれをパターニングすることに
よって形成される。次にマスクとしたフォトレジストの
除去を行なう。第１のストレージノード電極１２を覆う
ように、層間絶縁膜１ｂの上に層間絶縁膜１ｃを形成す
る。写真製版技術およびエッチング技術を用い、後述す
る第２のストレージノード電極と第１のストレージノー
ド電極１２とを電気的に導通させるための第２の接続孔
１４ａを形成する。
【０００７】図１５を参照して、第２のストレージノー
ド電極１３ａを形成するための多結晶シリコン膜を成膜
して、写真製版を行なった後、前述と同様のドライエッ
チングにより、これのパターニングを行なう。次に、マ
スクとしたフォトレジストの除去を行なう。第２のスト
レージノード電極１３ａを覆うように、層間絶縁膜１ｃ
の上に層間絶縁膜１ｄを形成する。写真製版技術および
エッチング技術により、後述する第３のストレージノー
ド電極と第２のストレージノード電極１３ａとを電気的
に導通させるための第２の接続孔１４ｂを形成する。
【０００８】図１５と図１６を参照して、第３のストレ
ージノード電極１３ｂを形成するための多結晶シリコン
膜を成膜して、写真製版を行なった後、前述と同様のド
ライエッチングにより、これのパターニングを行なう。
【０００９】図１７は、従来のスタティックランダムア
クセスメモリの断面図である。これについては、後述す
る。
【００１０】
【発明が解決しようとする課題】従来のダイナミックラ
ンダムアクセスメモリの製造方法においては、層間絶縁
膜の成膜→写真製版→接続孔形成のためのエッチング→
多結晶シリコン膜の成膜→写真製版→ストレージノード
電極の形成のためのエッチング、という一連のフロー
を、フィンの枚数分繰返すため、工程数が多くなり、ひ
いては効率が落ちるとともに、デバイスの歩留り低下を
招くという問題点があった。
【００１１】また、従来の半導体装置の製造方法におい
ては、上記ヒューズ素子、ダイナミックランダムアクセ
スメモリおよびスタティックランダムアクセスメモリの
製造方法とは別に、ゲート酸化膜の膜厚測定においても
問題があった。すなわち、従来のゲート酸化膜等の膜厚
測定は、エリプソメータ等の光学式測定器で行なわれて
いた。しかし、ゲート酸化膜の要求膜厚が薄くなり、３
ｎｍ以下になると、光学式測定器では信頼性のある測定
値が得られなくなった。また、薄い酸化膜の膜厚を正確
に知る方法として、透過電子顕微鏡（ＴＥＭ）による断
面観察による方法があるが、一点の観察に多くの時間を
要するため、ウェハ面内の膜厚分布等を調べる場合のよ
うに、多くの測定点があるときには、この方法は有効な
手段とはならなかった。
【００１２】それゆえに、この発明の目的は、コンタク
トホールの下地配線パターンと基板との電気的な導通の
有無により、酸化膜と下地配線パターンとのエッチング
の選択比が相違することを利用する、半導体装置の製造
方法を提供することを目的とする。
【００１３】この発明の他の目的は、下地配線パターン
が基板との間に電気的な導通がない場合に、下地配線パ
ターンの面積の相違により、酸化膜と下地配線パターン
のエッチング選択比が相違することを利用することによ
り、小さいホール径のコンタクトホールにおいてコンタ
クト抵抗の上昇を抑えることができるように改良された
半導体装置の製造方法を提供することを目的とする。
【００１４】この発明のさらに他の目的は、下地配線パ
ターンが基板との間に電気的な導通がない場合に、下地
配線パターンの面積により、酸化膜と下地配線パターン
とのエッチング選択比が相違することを利用することに
より、コンタクト抵抗の上昇を抑えた半導体装置の製造
方法を提供することを目的とする。
【００１５】この発明のさらに他の目的は、工程数を大
幅に削減することのできる半導体装置の製造方法を提供
することにある。
【００１６】この発明のさらに他の目的は、下地配線パ
ターンが基板との間に電気的な導通がない場合に、下地
配線パターンの面積により、酸化膜と下地配線パターン
のエッチング選択比が相違することを利用することによ
り、薄い酸化膜の正確な膜厚分布を測定することがてき
るように改良された、半導体装置の製造方法を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法においては、まず、半導体基板の上に、フ
ローティングな状態にされた配線層を形成する。上記配
線層を覆うように上記半導体基板の上に層間絶縁膜を形
成する。フロロカーボンを用いるドライエッチングによ
り、上記層間絶縁膜および上記配線層を貫通する接続孔
を形成する。上記接続孔中に、上記配線層に電気的に接
続される導電部材を埋込む。
【００１８】この発明によれば、導電部材が配線層中に
形成された接続孔内に埋込まれるので、導電部材と配線
層との接触面積が大きくなる。
【００１９】請求項２に係る発明によれば、上記ドライ
エッチングは、電子サイクロトロン共鳴によって行なわ
れる。
【００２０】請求項３に記載の発明によれば、上記接続
孔によって露出した、上記配線層の側壁の面積は、接続
孔の底面積よりも大きくされている。したがって、コン
タクトホールが微小になった場合に本発明は有効であ
り、配線層と導電部材とは良好に電気的接続する。
【００２１】請求項４に係る発明は、第１の電極と該第
１の電極の上に設けられた第２の電極とを含むフィン型
キャパシタを有する半導体装置の製造方法にかかる。ま
ず、半導体基板の上に、該半導体基板と電気的に導通し
た第１の電極を形成する。上記半導体基板の上に、上記
第１の電極を覆うように層間絶縁膜を形成する。上記層
間絶縁膜の上に、フローティングな状態にされた第２の
電極を形成する。フロロカーボンを用いるドライエッチ
ングにより、上記第２の電極および上記層間絶縁膜を貫
通し、上記第１の電極に至る接続孔を形成する。上記接
続孔に導電部材を埋込み、上記第１の電極と上記第２の
電極を電気的に接続する。
【００２２】この発明によれば、第２の電極および層間
絶縁膜を貫通し、第１の電極に至る接続孔を一挙に形成
できるので、工程が簡略化する。
【００２３】請求項５に係る発明は、スタティックラン
ダムアクセスメモリを含む半導体装置の製造方法にかか
る。まず、半導体基板の上にゲート電極を形成する。上
記ゲート電極を覆うように上記半導体基板の上に第１の
層間絶縁膜を形成する。上記第１の層間絶縁膜の上に、
フローティングな状態にされた薄膜トランジスタ（以
下、ＴＦＴと略す）電極を形成する。上記第１の層間絶
縁膜の上に、上記ＴＦＴ電極を覆うように第２の層間絶
縁膜を形成する。フロロカーボンを用いるドライエッチ
ングにより、上記第２の層間絶縁膜、上記ＴＦＴ電極お
よび上記第１の層間絶縁膜を貫通し、上記ゲート電極に
至る接続孔を形成する。上記接続孔内に導電部材を埋込
み、上記ゲート電極と上記ＴＦＴ電極を電気的に接続す
る。上記導電部材に電気的に接続される上層配線を上記
第２の層間絶縁膜の上に形成する。
【００２４】この発明によれば、第２の層間絶縁膜、Ｔ
ＦＴ電極および第１の層間絶縁膜を貫通し、ゲート電極
に至る接続孔を一挙に形成するので、工程が簡略化され
る。
【００２５】請求項６に係る発明によれば、まず基板の
上に絶縁膜を形成する。上記絶縁膜の上に、それぞれが
フローティング状態にされた、面積の異なる複数個のポ
リシリコン膜を形成する。上記ポリシリコン膜を覆うよ
うに、上記半導体基板の上に層間絶縁膜を形成する。上
記複数個のポリシリコン膜のそれぞれに至る複数個の接
続孔を上記層間絶縁膜中に形成するための複数個の開口
部を有するレジストパターンを、上記層間絶縁膜の上に
形成する。上記レジストパターンをマスクに用いて、フ
ロロカーボンを用いるドライエッチングを一定時間行な
い、上記層間絶縁膜を貫通する、上記複数個の接続孔を
形成する。上記複数個の接続孔のそれぞれに導電部材を
埋込む。上記半導体基板と上記導電部材との電気的導通
が確認される、最も大きな面積を有する第１のポリシリ
コンパターンと、上記半導体基板と上記導電部材との電
気的導通のない最も小さい面積を有する第２のポリシリ
コンパターンとを見つける。上記第１のポリシリコンパ
ターンの面積と上記第２のポリシリコンパターンの面積
とから上記絶縁膜の膜厚を求める。
【００２６】この発明によれば、上記第１のポリシリコ
ンパターンの面積と上記第２のポリシリコンパターンの
面積を見つけるだけで、絶縁膜の膜厚が求まるので、短
時間で、酸化膜の正確な膜厚分布を測定できる。
【００２７】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
【００２８】実施の形態１ 図１を用いて、実施の形態１に係る半導体装置、たとえ
ばヒューズ素子の製造方法について説明する。図１
（ａ）を参照して、半導体基板１００の上に下部層間絶
縁膜１を形成する。下部層間絶縁膜１の上にストッパ膜
２を形成する。ストッパ膜２の材質は、導電性でも、非
導電性でもよく、配線層３と材質の異なる膜であれば、
その種類は問わない。ストッパ膜２として、たとえばＬ
Ｐ（ロープレッシャー）−Ｓｉ3 Ｎ4 膜が好ましい。ス
トッパ膜２を形成した後、配線３を形成する。配線３の
材料は、導電性のものであれば、その種類を問わない。
配線３は、単層膜でもよく、多層膜でもよい。配線３
は、たとえば、ドープトポリシリコンで形成される。配
線３の形成は、次のとおりである。図示しないが、スト
ッパ膜２の上にポリシリコン層を形成し、ポリシリコン
層の上に、配線３のパターンを有するレジストマスク
を、写真製版技術によって形成する。その後、レジスト
マスクを用いて、ドライエッチング装置により、ポリシ
リコン層のエッチングを行ない、配線３を形成する。
【００２９】図１（ｂ）を参照して、配線３を覆うよう
に下部層間絶縁膜１の上に上部層間絶縁膜６を形成す
る。上部層間絶縁膜６の上に、コンタクトホール（接続
孔と同じ意味）を形成すべき部分に開口部を有するレジ
ストパターン５１を写真製版技術により形成する。図１
（ｃ）を参照して、レジストパターン５１を用いて、Ｃ
4 Ｆ8 ／Ｏ2 ガスを用いて、ドライエッチングを行な
い、コンタクトホール４を形成する。エッチングは、電
子サイクロトロン共鳴（ＥＣＲ）プラズマ型ドライエッ
チング装置で行なう。このとき、配線３をフローティン
グにしておくことで、酸化膜（上部層間絶縁膜）と下地
ポリシリコン（配線３）のエッチング選択比が下がるた
め、過剰なオーバーエッチを必要とせず、コンタクトホ
ール４は配線３を突き抜け、ストッパ膜２で、エッチン
グは止まる。上記エッチング条件において、配線３をフ
ローティングにしない場合には、選択比は２０である
が、配線３をフローティングにしておくことで、選択比
は２〜３に下がる。その後レジストマスク５１を除去す
る。上述した選択比が下がる理由については、後述す
る。
【００３０】図１（ｄ）を参照して、コンタクトホール
４内に、導電部材であるプラグ５を埋込む。プラグ５に
電気的に接続されるように、上部配線７を形成する。プ
ラグ５の材質は、たとえばＷであり、上部配線７の材質
はたとえばＡｌＣｕである。コンタクトホール４が配線
３を突き抜けているので、コンタクトホール４によって
露出した、配線３の側壁とプラグ５がコンタクトする。
この場合、接触面積は、ホール底のみでコンタクトをと
る場合よりも大きくなる。したがって、微細のコンタク
トホールでも、コンタクト抵抗を下げることができる。
【００３１】図２は、ホールサイズ（コンタクトホール
の直径）とコンタクト面積との関係を示す図である。図
中、ホール底面積とは、コンタクトホールの底の面積、
側壁面積とは、コンタクトホールによって露出した、配
線層の側壁の面積を表わしている。図中ｄは、配線３の
厚みを表わしている。
【００３２】図２を参照して、ホールサイズを、どんど
んと小さくしていくと、あるところで、側壁面積がホー
ル底面積より大きくなる。側壁面積がホール底面積より
も大きくなるようなホールサイズを有するコンタクトを
形成するときに、本発明は有効となる。
【００３３】なお、上記実施の形態ではストッパ膜２を
形成する場合を例示したが、この発明はこれに限られる
ものでなく、配線が下地とショートしない場合には、ス
トッパ膜２はなくてもよい。
【００３４】さらに上記実施の形態においては、コンタ
クトホール４の形成のためのエッチングガスとしてＣ4
Ｆ8 ／Ｏ2 を用いたが、フロロカーボンを含むガスであ
ればＣ4 Ｆ8 に限定されるものではない。
【００３５】実施の形態２ 実施の形態２は、ダイナミックランダムアクセスメモリ
の、３枚のフィンを有するストレージノード電極の形成
方法にかかる。
【００３６】図３を参照して、半導体基板１００の上に
層間絶縁膜１ａを形成する。層間絶縁膜１ａの上に、下
層配線１０（たとえばＷポリサイド配線）を形成する。
下層配線１０の上に、層間絶縁膜１ｂ（ＢＰＴＥＯＳ酸
化膜）を形成する。層間絶縁膜１ｂの上に、これから作
ろうとする第１の接続孔１１の上に開口部を有するレジ
ストパターンを写真製版により形成する（図示せず）。
レジストパターンをマスクにして、Ｃ4 Ｆ8 ／Ｏ2 ガス
プラズマを用いたドライエッチングにより、層間絶縁膜
１ａ，１ｂをエッチングし、第１の接続孔１１を形成す
る。このときに使用する装置は、高密度プラズマを生成
することのできるＥＣＲ型あるいはＩＣＰ型エッチング
装置を使用する。なお、プラズマ密度の低い平行平板型
エッチング装置を用いてもよい。その後、マスクとした
フォトレジストの除去を行なう。層間絶縁膜１ｂの上
に、第１の接続孔１１を通って半導体基板１００に電気
的に接続される多結晶シリコン膜を形成する（図示せ
ず）。この多結晶シリコン膜を、写真製版技術およびＣ
ｌ2 ／Ｏ2 ガスプラズマを用いたドライエッチングによ
り、パターニングを行ない、第１のストレージノード電
極１２を形成する。第１のストレージノード電極１２の
上に、層間絶縁膜（たとえばＢＰＴＥＯＳ酸化膜）１ｃ
を形成する。層間絶縁膜１ｃの上に、半導体基板１００
と電気的に絶縁された第２のストレージノード電極１３
ａを形成する。第２のストレージノード電極１３ａは、
層間絶縁膜１ｃの上に形成された多結晶シリコン膜を、
写真製版技術およびドライエッチングによって形成する
（図示せず）。第２のストレージノード電極１３ａ上
に、層間絶縁膜（たとえばＢＰＴＥＯＳ酸化膜）１ｄを
形成する。層間絶縁膜１ｄの上に、半導体基板と電気的
に絶縁された第３のストレージノード電極１３ｂを形成
する。第３のストレージノード電極１３ｂは、層間絶縁
膜１ｄの上に形成された多結晶シリコン膜を、写真製版
技術およびドライエッチング技術により形成する（図示
せず）。多結晶シリコン膜のエッチングに使用する装置
は、前述のＢＰＴＥＯＳ酸化膜のエッチングに使用した
装置でよい。したがって、プラズマ生成方法（生成され
るプラズマ密度の程度）を問わない。第３のストレージ
ノード電極１３ｂ上に、層間絶縁膜１ｅ（ＢＰＴＥＯＳ
酸化膜）を形成する。
【００３７】図４を参照して、これから形成しようとす
る第２の接続孔１４の上に開口部を有するレジストパタ
ーン５２を形成する。レジストパターン５２をマスクに
して、層間絶縁膜１ｅ、第３のストレージノード電極１
３ｂ、層間絶縁膜１ｄ、第２のストレージノード電極１
３ａ、層間絶縁膜１ｃを貫通する第２の接続孔１４を、
Ｃ4 Ｆ8 ／Ｏ2 ガスプラズマを用いるドライエッチング
により形成する。その後、レジストパターン５２を除去
する。
【００３８】ここで、第２の接続孔１４を一挙に形成す
ることのできる理由について説明する。
【００３９】一般的に、ホールエッチングにおける被エ
ッチング物対下地の選択比は、ホールの底部に生成する
反応生成物（一般的にフロロカーボン膜）の厚さ（生成
量）に左右される。フロロカーボン膜の生成反応（重合
反応）は、純化学的な反応だけによるものでなく、イオ
ン衝撃によるエネルギーも関与する。図４を参照して、
エッチングが、半導体基板１００と電気的に絶縁された
第３のストレージノード電極１３ｂに到達したとき、プ
ラズマ中で生成された正イオンは、徐々に第３のストレ
ージノード電極１３ｂにチャージアップしていく。する
と、第３のストレージノード電極１３ｂの、後から進入
してくる正イオンに対する反発力が増大するようにな
り、イオンフラックス（コンタクトホールの中に入って
くるイオンの量または密度）が減少する。その結果、フ
ロロカーボン膜の生成量が少なくなり、ひいては、層間
絶縁膜１ｅと第３のストレージノード電極１３ｂとのエ
ッチング選択比は低くなる。下地（１３ｂ）がフローテ
ィングでない場合には選択比は２０であるが、下地（１
３ｂ）をフローティングにすると選択比は２〜３にな
る。
【００４０】一方、エッチングが、半導体基板１００に
電気的に導通した第１のストレージノード電極１２に到
達したときは、入射イオンは第１のストレージノード電
極１２にチャージアップせずに、半導体基板１００へ抜
けていく。そのため、イオンフラックスの減少がなく、
コンタクトホールの底にフロロカーボンが十分生成さ
れ、ひいては被エッチング物と下地とのエッチング選択
比を大きく保つことができる。こうして、図４のよう
に、第１のストレージノード電極１２に至る第１の接続
孔１４が一挙に形成される。
【００４１】このように、同一エッチング条件であって
も、フローティングなパターンに対しては、被エッチン
グ物対下地との選択比を低くすることができ、半導体基
板と電気的に導通するパターンに対しては、被エッチン
グ物対下地の選択比を大きくすることができる。実施の
形態２は、この現象を利用したものである。このエッチ
ングに使用する装置は、ＥＣＲ型あるいはＩＣＰ型エッ
チング装置などのように、高密度のプラズマを生成する
ことができる装置を用いるのが好ましい。高密度のプラ
ズマになると、入射イオンフラックスが増大するため、
フローティングパターンに対するチャージアップ量も増
大し、イオンフラックスが減少する効果が大きくなり、
ひいては、効率よく選択比を下げることができる。また
一方で、半導体基板と電気的に導通しているパターンに
対しては、選択比を大きくすることができる。
【００４２】なお本実施の形態において、第２の接続孔
１４のアスペクト比は高いほどよく、３以上が望まし
い。アスペクト比が高くなると、フロロカーボン膜は、
第２の接続孔１４の側壁に付着するようになり、選択比
は一層減少するからである。第２の接続孔１４のアスペ
クト比を高くするには、層間絶縁膜１ｃ、１ｄ、１ｅの
膜厚を大きくすればよい。高アスペクト比を有する第２
の接続孔１４の側部では、相対的にイオンフラックスが
少なく、入射イオンはチャージアップしたフローティン
グパターンからの入射阻害（反発力）の影響を受けやす
い。
【００４３】次に、図５を参照して、第２の接続孔１４
に埋込むための多結晶シリコン膜を半導体基板１００の
上に形成し、これをたとえばＣｌ2 ／Ｈｅガスプラズマ
を用いたドライエッチングにより、第３のストレージノ
ード電極１３ｂの上端部までエッチバックする。
【００４４】本実施の形態は、ＤＲＡＭのフィン型スト
レージノード電極の形成において、同一エッチング条件
であっても、下地パターンの基板への電気的導通の有無
により、被エッチング物対下地の選択比が異なる現象を
利用している。これにより、従来の、層間絶縁膜の成膜
→写真製版→接続孔の形成のためのエッチング→多結晶
シリコン膜の成膜→写真製版→ストレージノード電極の
形成のためのエッチングという一連のフローを、フィン
の枚数フィン繰返していた方法と比較して、実施の形態
２にかかる方法においては、フィンの枚数に関係なく、
接続孔形成のための写真製版およびエッチング工程は、
２回だけでよい。その結果、工程数を大幅に削減するこ
とができる。ひいては、半導体デバイスの製造におい
て、歩留りの向上および製造コストの削減を実現するこ
とができる。
【００４５】また、通常、エッチング速度の遅い異種膜
を挟んだエッチングの場合、選択比を制御するためにエ
ッチング条件を途中で変更する必要があり、ひいてはそ
のステップの切換えのタイミングによっては、エッチン
グが途中で止まってしまうことがあり、制御が困難であ
った。しかし、本実施の形態によれば、エッチング条件
を途中で変更する必要がなく、プロセスの安定化を実現
することができる。
【００４６】実施の形態３ 本実施の形態は、ＳＲＡＭのＴＦＴ電極（多結晶シリコ
ン膜）と半導体基板との接続孔の形成方法、上層アルミ
配線とゲート電極（Ｗポリサイド膜）との接続孔の形成
方法および上層アルミ配線と半導体基板との接続孔の形
成方法にかかる。
【００４７】図６を参照して、半導体基板１００の表面
に、素子分離用酸化膜２０を形成する。素子分離酸化膜
２０の上にゲート電極２１を形成する。ゲート電極２１
を覆うように、半導体基板１００の上に層間絶縁膜１ａ
を形成する。層間絶縁膜１ａの上にＴＦＴ電極２２を形
成するためのフローティングな状態にされた多結晶シリ
コン膜を形成する。写真製版技術および、たとえばＣｌ
2 ／Ｏ2 ガスプラズマを用いるドライエッチングによ
り、多結晶シリコン膜をパターニングし、フローティン
グな状態にされたＴＦＴ電極２２を形成する。次に、写
真製版技術において、マスクとして用いたフォトレジス
トの除去を行なう。続いて、ＴＦＴ電極２２を覆うよう
に層間絶縁膜１ａの上に層間絶縁膜１ｂを形成する。次
に、接続孔を形成するための開口部を有するフォトレジ
スト膜２３を、写真製版技術により、層間絶縁膜１ｂの
上に形成する。
【００４８】図６と図７を参照して、フォトレジストパ
ターン２３をマスクにして、Ｃ4 Ｆ 8 ／Ｏ2 ガスプラズ
マを用いたドライエッチングにより、層間絶縁膜１ａ，
１ｂ中に、接続孔２４ａ，２４ｂ，２４ｃを形成する。
ドライエッチングは、ＥＣＲ型あるいはＩＣＰ型エッチ
ング装置などの、高密度プラズマを形成できる装置を用
いる。また、パターンのアスペクト比は高い方が望まし
いが、本実施の形態の場合、ＴＦＴ電極２２上の層間絶
縁膜は５００Å以下となるため、フォトレジスト２３の
膜厚を厚くすることにより、アスペクト比が３以上にな
るようにした。ドライエッチング中、接続孔２４ａのエ
ッチングが、半導体基板と電気的に絶縁されたＴＦＴ電
極２２に到達したとき、プラズマ中で生成した正イオン
は徐々にＴＦＴ電極２２にチャージアップしていき、Ｔ
ＦＴ電極の、後から進入してくる正イオンに対する反発
力が増大する。したがって、イオンフラックスが減少す
るため、層間絶縁膜１ｂと下地であるＴＦＴ電極２２の
選択比は低い値にとどまり、ひいては、接続孔２４ａは
ＴＦＴ電極２２を容易に貫通する。
【００４９】一方、接続孔２４ｂのエッチングがゲート
電極２１に到達したとき、ゲート電極２１は電気的に半
導体基板と絶縁されているため、イオン入射によりゲー
ト電極２１はチャージアップし、ひいては、イオンフラ
ックスの減少に伴う層間絶縁膜１ａと下地であるゲート
電極２１のエッチング選択比の低下が懸念される。そこ
で、本実施の形態では、ゲート電極として、Ｗポリサイ
ド膜を採用した。Ｗポリサイド膜は、Ｗシリサイド膜
（ＷＳｉX ）と多結晶シリコン膜（ポリシリコン）との
多層構造となっており、接続孔２４ｂが到達するのは、
Ｗシリサイド膜である。一般にＣ4 Ｆ8 ／Ｏ2 ガスプラ
ズマを用いたドライエッチングにおけるＷシリサイド膜
のエッチング速度は、多結晶シリコン膜のエッチング速
度の約１／２〜１／３であるため、接続孔２４ｂを形成
するためのエッチングは、ゲート電極２１上でストップ
させることができる。また、接続孔２４ｃのエッチング
が、半導体基板１００に到達したときは、入射イオンは
直接半導体基板１００へ抜けていくため、イオンフラッ
クスの減少がなく、フロロカーボン膜が十分生成され
る。その結果、層間絶縁膜１ａと半導体基板１００との
エッチング選択比は高くなる。
【００５０】最後に、接続孔２４を埋込むための多結晶
シリコン膜２５を成膜し、たとえばＣｌ2 ／Ｈｅガスプ
ラズマを用いたドライエッチングにより、これを、ＴＦ
Ｔ電極２２の上端部までエッチバックする。図９は、図
８で得られた半導体装置の平面図である。
【００５１】以上のように、ＴＦＴ電極２２と半導体基
板１００との接続孔およびＴＦＴ電極２２とゲート電極
２１との接続孔を、１つの接続孔２４ａで同時に形成す
る場合において、同一エッチング条件であっても、下地
パターンの基板への電気的導通の有無により層間絶縁膜
と下地との選択比が異なる。実施の形態３は、この現象
を利用している。
【００５２】その結果、図１７に示す従来のＳＲＡＭを
形成する方法である、ＴＦＴ電極２２と半導体基板１０
０との接続孔の形成→ＴＦＴ電極２２を形成するための
多結晶シリコン膜の成膜→写真製版→ＴＦＴ電極２２を
形成するためのエッチング→層間絶縁膜１ｂの成膜→ア
ルミ配線１０１とゲート電極２１との接続孔の形成およ
びアルミ配線１０１と半導体基板１００との接続孔の形
成のための写真製版→アルミ配線１０１とゲート電極２
１との接続孔およびアルミ配線１０１と半導体基板１０
０との接続孔の形成のためのエッチングを経由する方法
と比較して、実施の形態３にかかる方法では、接続孔形
成のための写真製版およびエッチング工程が１回だけで
よい。ひいては工程数を大幅に削減できる。したがっ
て、半導体デバイスの製造における歩留りの向上および
製造コストの削減を実現することができる。
【００５３】また、通常、エッチング速度の遅い異種膜
を挟んだエッチングの場合、選択比を制御するためにエ
ッチング条件を途中で変更する必要がある。その場合、
ステップの切換えのタイミングによっては、エッチング
が途中で止まってしまうことがあり、制御が困難であっ
た。しかし、本実施の形態によれば、エッチング条件を
途中で変更する必要がなく、プロセスの安定化を実現す
ることができる。
【００５４】実施の形態４ 本実施の形態は、薄いゲート酸化膜の膜厚を測定する方
法にかかる。
【００５５】図１０は、薄いゲート酸化膜を測定するた
めのモニタウェハの断面図である。図１０を参照して、
基板３０上に、正確な厚さのわからない薄いゲート酸化
膜３１を成膜する。ゲート酸化膜３１の上にフローティ
ングな状態にされたポリシリコン膜を成膜し、これを写
真製版技術およびエッチング技術により、面積の異なる
ポリシリコンパターン３２（フローティングな状態にあ
る）を形成する。その後、ポリシリコンパターン３２の
上に、適度な厚さのある層間絶縁膜、たとえばＴＥＯＳ
膜３３を成膜する。図１０と図１１を参照して、層間絶
縁膜３３の上に、それぞれのポリシリコンパターン３２
に接続される同じホール径を有するコンタクトホール３
５を形成するための開口部を有するフォトレジストマス
ク３４を形成する。
【００５６】図１０と図１１を参照して、このウェハ
を、たとえばＥＣＲ型のエッチング装置により、Ｃ4 Ｆ
8 ／Ｏ2 ガスを用いて、適当な時間エッチングを行な
う。その後、フォトレジストマスク３４を除去する。半
導体基板の上に、Ｗを成膜し、これをパターニングし、
プラグ３６を形成する。プラグ３６を形成したウェハを
用いて、半導体基板３０とプラグ３６の電気的導通を調
べる。
【００５７】コンタクトホール３５の下地ポリシリコン
パターン３２が電気的にフローティングの場合、下地ポ
リシリコンパターン３２の面積の違いにより、酸化膜３
３とポリシリコン３２のエッチング選択比が相違する。
【００５８】図１２は、本実施の形態に用いるコンタク
トホールエッチング装置における、電気的にフローティ
ングな下地ポリシリコンの面積と、酸化膜とポリシリコ
ンとのエッチング選択比の関係を示すグラフである。こ
れは、別途に作成しておく。
【００５９】ゲート酸化膜の膜厚を計算するにあたり、
予めＴＥＯＳ膜３３の膜厚と、ポリシリコンパターン３
２の膜厚を、エリプソメータを用い、正確に測定してお
く。また、コンタクトホール３５と同じホール径を形成
する場合の、ＴＥＯＳ膜３３のエッチング速度およびゲ
ート酸化膜３１のエッチング速度も予め正確に測定して
おく。
【００６０】エッチング時間Ｔは、下記の式で与えられ
る。 Ｔ＝ＴＥＯＳ膜３３をエッチングするのに要する時間＋
ポリシリコンパターン３２をエッチングするのに要する
時間＋ゲート酸化膜３１をエッチングするのに要する時
間 ここで、ゲート酸化膜をエッチングするのに要する時間
は、ｘ（膜厚）／エッチング速度で与えられる。
【００６１】たとえば、ＴＥＯＳ膜３３の膜厚が３４０
ｎｍ、ポリシリコンパターン３２の膜厚が２０ｎｍ、コ
ンタクトホール３５と同じホール径を形成する場合のＴ
ＥＯＳ膜３３のエッチング速度が３７５ｎｍ／ｍｉｎ、
ゲート酸化膜のエッチング速度が３３０ｎｍ／ｍｉｎ、
エッチング時間（Ｔ）が１ｍｉｎであって、半導体基板
３０と電気的導通が確認される最も大きなポリシリコン
パターンの面積が１００μｍ2 、導通のない最も小さい
ポリシリコンパターンの面積が１０５μｍ2 であるとき
についてゲート酸化膜３１の膜厚を求める方法を説明す
る。図１２を参照して、面積１００μｍ2 のポリシリコ
ンのエッチング速度は２３０．７ｎｍ、面積が１０５μ
ｍ2 のエッチング速度は２２９．０ｎｍであるので、上
式を用いてゲート酸化膜３１の膜厚（ｘ）は、１．９８
ｎｍ〜２．１９ｎｍの範囲内にあると求められる。
【００６２】この実施の形態において、ポリシリコンパ
ターン３２の面積を５μｍ2 刻みの場合を述べたが、面
積の刻みを小さくすればするほど、ゲート酸化膜の膜厚
測定値の精度が向上することは言うまでもない。
【００６３】
【発明の効果】以上説明したとおり、請求項１に係る半
導体装置の製造方法によれば、導電部材が配線層中に形
成された接続孔内に埋込まれるので、導電部材と配線層
との接触面積が大きくなる。その結果、配線層の側壁面
積がホール底面積よりも大きくなるようなホールサイズ
を有するコンタクトを形成するときに、本発明は有効と
なる。
【００６４】請求項２に係る発明によれば、エッチング
は、電子サイクロトロン共鳴によって行なわれるので、
本発明の効果がさらに有効に現れる。
【００６５】請求項３に記載の発明によれば、コンタク
トホールが微小になった場合に本発明は有効となり、配
線層と導電部材とは良好に電気的接続する。
【００６６】請求項４に係る発明によれば、第２の電極
および層間絶縁膜を貫通し、第１の電極に至る接続孔を
一挙に形成できるので、工程が簡略化する。その結果、
歩留りの向上および製造コストの削減を実現することが
できる。
【００６７】請求項５に係る発明によれば、第２の層間
絶縁膜、ＴＦＴ電極および第１の層間絶縁膜を貫通し、
ゲート電極に至る接続孔を一挙に形成できるので、工程
が簡略化される。その結果、歩留りの向上および製造コ
ストの削減を実現することができる。
【００６８】請求項６に係る発明によれば、第１のポリ
シリコンパターンと第２のポリシリコンパターンのを見
つけるだけで、絶縁膜の膜厚が求まるので、短時間で、
酸化膜の正確な膜厚を測定できる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の製造方法の
順序の各工程における半導体装置の断面図である。
【図２】 実施の形態１で得られた半導体装置の、ホー
ルサイズとコンタクト面積との関係を示す図である。
【図３】 実施の形態２に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図４】 実施の形態２に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図５】 実施の形態２に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図６】 実施の形態３に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図７】 実施の形態３に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図８】 実施の形態３に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図９】 図８に示す半導体装置の平面図である。
【図１０】 実施の形態４に係るゲート酸化膜の膜厚の
測定方法の順序の第１の工程における半導体装置の断面
図である。
【図１１】 実施の形態４に係るゲート酸化膜の膜厚の
測定方法の順序の第２の工程における半導体装置の断面
図である。
【図１２】 ポリシリコンパターンの面積と選択比（Ｔ
ＥＯＳ／ポリシリコン）との関係を示す図である。
【図１３】 第１の従来の半導体装置の断面図である。
【図１４】 第２の従来の半導体装置の製造方法の順序
の第１の工程における半導体装置の断面図である。
【図１５】 第２の従来の半導体装置の製造方法の順序
の第２の工程における半導体装置の断面図である。
【図１６】 第２の従来の半導体装置の製造方法の順序
の第３の工程における半導体装置の断面図である。
【図１７】 第３の従来の半導体装置の断面図である。
【符号の説明】
３ 配線層、４ 接続孔、５ 導電部材、６ 層間絶縁
膜、１００ 半導体基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に、フローティングな状
    態にされた配線層を形成する工程と、 前記配線層を覆うように前記半導体基板の上に層間絶縁
    膜を形成する工程と、 フロロカーボンを用いるドライエッチングにより、前記
    層間絶縁膜および前記配線層を貫通する接続孔を形成す
    る工程と、 前記接続孔中に、前記配線層に電気的に接続される導電
    部材を埋込む工程と、を備えた半導体装置の製造方法。
  2. 【請求項２】 前記ドライエッチングは、電子サイクロ
    トロン共鳴を用いて行なう、請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記接続ホールによって露出した、前記
    配線層の側壁面積は、前記接続孔の底面積よりも大きく
    されている、請求項１に記載の半導体装置の製造方法。
  4. 【請求項４】 第１の電極と該第１の電極の上に設けら
    れた第２の電極とを含むフィン型キャパシタを有する半
    導体装置の製造方法であって、 半導体基板の上に、該半導体基板と電気的に導通した前
    記第１の電極を形成する工程と、 前記半導体基板の上に前記第１の電極を覆うように層間
    絶縁膜を形成する工程と、 前記層間絶縁膜の上に、フローティングな状態にされた
    第２の電極を形成する工程と、 フロロカーボンを用いるドライエッチングにより、前記
    第２の電極および前記層間絶縁膜を貫通し、前記第１の
    電極に至る接続孔を形成する工程と、 前記接続孔に導電部材を埋込み、前記第１の電極と前記
    第２の電極を電気的に接続する工程と、を備えた半導体
    装置の製造方法。
  5. 【請求項５】 スタティックランダムアクセスメモリを
    含む半導体装置の製造方法であって、 半導体基板の上にゲート電極を形成する工程と、 前記ゲート電極を覆うように前記半導体基板の上に第１
    の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、フローティングな状態に
    された薄膜トランジスタ電極を形成する工程と、 前記第１の層間絶縁膜の上に前記薄膜トランジスタ電極
    を覆うように第２の層間絶縁膜を形成する工程と、 フロロカーボンを用いるドライエッチングにより、前記
    第２の層間絶縁膜、前記薄膜トランジスタ電極および前
    記第１の層間絶縁膜を貫通し、前記ゲート電極に至る接
    続孔を形成する工程と、 前記接続孔内に導電部材を埋込み、前記ゲート電極と前
    記薄膜トランジスタ電極を電気的に接続する工程と、 前記導電部材に電気的に接続される上層配線を前記第２
    の層間絶縁膜の上に形成する工程と、を備えた半導体装
    置の製造方法。
  6. 【請求項６】 基板の上に絶縁膜を形成する工程と、 前記絶縁膜の上に、それぞれがフローティング状態にさ
    れた、面積の異なる複数個のポリシリコン膜を形成する
    工程と、 前記ポリシリコン膜を覆うように前記半導体基板の上に
    層間絶縁膜を形成する工程と、 前記複数個のポリシリコン膜のそれぞれに至る複数個の
    接続孔を前記層間絶縁膜中に形成するための複数個の開
    口部を有するレジストパターンを前記層間絶縁膜の上に
    形成する工程と、 前記レジストパターンをマスクに用いて、フロロカーボ
    ンを用いるドライエッチングを一定時間行ない、それに
    よって、前記層間絶縁膜を貫通する、前記複数個の接続
    孔を形成する工程と、 前記複数個の接続孔のそれぞれに導電部材を埋込む工程
    と、 前記半導体基板と前記導電部材との電気的導通が確認さ
    れる、最も大きな面積を有する第１のポリシリコンパタ
    ーンと、前記半導体基板と前記導電部材との電気的導通
    のない最も小さい面積を有する第２のポリシリコンパタ
    ーンとを見つける工程と、 前記第１のポリシリコンパターンの面積と前記第２のポ
    リシリコンパターンの面積とから前記絶縁膜の膜厚を求
    める工程と、を備えた半導体装置の製造方法。
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