KR19990044719A - 반도체 장치의 제조 방법 - Google Patents

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KR19990044719A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

미세한 콘택트 홀이라도 콘택트 저항을 감소시킬 수 있도록 개량된 반도체 장치의 제조 방법을 제공하는 것을 주목적으로 한다.
반도체 기판(100)상에 플로팅한 상태로 된 배선층(3)과 층간 절연막(6)을 형성한다. 플로로카본을 사용하는 드라이 에칭에 의해 층간 절연막(6) 및 배선층(3)을 관통하는 접속 구멍(4)을 형성한다. 접속 구멍(4)중에 배선층(3)에 전기적으로 접속되는 도전 부재(5)를 매립한다.

Description

반도체 장치의 제조 방법
본 발명은 일반적으로 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 콘택트 홀의 하지(下地) 배선 패턴과 기판의 전기적 도통 유무를 이용한 반도체 장치의 제조 방법에 관한 것이다. 본 발명은 또 하지 배선 패턴의 면적에 의해 산화막과 하지 배선 패턴의 에칭 선택비가 서로 다른 것을 이용한 반도체 장치의 제조 방법에 관한 것이다.
도 13을 사용하여, 종래 반도체 장치, 예를 들면 퓨즈 소자의 제조 방법에 대하여 설명한다.
도 13을 참조하여, 반도체 기판(100)상에 하부 층간 절연막(1)을 형성한다. 하부 층간 절연막(1)상에 배선층(3)을 형성한다. 배선층(3)을 덮도록 하부 층간 절연막(1)상에 상부 층간 절연막(6)을 형성한다. 상부 층간 절연막(6)중에 배선층(3)에 이르는 콘택트 홀(4)을 형성한다. 콘택트 홀(4)은 배선(3)의 상면에서 에칭이 스톱하도록 형성된다. 콘택트 홀(4)내에 도전 부재가 되는 플러그(5)를 매립한다. 플러그(5)에 접속하는 상부 배선(7a, 7b)을 상부 층간 절연막(6)상에 형성한다. 도시하지 않지만, 상부 배선(7a)은 제1 회로에 접속되고, 상부 배선(7b)은 제2 회로에 접속된다. 배선층(3)을 절단하는 것에 의해, 제1 회로와 제2 회로는 전기적으로 분리된다.
또한, 상기 반도체 장치에 있어서, 배선층(3)과 상부 배선층(7a, 7b)의 전기적 도통은 플러그(5)를 거쳐 이루어진다. 이와 같은 구조에서는 콘택트 홀(4)의 지름이 작게 되면, 배선층(3)과 플러그(5)의 접촉 면적이 작게 되어, 콘택트 저항이 상승한다고 하는 문제점이 있다.
이어서, 종래 반도체 장치, 예를 들면 다이나믹 랜덤 액세스 메모리의 제조 방법에 대하여 설명한다.
도 14를 참조하여, 반도체 기판(100)상에 층간 절연막(1a)을 형성한다. 층간 절연막(1a)상에 하층 배선(10)을 형성한다. 하층 배선(10)을 덮도록 층간 절연막(1a)상에 층간 절연막(1b)을 형성한다. 사진 제판 기술 및 에칭 기술에 의해, 층간 절연막(1a, 1b)중에 반도체 기판(100)에 이르는 제1 접속 구멍(11)을 형성한다. 그후, 사진 제판 기술의 마스크로서 사용한 포토 래지스트를 제거한다. 층간 절연막(1b)상에 제1 접속 구멍(11)을 통하여 반도체 기판(100)에 전기적으로 접속되는 제1 축적 노드 전극(12)을 형성한다. 제1 축적 노드 전극(12)은 반도체 기판(100)상에 다결정 실리콘막을 성막하고, 사진 제판 기술 및 드라이 에칭에 의해 그것을 패터닝하는 것에 의해 형성된다. 이어서 마스크로 한 포토레지스트의 제거를 실행한다. 제1 축적 노드 전극(12)을 덮도록 층간 절연막(1b)상에 층간 절연막(1c)을 형성한다. 사진 제판 기술 및 에칭 기술을 사용하여, 후술하는 제2 축적 노드 전극과 제1 축적 노드 전극(12)을 전기적으로 관통시키기위한 제2 접속 구멍(14a)을 형성한다.
도 15를 참조하여, 제2 축적 노드 전극(13a)을 형성하기 위한 다결정 실리콘막을 성막하여, 사진제판을 실행한 후, 상술한 것과 마찬가지 드라이 에칭에의해 이들의 패터닝을 실행한다. 이어서, 마스크로 한 포토레지스트의 제거를 실행한다. 제2 축적 노드 전극(13a)을 덮도록 층간 절연막(1c)상에 층간 절연막(1d)을 형성한다. 사진 제판 기술 및 에칭 기술에 의해 후술하는 제3 축적 노드 전극과 제2 축적 노드 전극(13a)을 전기적으로 도통시키기 위한 제2 접속 구멍(14b)을 형성한다.
도 15와 도 16을 참조하여, 제3 축적 노드 전극(13b)을 형성하기 위한 다결정 실리콘막을 성막하여, 사진제판을 실행한 후, 상술한 것과 마찬가지 드라이 에칭에 의해 이들의 패터닝을 실행한다.
도 17은 종래 스태틱 랜덤 액세스 메모리의 단면도이다. 이것에 대해서는 후술한다.
종래 다이나믹 랜덤 액세스 메모리의 제조 방법에 있어서는 층간 절연막의 성막→사진제판→접속 구멍 형성을 위한 에칭→다결정 실리콘막의 성막→사진제판→축적 노드 전극의 형성을 위한 에칭이라고 하는 일련의 흐름을 핀의 개수만큼 반복하므로, 공정수가 많게 되고, 더욱이는 효율이 떨어짐과 동시에 디바이스의 수율 저하를 초래한다고 하는 문제점이 있었다.
또한, 종래 반도체 장치의 제조 방법에 있어서는 상기 퓨즈 소자, 다이나믹 랜덤 액세스 메모리 및 스태틱 랜덤 액세스 메모리의 제조 방법과는 달리, 게이트 산화막의 막두께 측정에 있어서도 문제가 있었다. 즉, 종래 게이트 산화막 등의 막두께 측정은 에리프소메터 등의 광학식 측정기로 실행되었다. 그러나, 게이트 산화막의 요구 막두께가 얇게 되어, 3 ㎚이하로 되면, 광학식 측정기로는 신뢰성 있는 측정값이 얻어지지 않게 되었다. 또한, 얇은 산화막의 막두께를 정확히 아는 방법으로서, 투과 전자 현미형(TEM)에 의한 단면 관찰에 의한 방법이 있지만, 일점의 관찰에 많은 시간을 요하므로, 웨이퍼 표면의 막두께 분포 등을 조사하는 경우와 같이, 많은 측정점이 있을 때에는 이 방법이 유효한 수단으로는 되지 않았다.
따라서, 본 발명의 목적은 콘택트 홀의 하지 배선 패턴과 기판의 전기적 도통 유무에 의해 산화막과 하지 배선 패턴의 에칭 선택비가 서로 다른 것을 이용하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 하지 배선 패턴이 기판과의 사이에 전기적 도통이 없는 경우에, 하지 배선 패턴 면적의 서로 달라, 산화막과 하지 배선 패턴의 에칭 선택비가 서로 다른 것을 이용함으로써, 작은 홀 지름의 콘택트 홀에 있어서 콘택트 저항의 상승을 억제할 수 있도록 개량된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 하지 배선 패턴이 기판과의 사이에 전기적 도통이 없는 경우에, 하지 배선 패턴의 면적에 의해, 산화막과 하지 배선 패턴의 에칭 선택비가 서로 다른 것을 이용하는 것에 의해, 콘택트 저항의 상승을 억제한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 공정수를 대폭적으로 저감할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 하지 배선 패턴이 기판과의 사이에 전기적 도통이 없는 경우에, 하지 배선 패턴의 면적에 의해, 산화막과 하지 배펀 패턴의 에칭 선택비가 서로 다른 것을 이용하는 것에 의해, 얇은 산화막의 정확한 막두께 분포를 측정할 수 있도록 개량된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 먼저 반도체 기판상에 플로팅한 상태로 된 배선층을 형성한다. 상기 배선층을 덮도록 상기 반도체 기판상에 층간 절연막을 형성한다. 플로로카본을 사용하는 드라이 에칭에 의해, 상기 층간 절연막 및 상기 배선층을 관통하는 접속 구멍을 형성한다. 상기 접속 구멍 내에 상기 배선층에 전기적으로 접속되는 도전 부재를 매립한다.
본 발명에 의하면, 도전 부재가 배선층중에 형성된 접속 구멍내에 매립되므로, 도전 부재와 배선층의 접촉 면적이 크게 된다.
본 발명은 제1 전극과 그 제1 전극상에 마련된 제2 전극을 포함하는 핀형 커패시터를 갖는 반도체 장치의 제조 방법에 관한다. 먼저, 반도체 기판상에 그 반도체 기판과 전기적으로 도통한 제1 전극을 형성한다. 상기 반도체 기판상에 상기 제1 전극을 덮도록 층간 절연막을 형성한다. 상기 층간 절연막상에 플로팅한 상태로 된 제2 전극을 형성한다. 플로로카본을 사용하는 드라이 에칭에 의해, 상기 제2 전극 및 상기 층간 절연막을 관통하여, 상기 제1 전극에 이르는 접속 구멍을 형성한다. 상기 접속 구멍에 도전 부재를 매립하여, 상기 제1 전극과 상기 제2 전극을 전기적으로 접속한다.
본 발명에 의하면, 제2 전극 및 층간 절연막을 관통하여, 제1 전극에 이르는 접속 구멍을 일거에 형성하므로, 공정이 간략화한다.
또한, 본 발명은 스태틱 랜덤 액세스 메모리를 포함하는 반도체 장치의 제조 방법에 관한다. 먼저, 반도체 기판상에 게이트 전극을 형성한다. 상기 게이트 전극을 덮도록 상기 반도체 기판상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막상에 플로팅한 상태로 된 박막 트랜지스터(이하, TFT라 함) 전극을 형성한다. 상기 제1 층간 절연막상에 상기 TFT 전극을 덮도록 제2 층간 절연막을 형성한다. 플로로카본을 사용하는 드라이 에칭에 의해 상기 제2 층간 절연막, 상기 TFT 전극 및 상기 제1 층간 절연막을 관통하여, 상기 게이트 전극에 이르는 접속 구멍을 형성한다. 상기 접속 구멍내에 도전 부재를 매립하여, 상기 게이트 전극과 상기 TFT 전극을 전기적으로 접속한다. 상기 도전 부재에 전기적으로 접속되는 상층 배선을 상기 제2 층간 절연막상에 형성한다.
본 발명에 따르면, 제2 층간 절연막, TFT 전극 및 제1 층간 절연막을 관통하여, 게이트 전극에 이르는 접속 구멍을 일거에 형성하므로, 공정이 간략화된다.
본 발명에 따르면, 먼저 기판상에 절연막을 형성한다. 상기 절연막상에 각각이 플로팅한 상태로 된 면적이 다른 복수개의 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 덮도록 상기 반도체 기판상에 층간 절연막을 형성한다. 상기 복수개의 폴리실리콘막 각각에 이르는 복수개의 접속 구멍을 상기 층간 절연막 내에 형성하기 위한 복수개의 개구부를 갖는 레지스트 패턴을 상기 층간 절연막상에 형성한다. 상기 레지스트 패턴을 마스크로 사용하여, 플로로카본을 사용하는 드라이 에칭을 일정 시간 실행하고, 상기 층간 절연막을 관통하는 상기 복수개의 관통 구멍을 형성한다. 상기 복수개의 관통 구멍 각각에 도전 부재를 매립한다. 상기 반도체 기판과 상기 도전 부재의 전기적 도통이 확인되는 가장 큰 면적을 갖는 제1 폴리실리콘 패턴과 상기 반도체 기판과 상기 도전 부재의 전기적 도통이 없는 가장 작은 면적을 갖는 제2 폴리실리콘 패턴을 찾아낸다. 상기 제1 폴리실리콘 패턴의 면적과 상기 제2 폴리실리콘 패턴의 면적으로부터 상기 절연막의 막두께를 구한다.
본 발명에 따르면, 상기 제1 폴리실리콘 패턴의 면적과 상기 제2 폴리실리콘 패턴의 면적을 찾아내는 것만으로, 절연막의 막두께가 구해지므로, 단시간에 산화막의 정확한 막두께 분포를 측정할 수 있다.
도 1은 실시 형태1에 관한 반도체 장치의 제조 방법의 순서의 각 공정에 있어서의 반도체 장치의 단면도.
도 2는 실시 형태1에서 얻어진 반도체 장치의 홀 사이즈와 콘택트 면적의 관계를 도시한 도면.
도 3은 실시 형태2에 관한 반도체 장치의 제조 방법의 순서의 제1 공정에 있어서의 반도체 장치의 단면도.
도 4는 실시 형태2에 관한 반도체 장치의 제조 방법의 순서의 제2 공정에 있어서의 반도체 장치의 단면도.
도 5는 실시 형태2에 관한 반도체 장치의 제조 방법의 순서의 제3 공정에 있어서의 반도체 장치의 단면도.
도 6은 실시 형태3에 관한 반도체 장치의 제조 방법의 순서의 제1 공정에 있어서의 반도체 장치의 단면도.
도 7은 실시 형태3에 관한 반도체 장치의 제조 방법의 순서의 제2 공정에 있어서의 반도체 장치의 단면도.
도 8은 실시 형태2에 관한 반도체 장치의 제조 방법의 순서의 제3 공정에 있어서의 반도체 장치의 단면도.
도 9는 도 8에 도시한 반도체 장치의 평면도.
도 10은 실시 형태4에 관한 게이트 산화막의 막두께 측정 방법의 순서의 제1 공정에 있어서의 반도체 장치의 단면도.
도 11은 실시 형태4에 관한 게이트 산화막의 막두께 측정 방법의 순서의 제2 공정에 있어서의 반도체 장치의 단면도.
도 12는 폴리실리콘 패턴의 면적과 선택비(TEOS/폴리실리콘)의 관계를 도시한 도면.
도 13은 제1 종래 반도체 장치의 단면도.
도 14는 제2 종래 반도체 장치의 제조 방법의 순서의 제1 공정에 있어서의 반도체 장치의 단면도.
도 15는 제2 종래 반도체 장치의 제조 방법의 순서의 제2 공정에 있어서의 반도체 장치의 단면도.
도 16은 제2 종래 반도체 장치의 제조 방법의 순서의 제3 공정에 있어서의 반도체 장치의 단면도.
도 17은 제3 종래 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
3 : 배선층
4 : 접속 구멍
5 : 도전 부재
6 : 층간 절연막
100 : 반도체 기판
이하, 본 발명의 실시 형태를 도면에 따라 설명한다.
〈실시 형태 1〉
도 1을 사용하여, 실시 형태 1에 관한 반도체 장치, 예를 들면, 퓨즈 소자의 제조 방법에 대하여 설명한다. 도 1(a)를 참조하여, 반도체 기판(100)상에 하부 층간 절연막(1)을 형성한다. 하부 층간 절연막(1)상에 스톱막(2)을 형성한다. 스톱막(2)의 재질은 도전성이라도 비도전성이라도 좋고, 배선층(3)과 재질이 다른 막이면, 그의 종류는 상관없다. 스톱막(2)으로서, 예를 들면, LP(로우 프렉샤)-Si3N4막이 바람직하다. 스톱막(2)을 형성한 후, 배선(3)을 형성한다. 배선(3)의 재료는 도전성이면, 그의 종류를 묻지않는다. 배선(3)은 단층막이라도 좋고, 다층막이라도 좋다. 배선(3)은 예를 들면, 도프드 폴리실리콘으로 형성된다. 배선(3)의 형성은 다음과 같다. 도시하지 않지만, 스톱막(2)상에 폴리실리콘층을 형성하고, 폴리실리콘층상에 배선(3)의 패턴을 갖는 레지스트 마스크를 사진 제판 기술에 의해 형성한다. 그후, 레지스트 마스크를 사용하여, 드라이 에칭 장치에 의해, 폴리실리콘층의 에칭을 실행하여, 배선(3)을 형성한다.
도 1(b)를 참조하여, 배선(3)을 덮도록 하부 층간 절연막(1)상에 상부 층간 절연막(6)을 형성한다. 상부 층간 절연막(6)상에 콘택트 홀(접속 구멍과 같은 의미)를 형성해야할 부분에 개구부를 갖는 레지스트 패턴(51)을 사진 제판 기술에 의해 형성한다. 도 1(c)를 참조하여, 레지스트 패턴(51)을 사용하여, C4F8/O2가스를 사용하여, 드라이 에칭을 실행하여, 콘택트 홀(4)을 형성한다. 에칭은 전자 사이클로트론 공명(ECR) 플라즈마형 드라이 에칭 장치로 실행한다. 이때, 배선(3)을 플로팅으로 하여 둠으로써, 산화막(상부 층간 절연막)과 하지 폴리실리콘(배선(3))의 에칭 선택비가 내려하므로, 과잉 오버에칭을 필요로 하지 않고, 콘택트 홀(4)은 배선(3)을 뚫고, 스톱막(2)에서 에칭은 멈춘다. 상기 에칭 조건에 있어서, 배선(3)을 플로팅으로 하지 않는 경우에는 선택비가 20이지만, 배선(3)을 플로팅으로 하여 둠으로써, 선택비는 2∼3으로 내려간다. 그후, 레지스트 마스크(51)를 제거한다. 상술한 선택비가 내려가는 이유에 대해서는 후술한다.
도 1(d)를 참조하여, 콘택트 홀(4)내에 도전 부재인 플러그(5)를 매립한다. 플러그(5)에 전기적으로 접속되도록, 상부 배선(7)을 형성한다. 플러그(5)의 재질은 예를 들면, W이고, 상부 배선(7)의 재질은 예를 들면, AlCu이다. 콘택트 홀(4)이 배선(3)을 뚫고 있으므로, 콘택트 홀(4)에 의해 노출한 배선(3)의 측벽과 플러그(5)가 콘택트한다. 이 경우, 접촉 면적은 홀 바닥에서만 콘택트를 취하는 경우보다도 크게 된다. 따라서, 미세한 콘택트 홀에서도 콘택트 저항을 내릴 수 있다.
도 2는 홀 사이즈(콘택트 홀의 직경)과 콘택트 면적의 관계를 도시한 도면이다. 도면중, 홀 바닥 면적이라 함은 콘택트 홀의 바닥 면적, 측벽 면적이라 함은 콘택트 홀에 의해 노출한 배선층의 측벽의 면적을 나타내고 있다. 도면중 d는 배선(3)의 두께를 나타내고 있다.
도 2를 참조하여, 홀 사이즈를 점점 작게 하여 가면, 어느 지점에서, 측벽 면적이 홀 바닥 면적보다도 크게 된다. 측벽 면적이 홀 바닥 면적보다도 크게 되는 홀 사이즈를 갖는 콘택트를 형성할 때에 본 발명은 유효하게 된다.
또한, 상기 실시 형태에서는 스톱막(2)을 형성하는 경우를 예시하였지만, 본 발명은 그것에 한정되는 것은 아니고, 배선이 하지와 쇼트하지 않는 경우에는 스톱막(2)은 없어도 좋다.
또한, 상기 실시 형태에 있어서는 콘택트 홀(4)의 형성을 위한 에칭 가스로서 C4F8/O2를 사용하였지만, 플로로카본을 포함하는 가스이면 C4F8에 한정되는 것은 아니다.
〈실시 형태 2〉
실시 형태 2는 다이나믹 랜던 액세스 메모리의 3장의 핀을 갖는 축적 노드 전극의 형성 방법에 관한다.
도 3을 참조하여, 반도체 기판(100)상에 층간 절연막(1a)을 형성한다. 층간 절연막(1a)상에 하층 배선(10)(예를 들면, W 폴리사이드 배선)을 형성한다. 하층 배선(10)상에 층간 절연막(1b)(BPTEOS 산화막)을 형성한다. 층간 절연막(1b)상에 이것부터 만들고자 하는 제1 접속 구멍(11)상에 개구부를 갖는 레지스트 패턴을 사진제판에의해 형성한다(도시하지 않음). 레지스트 패턴을 마스크로 하여, C4F8/O2가스 플라즈마를 사용한 드라이 에칭에 의해, 층간 절연막(1a, 1b)를 에칭하고, 제1 접속 구멍(11)을 형성한다. 이때에 사용하는 장치는 고밀도 플라즈마를 생성할 수 있는 ECR형 또는 ICP형 에칭 장치를 사용한다. 또한, 플라즈마 밀도가 낮은 평행 평판형 에칭 장치를 사용하여도 좋다. 그후, 마스크로 한 포토레지스트의 제거를 실행한다. 층간 절연막(1b)상에 제1 접속 구멍(11)을 통하여 반도체 기판(100)에 전기적으로 접속되는 다결정 실리콘막을 형성한다(도시하지 않음). 이 다결정 실리콘막을 사진 제판 기술 및 Cl2/O2가스 플라즈마를 사용한 드라이 에칭에 의해 패터닝을 실행하여, 제1 축적 노드 전극(12)을 형성한다. 제1 축적 노드 전극(12)상에 층간 절연막(예를 들면, BPTEOS 산화막)(1c)를 형성한다. 층간 절연막(1c)상에 반도체 기판(100)과 전기적으로 절연된 제2 축적 노드 전극(13a)을 형성한다. 제2 축적 노드 전극(13a)은 층간 절연막(1c)상에 형성된 다결정 실리콘막을 사진 제판 기술 및 드라이 에칭에의해 형성한다(도시하지 않음). 제2 축적 노드 전극(13a)상에 층간 절연막(예를 들면, BPTEOS 산화막)(1d)를 형성한다. 층간 절연막(1d)상에 반도체 기판과 전기적으로 절연된 제3 축적 노드 전극(13b)을 형성한다. 제3 축적 노드 전극(13b)은 층간 절연막(1d)상에 형성된 다결정 실리콘막을 사진 제판 기술 및 드라이 에칭 기술에의해 형성한다(도시하지 않음). 다결정 실리콘막의 에칭에 사용하는 장치는 상술한 BPTEOS 산화막의 에칭에 사용한 장치가 좋다. 따라서, 플라즈마 생성 방법(생성되는 플라즈마 밀도의 정도)를 묻지 않는다. 제3 축적 노드 전극(13b)상에 층간 절연막(1e)(BPTEOS 산화막)을 형성한다.
도 4를 참조하여, 이것부터 형성하고자 하는 제2 접속 구멍(14)상에 개구부를 갖는 레지스트 패턴(52)을 형성한다. 레지스트 패턴(52)을 마스크로 하여 층간 절연막(1e), 제3 축적 노드 전극(13b), 층간 절연막(1d), 제2 축적 노드 전극(13a), 층간 절연막(1c)을 관통하는 제2 접속 구멍(14)을 C4F8/O2가스 플라즈마를 사용하는 드라이 에칭에의해 형성한다. 그후, 레지스트 패턴(52)을 제거한다.
여기서, 제2 접속 구멍(14)을 일거에 형성할 수 있는 이유에 대하여 설명한다.
일반적으로, 홀 에칭에 있어서의 피에칭물대 하지의 선택비는 홀 저부에 생성되는 반응 생성물(일반적으로 플로로카본막)의 두께(생성량)에 좌우된다. 플로로카본막의 생성 반응(중합 반응)은 순화학적인 반응만에 의한 것이 아니고, 이온 충돌에 의한 에너지도 관여한다. 도 4를 참조하여, 에칭이 반도체 기판(100)과 전기적으로 절연된 제3 축적 노드 전극(13b)에 도달하였을 때, 프라즈마중에서 생성된 정이온은 서서히 제3 축적 노드 전극(13b)에 챠지업하여 간다. 그러면, 제3 축적 노드 전극(13b)의 뒤에서 진입하고 있는 정이온에 대한 반응력이 증대하게 되어, 이온 프랙스(콘택트 홀중에 들어 가는 이온량 또는 밀도)가 감소한다. 그 결과, 플로로카본막의 생성량이 작게 되어, 더욱이는 층간 절연막(1e)과 제3 축적 노드 전극(13b)의 에칭 선택비는 낮게 된다. 하지((13b))가 플로팅하지 않은 경우에는 선택비는 20이지만, 하지((13b))를 플로팅으로 하면 선택비는 2∼3으로 된다.
한편, 에칭이 반도체 기판(100)에 전기적으로 도통한 제1 축적 노드 전극(12)에 도달하였을 때는 입사 이온이 제1 축적 노드 전극(12)에 챠지업시키지 않고, 반도체 기판(100)으로 빠져나간다. 그 때문에, 이온 플랙스의 감소가 없고, 콘택트 홀의 바닥에 플로로카본이 충분히 생성되고, 더욱이는 피에칭물과 하지의 에칭 선택비를 크게 유지할 수 있다. 따라서, 도 4와 같이, 제1 축적 노드 전극(12)에 이르는 제1 접속 구멍(14)이 일거에 형성된다.
이와 같이, 동일 에칭 조건이라도, 플로팅한 패턴에 대해서는 피에칭물대 하지의 선택비를 낮게 할 수 있고, 반도체 기판과 전기적으로 도통하는 패턴에 대해서는 피에칭물대 하지의 선택비를 크게 할 수 있다. 실시 형태2는 이 현상을 이용한 것이다. 이 에칭에 사용하는 장치는 ECR형 또는 ICP형 에칭 장치 등과 같이, 고밀도의 플라즈마를 생성할 수 있는 장지를 사용하는 것이 바람직하다. 고밀도의 플라즈마로 되면, 입사 이온 플랙스가 증대하므로, 플로팅 패턴에 대한 챠지업량도 증대하고, 이온 플랙스가 감소하는 효과가 크게 되고, 더욱이는 효율 좋게 선택비를 내릴 수 있다. 또 한편에서, 반도체 기판과 전기적으로 도통하고 있는 패턴에 대해서는 선택비를 크게 할 수 있다.
또한, 본 실시 형태에 있어서, 제2 접속 구멍(14)의 어스팩트비는 높을 수록 좋고, 3이상이 바람직하다. 어스팩트비가 높게 되면, 플로로카본막은 제2 접속 구멍(14)의 측벽에 부착하게 되어, 선택비는 한층 감소하기 때문이다. 제2 접속 구멍(14)의 어스팩트비를 높게 하는 데는 층간 절연막 1c, 1d, 1e의 막두께를 크게하면 좋다. 고 어스팩트비를 갖는 제2 접속 구멍(14)의 측벽에서는 상대적으로 이온 플랙스가 작고, 입사 이온은 챠지업한 플로팅 패턴으로 부터의 입사 저해(반발력)의 영향을 받기 쉽다.
이어서, 도 5를 참조하여 제2 접속 구멍(14)에 매립하기 위한 다결정 실리콘막을 반도체 기판(100)상에 형성하고, 이것을 예를 들면, Cl2/He 가스 플라즈마를 사용한 드라이 에칭에 의해 제3 축적 노드 전극(13b)의 상단부까지 에치백한다.
본 실시 형태는 DRAM의 핀형 축적 노드 전극의 형성에 있어서, 동일 에칭 조건이라도, 하지 패턴의 기판으로의 전기적 도통의 유무에 의해 피에칭물대 하지의 선택비가 다른 현상을 이용하고 있다. 이것에 의해, 종래 층간 절연막의 성막→사진제판→접속 구멍의 형성을 위한 에칭→다결정 실리콘막의 성막→사진제판→축적 노드 전극의 형성을 위한 에칭이라고 하는 일련의 흐름을 핀의 개수만큼 반복하는 방법과 비교하여, 실시 형태2에 관한 방법에 대해서는 핀의 개수에 관계없이, 접속 구멍 형성을 위한 사진 제판 및 에칭 공정이 2회만으로 좋다. 그 결과, 공정수를 대폭적으로 삭감할 수 있다. 또한, 반도체 디바이스의 제조에 있어서, 수율 향상 및 제조 코스트의 삭감을 실현할 수 있다.
또한, 통상 에칭 속도가 늦은 이종막을 사이에 둔 에칭인 경우, 선택비를 제어하기 위해 에칭 조건을 도중에 변경할 필요가 있고, 또한 그 스텝의 전환 타이밍에 의해서는 에칭이 도중이 멈춰버리는 일이 있어, 제어가 곤란하였다. 그러나, 본 실시 형태에 의하면, 에칭 조건을 도중에 변경할 필요가 없고, 프로세스의 안정화를 실현할 수 있다.
〈실시 형태 3〉
본 실시 형태는 SRAM의 TFT 전극(다결정 실리콘막)과 반도체 기판의 접속 구멍의 형성 방법, 상층 알루미 배선과 게이트 전극(W 폴리사이드막)의 접속 구멍의 형성 방법 및 상층 알루미 배선과 반도체 기판의 접속 구멍의 형성 방법에 관한다.
도 6을 참조하여, 반도체 기판(100)의 표면에 소자 분리용 산화막(20)을 형성한다. 소자 분리 산화막(20)상에 게이트 전극(21)을 형성한다. 게이트 전극(21)을 덮도록, 반도체 기판(100)상에 층간 절연막(1a)을 형성한다. 층간 절연막(1a)상에 TFT 전극(22)을 형성하기 위한 플로팅한 상태로 된 다결정 실리콘막을 형성한다. 사진 제판 기술 및 예를 들면, Cl2/O2가스 플라즈마를 사용하는 드라이 에칭에 의해 다결정 실리콘막을 패터닝하여, 플로팅한 상태로 된 TFT 전극(22)을 형성한다. 이어서, 사진 제판 기술에 있어서, 마스크로서 사용한 포토레지스트의 제거를 실행한다. 이어서, TFT 전극(22)을 덮도록 층간 절연막(1a)상에 층간 절연막(1b)을 형성한다. 이어서, 접속 구멍을 형성하기 위한 개구부를 갖는 포토레지스트막(23)을 사진 제판 기술에 의해 층간 절연막(1b)상에 형성한다.
도 6과 도 7을 참조하여, 포토 레지스트 패턴(23)을 마스크로 하여, C4F8/O2가스 플라즈마를 사용한 드라이 에칭에 의해 층간 절연막(1a, 1b)중에 접속 구멍(24a, 24b, 24c)를 형성한다. 드라이 에칭은 ECR형 또는 ICP형 에칭 장치등의 고밀도 플라즈마를 형성할 수 있는 장치를 사용한다. 또한 패턴의 어스팩트비는 높은 쪽이 바람직하지만, 본 실시 형태의 경우, TFT 전극(22)상의 층간 절연막은 500 Å이하로 되므로, 포토 레지스트(23)의 막두께를 두껍게 하는 것에 의해, 어스팩트비가 3이상으로 되도록 하였다. 드라이 에칭중, 접속 구멍(24a)의 에칭이 반도체 기판과 전기적으로 절연된 TFT 전극(22)에 도달하였을 때, 플라즈마중에서 생성한 정이온을 서서히 TFT 전극(22)에 챠지업하여 가고, TFT 전극의 뒤부터 진입하여 가는 정이온에 대한 반발력이 증대한다. 따라서, 이온 플라즈마가 감소하므로, 층간 절연막(1b)과 하지인 TFT 전극(22)의 선택비는 낮은 값에 머물고, 또한 접속 구멍(24a)은 TFT 전극(22)을 용이하게 관통한다.
한편, 접속 구멍(24b)의 에칭이 게이트 전극(21)에 도달하였을 때, 게이트 전극(21)은 전기적으로 반도체 기판과 절연되어 있으므로, 이온 입사에 의해 게이트 전극(21)은 챠지업하고, 또한 이온 플랙스의 감소에 따른 층간 절연막(1a)과 하지인 게이트 전극(21)의 에칭 선택비의 저하가 염려된다. 그래서, 본 실시 형태에서는 게이트 전극으로서 W 폴리사이드막을 채용하였다. W 폴리사이드막은 W 폴리사이드막(WSix)와 다결정 실리콘막(폴리실리콘)의 다층 구조로 되어 있고, 접속 구멍(24b)가 도달하는 것은 W 실리사이드막이다. 일반적으로, C4F8/O2가스 플라즈마를 사용한 드라이 에칭에 있어서의 W 실리사이드막의 에칭 속도는 다결정 실리콘막의 에칭 속도의 약 1/2∼1/3이므로, 접속 구멍(24b)을 형성하기 위한 에칭은 게이트 전극(21)상에서 스톱시킬 수 있다. 또한, 접속 구멍(24c)의 에칭이 반도체 기판(100)에 도달하였을 때는 입사 이온이 직접 반도체 기판(100)으로 빠져나가므로, 이온 플랙스의 감소가 없고, 플로로카본막이 충분히 생성된다. 그 결과, 층간 절연막(1a)과 반도체 기판(100)의 에칭 선택비는 높게 된다.
최후에, 접속 구멍(24)을 매우기 위한 다결정 실리콘막(25)을 성막하고, 예를 들면, Cl2/He 가스 플라즈마를 사용한 드라이 에칭에 의해, 이것을 TFT 전극(22)의 상단부까지 에치백한다. 도 9는 도 8에서 얻어진 반도체 장치의 평면도이다.
이상과 같이, TFT 전극(22)과 반도체 기판(100)의 접속 구멍 및 TFT 전극(22)과 게이트 전극(21)의 접속 구멍을 하나의 접속 구멍(24a)으로 동시에 형성하는 경우에 있어서, 동일 에칭 조건이라도, 하지 패턴의 기판으로의 전기적 도통의 유무에 의해 층간 절연막과 하지의 선택비가 다르다. 실시 형태 3은 이 현상을 이용하고 있다.
그 결과, 도 17에 도시한 종래 SRAM을 형성하는 방법인 TFT 전극(22)과 반도체 기판(100)의 접속 구멍의 형성→TFT 전극(22)을 형성하기 위한 다결정 실리콘막의 성막→사진제판→TFT 전극(22)을 형성하기 위한 에칭→층간 절연막(1b)의 성막→알루미 배선(101)과 게이트 전극(21)의 접속 구멍의 형성 및 알루미 배선(101)과 반도체 기판(100)의 접속 구멍 형성을 위한 사진제판→알루미 배선(101)과 게이트 전극(21)의 접속 구멍 및 알루미 배선(101)과 반도체 기판(100)의 접속 구멍의 형성을 위한 에칭을 경유하는 방법과 비교하여, 실시 형태 3에 관한 방법에서는 접속 구멍 형성을 위한 사진제판 및 에칭 공정이 1회만으로 좋다. 또한, 공정수를 대폭적으로 삭감할 수 있다. 따라서, 반도체 디바이스의 제조에 있어서의 수율 향상 및 제조 코스트의 삭감을 실현할 수 있다.
또한, 통상 에칭 속도가 늦은 이종막을 사이에 둔 에칭인 경우, 선택비를 제어하기 위해 에칭 조건을 도중에 변경할 필요가 있다. 그 경우, 스텝 전환 타이밍에 의해서는 에칭이 도중에 멈춰 버리는 일이 있어, 제어가 곤란하였다. 그러나, 본 실시 형태에 의하면, 에칭 조건을 도중에 변경할 필요가 없고, 프로세스의 안정화를 실현할 수 있다.
〈실시 형태 4〉
본 실시 형태는 얇은 게이트 산화막의 막두께를 측정하는 방법에 관한다.
도 10은 얇은 게이트 산화막을 측정하기위한 모니터 웨이퍼의 단면도이다. 도 10을 참조하여, 기판(30)상에 정확한 두께를 알 수 없는 얇은 게이트 산화막(31)을 성막한다. 게이트 산화막(31)상에 플로팅한 상태로 된 폴리실리콘막을 성막하고, 그것을 사진 제판 기술 및 에칭 기술에 의해, 면적이 다른 폴리실리콘 팬턴(32)(플로팅한 상태에 있음)을 형성한다. 그후, 폴리시리콘 패턴(32)상에 적당한 두께가 있는 층간 절연막, 예를 들면, TEOS막(33)을 성막한다. 도 10과 도 11을 참조하여, 층간 절연막(33)상에 각각의 폴리실리콘 패턴(32)에 접속되는 같은 홀 지름을 갖는 콘택트 홀(35)을 형성하기 위한 개구부를 갖는 포토 레지스트 마스크(34)를 형성한다.
도10과 도 11을 참조하여 이 웨이퍼를 예를 들면 ECR형 에칭 장치에 의해, C4F8/O2가스를 사용하여, 적당한 시간 에칭을 실행한다. 그후, 포토 레지스트 마스크(34)를 제거한다. 반도체 기판상에 W를 성막하고, 이것을 패터닝하여, 플러그(36)를 형성한다. 플러그(36)를 형성한 웨이퍼를 사용하여, 반도체 기판(30)과 플러그(36)의 전기적 도통을 조사한다.
콘택트 홀(35)로의 하지 폴리실리콘 패턴(32)이 전기적으로 플로팅한 경우, 하지 폴리실리콘 패턴(32)의 면적이 다르기 때문에, 산화막(33)과 폴리실리콘(32)의 에칭 선택비가 서로 다르다.
도 12는 본 실시 형태에 사용되는 콘택트 홀 에칭 장치에 있어서의 전기적으로 플로팅한 하지 폴리실리콘의 면적과 산화막과 폴리실리콘의 에칭 선택비의 관계를 도시한 그래프이다. 이것은 별도로 작성하여 둔다.
게이트 산화막의 막두께를 계산하기 전에, 미리 TEOS막(33)의 막두께와 폴리실리콘 패턴(32)의 막두께를 에리프소메터를 사용하여, 정확히 측정하여 둔다. 또한, 콘택트 홀(35)과 같은 홀 지름을 형성하는 경우의 TEOS막(33)의 에칭 속도 및 게이트 산화막(31)의 에칭 속도도 미리 정확히 측정하여 둔다.
에칭 시간 T는 하기식으로 주어진다.
T = TEOS막(33)을 에칭하는데 요하는 시간
+ 폴리실리콘 패턴(32)을 에칭하는 데 요하는 시간
+ 게이트 산화막(31)을 에칭하는 데 요하는 시간
여기서, 게이트 산화막을 에칭하는 데 요하는 시간은 x(막두께)/에칭 속도로 주어진다.
예를 들면, TEOS막(33)의 막두께가 340 ㎚, 폴리실리콘 패턴(32)의 막두께가 20 ㎚, 콘택트 홀(35)과 같은 홀 지름을 형성하는 경우의 TEOS막(33)의 에칭 속도가 375 ㎚/min, 게이트 산화막의 에칭 속도가 330 ㎚/min, 에칭 시간(T)가 1 min에서, 반도체 기판(30)과 전기적 도통이 확인되는 가장 큰 폴리실리콘 패턴의 면적이 100 ㎛2, 도통이 없는 가장 작은 폴리실리콘 패턴의 면적이 105 ㎛2일 때에 대해서, 게이트 산화막(31)의 막두께를 구하는 방법을 설명한다. 도 12를 참조하여, 면적 100 ㎛2의 폴리실리콘의 에칭 속도는 230.7 ㎚, 면적이 105 ㎛2의 에칭 속도는 229.0 ㎚이므로, 상기 식을 사용하여 게이트 산화막(3)의 막두께(x)는 1.98 ㎚∼2.19 ㎚범위내에 있다고 구해진다.
이 실시 형태에 있어서, 폴리실리콘 패턴(32)의 면적을 5㎛2세김의 경우를 기술하였지만, 면적의 세김을 작게하면 하는 만큼, 게이트 산화막의 막두께 측정의 정밀도가 향상하는 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 도전 부재가 배선층중에 형성된 접속 구멍내에 매립되므로, 도전 부재와 배선층의 접촉 면적이 크게 된다. 그 결과, 배선층의 측벽 면적이 홀 바닥 면적보다도 크게 되는 홀 사이즈를 갖는 콘택트를 형성할 때에 본 발명은 유효하게 된다.
또한, 본 발명에 의하면, 제2 전극 및 층간 절연막을 관통하고, 제1 전극에 이르는 접속 구멍을 일거에 형성할 수 있으므로, 공정이 간략화한다. 그 결과, 수율 향상 및 제조 코스트의 삭감을 실현할 수 있다.
또한, 본 발명에 의하면, 제2 층간 절연막, TFT 전극 및 제1 층간 절연막을 관통하고, 게이트 전극에 이르는 접속 구멍을 일거에 형성할 수 있으므로, 공정이 간략화된다. 그 결과, 수율 향상 및 제조 코스트의 삭감을 실현할 수 있다.
또한, 본 발명에 의하면, 제1 폴리실리콘 패턴과 제2 폴리실리콘 패턴을 찾아내는 것만으로, 절연막의 막두께가 구해지므로, 단시간에 산화막의 정확한 막두께를 측정할 수 있다.

Claims (4)

  1. 반도체 기판상에 플로팅한 상태로 된 배선층을 형성하는 공정;
    상기 배선층을 덮도록 상기 반도체 기판상에 층간 절연막을 형성하는 공정;
    플로로카본을 사용하는 드라이 에칭에 의해, 상기 층간 절연막 및 상기 배선층을 관통하는 접속 구멍을 형성하는 공정; 및
    상기 접속 구멍 내에 상기 배선층에 전기적으로 접속되는 도전 부재를 매립하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1 전극과 상기 제1 전극상에 마련된 제2 전극을 포함하는 핀형 커패시터를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 상기 반도체 기판과 전기적으로 도통한 상기 제1 전극을 형성하는 공정;
    상기 반도체 기판상에 상기 제1 전극을 덮도록 층간 절연막을 형성하는 공정;
    상기 층간 절연막상에 플로팅한 상태로 된 제2 전극을 형성하는 공정;
    플로로카본을 사용하는 드라이 에칭에 의해, 상기 제2 전극 및 상기 층간 절연막을 관통하여, 상기 제1 전극에 이르는 접속 구멍을 형성하는 공정; 및
    상기 접속 구멍에 도전 부재를 매립하여, 상기 제1 전극과 상기 제2 전극을 전기적으로 접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  3. 스태틱 랜덤 액세스 메모리를 포함하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 덮도록 상기 반도체 기판상에 제1 층간 절연막을 형성하는 공정;
    상기 제1 층간 절연막상에 플로팅한 상태로 된 박막 트랜지스터 전극을 형성하는 공정;
    상기 제1 층간 절연막상에 상기 박막 트랜지스터 전극을 덮도록 제2 층간 절연막을 형성하는 공정;
    플로로카본을 사용하는 드라이 에칭에 의해 상기 제2 층간 절연막, 상기 박막 트랜지스터 전극 및 상기 제1 층간 절연막을 관통하여, 상기 게이트 전극에 이르는 접속 구멍을 형성하는 공정;
    상기 접속 구멍내에 도전 부재를 매립하여, 상기 게이트 전극과 상기 박막 트랜지스터 전극을 전기적으로 접속하는 공정; 및
    상기 도전 부재에 전기적으로 접속되는 상층 배선을 상기 제2 층간 절연막상에 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 기판상에 절연막을 형성하는 공정;
    상기 절연막상에 각각이 플로팅한 상태로 된 면적이 다른 복수개의 폴리실리콘막을 형성하는 공정;
    상기 폴리실리콘막을 덮도록 상기 반도체 기판상에 층간 절연막을 형성하는 공정;
    상기 복수개의 폴리실리콘막 각각에 이르는 복수개의 접속 구멍을 상기 층간 절연막 내에 형성하기 위한 복수개의 개구부를 갖는 레지스트 패턴을 상기 층간 절연막상에 형성하는 공정;
    상기 레지스트 패턴을 마스크로 사용하여, 플로로카본을 사용하는 드라이 에칭을 일정 시간 실행하고, 그것에 의해, 상기 층간 절연막을 관통하는 상기 복수개의 관통 구멍을 형성하는 공정;
    상기 복수개의 관통 구멍 각각에 도전 부재를 매립하는 공정;
    상기 반도체 기판과 상기 도전 부재의 전기적 도통이 확인되는 가장 큰 면적을 갖는 제1 폴리실리콘 패턴과 상기 반도체 기판과 상기 도전 부재의 전기적 도통이 없는 가장 작은 면적을 갖는 제2 폴리실리콘 패턴을 찾아내는 공정; 및
    상기 제1 폴리실리콘 패턴의 면적과 상기 제2 폴리실리콘 패턴의 면적으로부터 상기 절연막의 막두께를 구하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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